JP2004023062A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】クロスポイント型ＭＲＡＭと選択トランジスタ型ＭＲＡＭが夫々別のチップで形成されていたことによりチップとコントローラをつなぐ配線の遅延や面積の増大といった問題がある。
【解決手段】クロスポイント型ＭＲＡＭと選択トランジスタ型ＭＲＡＭを同一チップ上に形成する。クロスポイント型ＭＲＡＭは選択トランジスタ型ＭＲＡＭの上に積層されている。ＳＴｒ型ＭＲＡＭはワークメモリ領域として動作しＸＰ型ＭＲＡＭはデータストレージ領域として動作する。ＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルが同一のビット線に接続されビット線に所定の電流を流し、ＸＰ型ＭＲＡＭのセルに対応する第１のワード線に電流を流し、ＳＴｒ型ＭＲＡＭのセルに対応する第２のワード線に電流を流して、ＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルに同時にデータを記録してもよい。
【選択図】 図３
【解決手段】クロスポイント型ＭＲＡＭと選択トランジスタ型ＭＲＡＭを同一チップ上に形成する。クロスポイント型ＭＲＡＭは選択トランジスタ型ＭＲＡＭの上に積層されている。ＳＴｒ型ＭＲＡＭはワークメモリ領域として動作しＸＰ型ＭＲＡＭはデータストレージ領域として動作する。ＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルが同一のビット線に接続されビット線に所定の電流を流し、ＸＰ型ＭＲＡＭのセルに対応する第１のワード線に電流を流し、ＳＴｒ型ＭＲＡＭのセルに対応する第２のワード線に電流を流して、ＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルに同時にデータを記録してもよい。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、データ蓄積のための記憶領域を備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
所謂情報処理システムでは、データ処理を実行するＭＰＵ、ＣＰＵ等のコントローラおよび処理すべきデータを格納しておく記憶装置を少なくとも有している。データとしては、例えばプログラムのような電源を切ってもその内容を保持しておく必要のあるものや、処理の過程で一時的に使用されるものがある。前者のデータは不揮発性メモリに蓄えられ、一方、後者のデータは、その性格上さらには処理スピードが重視されるため揮発性メモリにストアされる。このように、システム設計者は、前者のメモリをストレージ用メモリ、後者のメモリをワーキング用メモリとして、構築すべきシステムに応じて使い分けている。たとえば、携帯電話やＰＤＡに代表されるハンディタイプの情報処理装置では、小型、軽量化が重要な設計要因であるため、半導体メモリが情報記憶手段として用いられており、フラッシュメモリをストレージ用メモリとして、ＤＲＡＭやＳＲＡＭをワーキング用メモリとしてそれぞれ使用している。
【０００３】
このようなのハンディタイプの情報処理装置においても、近年その多様化、高速性がますます要求されてきている。かかる要求に応えるべく、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリの高集積化、高速化に対する研究、開発が日々続けられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、システム設計者としては、上記のような２種類の半導体メモリを使い分けることは、色々な面においてシステムの制約をもたらしている。例えば、フラッシュメモリはその書込み時間が例えば１μｓ以上と非常に長いために携帯電話端末の制御プログラムの書き込み時間に非常に長い時間がかかり、また最近の携帯電話の高性能化に伴い動画ファイル等の多量のデータ書込みを伴う動作が増え、更に書込みに非常に長い時間がかかるという問題が現実に存在する。一方、ＤＲＡＭやＳＲＡＭでは、ＤＲＡＭはそのキャパシタの製造は複雑化の一途であり、将来を考えるにその展望が暗い。つまり、高集積化においてキャパシタの一定の容量を確保するために、キャパシタの高さをより高層にする必要がある、また高誘電率の新素材を導入しなければならなくなる。そのリスクは非常に大きい。ＳＲＡＭにおいては、１セルに複数のトランジスタが必要なためセル面積縮小が問題となる。このように、大容量の高速メモリとしてＤＲＡＭやＳＲＡＭに依拠することは限界が生じて来ている。更に、システム自体が不揮発性メモリと揮発性メモリとの２種類のメモリを採用することから、その分システムコストが上昇し、また、両メモリに対するアクセス管理、アクセススピードの点においてもシステム設計を複雑化している。
【０００５】
【課題を解決するための手段】
本発明は、上記の点を鑑みて成されたものであり、同一の半導体基板上にクロスポイント型の磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ：ＭＲＡＭ）と選択トランジスタ型のＭＲＡＭとが集積化されている半導体装置を特徴としている。
【０００６】
すなわち、ＭＲＡＭは、磁気を利用してデータを記録する不揮発性メモリであり、主に２種類に分けられる。一方がワード線とビット線の間に磁気トンネル抵抗素子（ＴＭＲ素子）が配置されたクロスポイント型ＭＲＡＭ（以下ＸＰ型ＭＲＡＭと記す）であり、他方がワード線及びビット線の間にＴＭＲ素子が配置され更にＴＭＲ素子毎に選択トランジスタが設けられた選択トランジスタ型ＭＲＡＭ（以下ＳＴｒ型ＭＲＡＭと記す）である。ＸＰ型ＭＲＡＭの読み出し速度は１μｓ程度、書込み速度は１０ｎｓ〜５０ｎｓ程度、集積度はフラッシュメモリ以上である。ＳＴｒ型ＭＲＡＭの読み出し及び書込み速度は１０ｎｓ〜５０ｎｓ、集積度はＤＲＡＭ以上である。一方、ＤＲＡＭの読出し及び書込み速度は５０ｎｓ程度であり、フラッシュメモリの書込み速度は１μｓ程度、読出し速度は２０ｎｓ〜１２０ｎｓ程度である。
【０００７】
かくして本発明による半導体装置では、ＸＰ型ＭＲＡＭをストレージメモリとして使用でき、ＳＴｒ型ＭＲＡＭをワーキングメモリとして使用できる。すなわち、ストレージ及びワーキングの両メモリ機能を有する半導体記憶装置を提供することができる。この結果、システム設計者は格納すべきデータのアドレス領域だけを管理すれば足り、システムバス設計の構築から解放される。本発明による半導体装置に搭載された二つの記憶領域はどちらもＭＲＡＭの手法で形成されるので、シングルチップ化した際のコスト上昇を抑えることができ、その分システム価格の削減をもたらす。
【０００８】
本発明の半導体装置は、好ましくは、上記メモリセルアレイを制御するアクセスコントローラも同一チップ上に配置されている。さらには、メモリ混載コントローラとして、一つの半導体チップ上に、上記二つのメモリセルアレイおよびそれらのアクセスコントローラと共にデータ処理ユニットとしてのコントローラ（ＣＰＵ：中央処理ユニット、ＭＣＵ：マイクロコントロールユニット）を備えている。
【０００９】
本発明の好ましい実施形態では、半導体基板の上に、選択トランジスタを形成し、それに接続して第１のＴＭＲ素子を直列に配置した第１のＳＴｒ型ＭＲＡＭを形成し、その第１のＳＴｒ型ＭＲＡＭの上に積層して、第２のワード腺、ビット線とその交点の第２のＴＭＲ素子から成る第２のＸＰ型ＭＲＡＭとから成り、両者を制御するメモリコントローラからメモリチップを構成する。
【００１０】
第１のＳＴｒ型ＭＲＡＭは、高速の読み出し／書き込みの特徴を生かした用途、例えばＣＰＵに接続して、ワークメモリ領域として動作する。
【００１１】
第２のＸＰ型ＭＲＡＭは、高密度のメモリ容量（セル面積が小さい）の特徴を生かして、データストレージ領域として動作する。
【００１２】
第１のＳＴｒ型ＭＲＡＭと第２のＸＰ型ＭＲＡＭは、同一チップに形成され、さらに両者を制御する、メモリコントローラを同一チップ上に有する。
第１、第２のＴＭＲ素子は同一の構造でも異なった構造でもよい。
【００１３】
異なった構成の場合、第１のＴＭＲ素子は、第２のＴＭＲ素子よりも低い電気抵抗を有する。
【００１４】
同じ基本構造を有するＴＭＲ素子からなるメモリセルを、アレイ構成を変えることで異なった性能が期待され、さらに積層して構成できるため平面面積の増大を伴わずに、異なった機能を持つメモリチップが実現出来る。
【００１５】
半導体基板上に形成しなければならないＳＴｒ型ＭＲＡＭと、配線層間で形成できるＸＰ型ＭＲＡＭセルで構成されるため、半導体基板上に最適に組み合わせることが出来る。
【００１６】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施例につき詳述する。
【００１７】
図１は、ＭＲＡＭセルの基本構造及び基本動作について説明する図面である。図１（ａ）は、ＭＲＡＭセルの構造を示す図面である。
【００１８】
図１（ａ）に示すように、ＭＲＡＭセルは、強磁性層からなり磁化の方向が固定された固定層２と、強磁性層からなり磁化の方向の変更が可能なデータ記憶層４と、固定層２及びデータ記録層４との間に形成された非磁性層３から構成される。非磁性層３は、例えばトンネル絶縁膜である。このＭＲＡＭセルは、下層配線１及び上層配線５の間に配置される。下層配線１は例えばワード線であり、上層配線５は例えばビット線である。
【００１９】
図１（ｂ）は、図１（ａ）に示したメモリセルの読出し動作を示す図面である。
【００２０】
情報は、固定層２とデータ記憶層４の磁化の方向が、互いに平行（データ０に相当）と反平行（データ１に相当）では、絶縁膜の抵抗値が３０％〜４０％変化するという“磁気抵抗効果”を利用してセルに書き込まれる。具体的には、上層配線５、下層配線１に所定の電流を流すことで生じる外部磁場によって、データ記憶層４の磁化の方向を変化させることで、選択されたセルに２値情報を記憶させることができる。
【００２１】
データの読出しは、上層配線５と下層配線１間に所定の電位差を与えることにより、矢印が示すように、下層配線１から上層配線５へ、固定層２、絶縁膜３、データ記憶層４を貫通してトンネル電流を流すことで行うことが出来る。 すなわち、トンネル磁気抵抗効果により絶縁層を挟んだ二つの強磁性層の磁化の方向が前述した平行かあるいは反平行によって抵抗値が変化することに基づく電流変化を検出することでセルに記憶された情報を外部へ取り出すことが出来る。
【００２２】
図２（ａ）は、ＸＰ型ＭＲＡＭのレイアウトを示す図面である。
【００２３】
ＸＰ型ＭＲＡＭは、基本的に複数のワード線ＷＬの両端に設けられた第１及び第２ワード線デコーダ／ドライバ３１ａ、３１ｂと、複数のビット線ＢＬの両端に設けられた第１及び第２ビット線デコーダ／ドライバ３０ａ、３０ｂを備える。各ワード線デコーダ／ドライバは、行アドレス信号を受け、そのアドレス信号に応答して例えば一つのワード線を選択し、そのワード線に電流を供給する。各ビット線デコーダ／ドライバ回路は列アドレス信号を受け、そのアドレス信号に基づき例えば一つのビット線を選択し、そのビット線に電流を供給する。ワード線及びビット線の交点部分にメモリセルＭＣが設けられている。メモリセルＭＣはマトリック状に配置されてメモリセルアレイを構成する。選択されたメモリセルＭＣが保持するデータに相当しビット線ＢＬに流れる電流をセンスアンプＳＡによって検知する。このような構成のＸＰ型ＭＲＡＭは単純な構造で構成されており、低コストと高い信頼性を期待することが出来る。なお、ＸＰ型ＭＲＡＭは、ビット線とワード線の間に直列にメモリセルＭＣ及びダイオードを設けたものでも良い。この構成によれば整流特性が向上しセンスがより容易となる。
【００２４】
図２（ｂ）は、ＳＴｒ型ＭＲＡＭのレイアウトを示す図面である。
【００２５】
ＳＴｒ型ＭＲＡＭは、書込ワード線ＷＷＬ及び読出ワード線ＲＷＬを備える。それらの両端に第１及び第２のワード線デコーダ／ドライバ３３ａ、３３ｂが設けられている。ビット線ＢＬの両端には、第１及び第２ビット線デコーダ／ドライバ３２ａ、３２ｂが設けられている。書込ワード線ＷＷＬ及びビット線ＢＬの交点部分にメモリセルＭＣが設けられている。メモリセルＭＣは、一端がビット線ＢＬに接続されたＴＭＲ素子３４ａと、ＴＭＲ素子３４ａの他端と接地端子の間に接続された選択トランジスタ３４ｂから構成される。選択トランジスタ３４ｂのゲートは読出ワード線ＲＷＬに接続される。メモリセルへのデータ書込みは書込ワード線ＷＷＬ及びビット線ＢＬを用いて実施され、データ読出は、読出ワード線により選択されたＴＭＲ素子３４ａに流れる電流を対応するビット線ＢＬを介してセンスアンプＳＡで検出することにより実施される。ＳＴｒ型ＭＲＡＭは、例えば、２０００年度 ＩＳＳＣＣ（国際固体素子学会）論文番号ＴＡ７．３でＭ．Ｄｕｒｌａｍらが発表している。この手法により、非選択セルの電流経路を無くすことが可能となり、その結果、読み出し時の信号／バックノイズ比を高め、ＸＰ型ＭＲＡＭに比べて信号処理の時間を短縮する事ができる。また、ＳＴｒ型ＭＲＡＭのＴＭＲ素子自身の抵抗値をＸＰ型ＭＲＡＭのＴＭＲ素子の抵抗値よりも低くしても良い。つまり、ＳＴｒ型ＭＲＡＭは前述した通り回り込み電流が無いため、ＴＭＲ素子の抵抗値を下げてＴＭＲ素子に流れる電流を多くして読出しにかかる時間を短くすることができる。一方、ＸＰ型ＭＲＡＭはその回り込み電流の多さから、センスするべきビット線に流れる絶対的な電流量がそのノイズ電流により多くなるため、そのノイズ電流を減らすために、そのＴＭＲ素子の抵抗値を高くしたほうが良い。例えば、ＳＴｒ型ＭＲＡＭのＴＭＲ素子の抵抗値は１０ｋΩ程度であり、ＸＰ型ＭＲＡＭのＴＭＲ素子の抵抗値は１００〜１０００Ω程度である。
【００２６】
図３は、本発明の半導体装置の第１の実施の形態を示す図面であって、本発明のＭＲＡＭのメモリ領域の断面図である。図３に示されるように、ＳＴｒ型ＭＲＡＭセルが形成された第１のメモリ領域１０の上にＸＰ型ＭＲＡＭセルが形成された第２メモリ領域２０が配置されている。つまり、第２のメモリ領域２０は第１のメモリ領域１０の上に縦積されている。
【００２７】
一導電型の半導体基板１１の表面に、半導体基板１１と反対導電型のドレイン１２、ソース１３が形成され、さらに選択ゲート１４が形成されて、ＭＯＳ型選択トランジスタ７が形成される。このＭＯＳ型選択トランジスタ７は、図２（ｂ）の３４ｂに対応する。選択ゲート１４は図２（ｂ）の読出ワード線ＲＷＬに相当する。ＭＯＳ型選択トランジスタ７のドレイン１２にコンタクト電極１９が接続され、コンタクト電極１９は延在した引き出し電極１８と接続されている。引き出し電極１８の他の端部には、第１のＴＭＲ素子１６が形成される。第１のＴＭＲ素子１６は、引き出し電極１８上に約２０ｎｍの強磁性膜よりなる磁化の固定層１６ａ、約２ｎｍの絶縁膜１６ｂ、さらに約２０ｎｍの強磁性膜よりなるデータ記憶層１６ｃの３層積層構造からなる。第１のＴＭＲ素子１６上には第１のビット線１７が形成される。この第１のＴＭＲ素子１６は図２（ｂ）の素子３４ａに対応する。第１のワード腺１５は、引き出し電極１８から絶縁膜２１により絶縁され且つ第１のビット線１７とは直交して形成される。この第１のワード線１５は図２（ｂ）の書込ワード線ＷＷＬに対応する。これらのＭＯＳ型選択トランジスタ７とそれに直列接続されるコンタクト電極１９、引き出し電極１８、第１のＴＭＲ素子１６、第１のビット線１７と、第１のワード腺１５とで第１のメモリ領域１０が構成される。第１のメモリ領域１０の上部に、第１のメモリ領域１０から絶縁膜２２により絶縁されて第２のメモリ領域２０が形成される。第２のメモリ領域２０は、例えば下層の配線層を形成する第２のビット線２７と、第２のビット線２７の所定の領域に形成された第２のＴＭＲ素子２６と、第２のＴＭＲ素子２６の上面に形成され第２のビット線２７と直交する第２のワード腺２５を有する。第２のビット線２７は図２（ａ）のビット線ＢＬに対応し、第２のワード線２５は図２（ａ）のワード線ＷＬに対応し、第２のＴＭＲ素子２６は図２（ａ）のメモリセルＭＣに対応する。第２のＴＭＲ素子２６は、第２のビット線２７上に約２０ｎｍの強磁性膜よりなる磁化の固定層２６ａ、約２ｎｍの絶縁膜２ｂ、更に約２０ｎｍの強磁性膜２６ｃよりなるデータ記憶層の３層積層構造からなる。番号２３は絶縁膜である。
【００２８】
図４は、本発明の他の構造を示す図面である。この構造によれば、第１のメモリ領域１０とそこから絶縁されて形成された第２のメモリ領域２０が形成され、さらに第１のメモリ領域１０のＭＯＳ型選択トランジスタ７と同一半導体基板の延在した領域にＣＭＯＳ領域という論理回路領域が形成される。ＣＭＯＳ領域は、ＮＭＯＳトランジスタ８と、ＰＭＯＳトランジスタ９から構成され、それぞれ、Ｎ型ドレイン６１、Ｎ型ソース６２、ＮＭＯＳゲート６３、配線６４、およびＰ型ドレイン６６、Ｐ型ソース６７、ＰＭＯＳゲート６８、配線６９、Ｎ型ウエル６５を有する。第２のメモリ領域２０は、図４では第１のメモリ領域１０およびＣＭＯＳ領域の一部を覆って形成される。このＣＭＯＳ領域にデコーダ等の第１及び第２のメモリ領域に形成されたメモリセルを駆動するために必要なロジック回路が形成される。このロジック回路は、例えば図２（ａ）及び（ｂ）のデコーダドライバ、外部インターフェースの入出力回路等後述するコントローラを構成する。ＣＭＯＳ領域と第１及び第２のメモリ領域は、適宜所望の配線・コンタクト等を介して接続される。
【００２９】
次に、本発明のメモリを用いたシステムについて説明する。
【００３０】
図５は、本発明の半導体装置の第１の実施例のシステムを示す図面である。図５のメモリコントローラ５１は図４のＣＭＯＳ領域という論理回路領域に形成され、ＳＴｒ型ＭＲＡＭ５２は図４の第１のメモリ領域１０に形成され、ＸＰ型ＭＲＡＭ５３は図４の第２のメモリ領域２０に形成される。ＳＴｒ型ＭＲＡＭ５２は例えばワーク領域を為しＸＰ型ＭＲＡＭは例えばデータ領域を為す。メモリコントローラ５１とＳＴｒ型ＭＲＡＭ５２、ＸＰ型ＭＲＡＭ５３は同一チップすなわちメモリチップ５０上に形成される。ＣＰＵチップ４０は例えば、ＣＰＵコア４１、ＣＰＵキャッシュ４２及びＣＰＵインターフェースを備える。メモリチップ５０は別のＣＰＵチップ４０と共にシステムを構成しても良い。各回路４１、４２、４３、５１、５２、５３及び６０はアドレスバス、データバス等のコントロールバスで接続される。
【００３１】
以下、本発明の実施の形態のシステムの動作について説明する。
【００３２】
メモリチップ５０において、ＸＰ型ＭＲＡＭ５３はプログラムコードを記憶し、ＣＰＵチップ４０が外部インターフェース６０を介して外部からの入力信号を受けて、メモリチップ５０に前記プログラムコードを実施する信号を出力する。前記信号はＣＰＵインターフェースからメモリコントローラ５１へ伝えられる。メモリコントローラ５１はＸＰ型ＭＲＡＭ５３に記憶されたプログラムコードをＳＴｒ型ＭＲＡＭ５２に転送する。前記メモリコントローラ５１は、ＳＴｒ型ＭＲＡＭ５２に格納された前記プログラムコードを参照しながら所定のプログラムを実行し、実行結果を外部インターフェース６０内の入出力回路、及び出力回路を経由して外部信号として出力する。
【００３３】
本発明のシステムによれば、メモリ構造が単純なＭＲＡＭセルでワーク領域とデータ領域を構成できる。一方、例えばワーク領域をＤＲＡＭで構成しデータ領域をＸＰ型ＭＲＡＭで構成したとすると、そのＤＲＡＭは容量部のその複雑さから製造プロセスが多大である。
【００３４】
図６は、本発明の半導体装置の第２の実施例のシステムを示す図面である。図６に示されるシステムは、本発明のチップを携帯電話に適用したものである。ＸＰ型ＭＲＡＭ１０２（ａ）には、ＯＳ及び通信プロトコル等の命令コード、アイコン、フォントデータ、メロディデータ及び音声認識辞書等の固定データ、並びに画面メモデータ、ユーザ着信音、伝言メモ及び電話帳等の書換えデータが保持される。例えば、スケジュール、電話帳ソフト、音楽配信、電子決済、メールの送受信及びＷｅｂ検索等の通信機能に係わるソフトがＸＰ型ＭＲＡＭ１０２（ａ）に保持される。また音楽動画配信による音楽データ／動画データがこのＸＰ型ＭＲＡＭに保存されても良い。また、ＳＴｒ型ＭＲＡＭは、これらのソフトの実行時に用いられる一時的なデータ領域としてのワーク領域として使用される。コントローラとしてのＣＰＵ１０１は、ＸＰ型ＭＲＡＭに登録されたソフトを適宜ＳＴｒ型ＭＲＡＭにロードして実行する。また、コントローラは、携帯端末に必要な制御、例えば、通信ポート１１０を介して基地局へ信号の送受信、ＵＳＢ／ＩｒＤＡ等の通信を制御する通信コントローラ１０６、外部メモリ１０８とのアクセスコントロールを行う外部メモリコントローラ１０４、ＳＴＮ液晶、ＴＦＴ液晶等の各種液晶パネル１０９に対応する液晶コントローラ１０５としての機能も備える。また、このコントローラは、画像圧縮／伸張のデータ処理を行うＤＳＰコントローラ、電源制御を行う電源コントローラ等の機能を備える他周辺コントローラ１０７も備えても良い。これらのコントローラ、ＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭは前述の通りの手法で同一チップ上に形成されている。なお、コントローラは１チップ上で上述した全てのコントローラ１０１、１０４〜１０７の機能を備えなくても良い。例えば通信コントローラ１０６は別に通信専用の別チップで構成されても良い。
【００３５】
図７は、本発明の半導体装置の第３の実施例のシステムを示す図面である。
【００３６】
この実施例の記憶装置は、１チップ１２０上にＸＰ型ＭＲＡＭ１２１、ＳＴｒ型ＭＲＡＭ１２２及びコントローラ１２３を備えるものである。各ＭＲＡＭ１２１、１２２はアドレスピン１２４とＸＰ型ＭＲＡＭ用バッファ１２８及びＳＴｒ型ＭＲＡＭ用バッファ１２９を介して共通に接続される。また、各ＭＲＡＭ１２１、１２２はデータを共通に受ける。コントローラ１２３は、コマンドピン１２６から外部コマンドを受け、ピン１２７から切替信号を受ける。コントローラ１２３は切替信号に応答してＸＰ型ＭＲＡＭ１２１及びＳＴｒ型ＭＲＡＭ１２２の一方を活性化し他方を不活性化する。更にコントローラ１２３は外部コマンドを内部コマンドに変換しそれを各ＭＲＡＭ１２１、１２２に供給する。活性化されたＭＲＡＭは、供給された内部コマンド、アドレスに基づいて適宜データの読出し書込み作業を行う。なお、ＸＰ型ＭＲＡＭ１２１及びＳＴｒ型ＭＲＡＭ１２２が使用するアドレスビット幅は適宜異なっても良い。例えば大容量のＸＰ型ＭＲＡＭ１２１はアドレスピンを全ビット使用するものであるが、小容量のＳＴｒ型ＭＲＡＭ１２２は全アドレスピンのうち下位の数ビットのみ使用するものでもよい。
【００３７】
また、図７に示す半導体装置は以下に示す動作を行うものでも良い。すなわち、切替信号が活性化された際にアドレス信号をレジスタ１７０にセットする。切替信号が非活性化されているときには、レジスタ１７０は入力されたアドレス信号を保持する。このレジスタはチップに導入されたアドレスがどちらのＸＰ型ＭＲＡＭ１２１及びＳＴｒ型ＭＲＡＭ１２２のメモリを対象とするものか判断するためのものである。例えば、切替信号が活性化されているときＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭのそれぞれの領域を示す第１及び第２のアドレスが導入される。切替信号が非活性化され、ＸＰ型ＭＲＡＭの領域を示す第１のアドレスがチップ１２０に導入されたとき、コントローラ１２３はこの第１のアドレスとレジスタ１７０に記憶されたアドレスと比較を行い、このコントローラ１２３はバッファ１２８へ制御信号を出力する。またコントローラ１２３はバッファ１２９を不活性化する。制御信号を受けたバッファ１２８は、適宜タイミングを取ってアドレス信号をＸＰ型ＭＲＡＭ１２１に導入する。
【００３８】
図８は、本発明の半導体装置のレイアウトの一例を示す図面である。
【００３９】
図８（ａ）は、半導体チップ１３０の第１のメモリ領域（図４参照）の平面レイアウトを示す図面である。チップ１３０の第１のメモリ領域には、複数のＳＴｒ型ＭＲＡＭブロック１３１とロジック回路ブロック１３２が設けられている。
【００４０】
ＳＴｒ型ＭＲＡＭブロック１３１には、図８（ｂ）に示されるように、その中央部にＳＴｒ型ＭＲＡＭセルアレイ１３３が配置され、その周辺にＳＴｒ型ＭＲＡＭセルアレイ１３３用のデコーダ、ドライバ、センスアンプ等の周辺回路部１３４が配置され、その周辺にＸＰ型ＭＲＡＭセルアレイの周辺回路部１３５が配置されている。
【００４１】
ロジック回路ブロック１３２には、図８（ｃ）に示されるように、その中央部にロジック回路部１３６が配置され、その周辺にＸＰ型ＭＲＡＭセルアレイの周辺回路部１３５が配置されている。
【００４２】
図８（ｄ）は、半導体チップ１３０の第２のメモリ領域（図４参照）の平面レイアウトを示す図面である。第２のメモリ領域には、複数のＸＰ型ＭＲＡＭブロック１３９が設けられている。このＸＰ型ＭＲＡＭブロック１３９はほぼその全面にＸＰ型メモリセルアレイが形成されている。このメモリセルアレイは、第１メモリ領域に形成されたＸＰ型メモリセルアレイ用周辺回路部１３５により駆動される。
【００４３】
なお、この半導体チップの表面に設けられる外部ピンの配置についての説明は省略したが適宜配置される。また、この外部ピンと各周辺回路部とを繋ぐ入出力配線の配置についての説明も省略したが、例えば、Ｉ／Ｏ配線は、第２のメモリ領域上に配置されても良いし、隣接したＸＰ型ＭＲＡＭブロック１３９間に配置されても良い。また、ロジック回路ブロック１３２とＳＴｒ型ＭＲＡＭブロックは図示した通りの配置に限定される必要は無く、例えば、ロジック回路ブロック１３２は、ＳＴｒ型ＭＲＡＭセルアレイブロック１３１の両端に配置されるものでも良い。また、ＳＴｒ型ＭＲＡＭ用周辺回路部１３４及びロジック回路部１３６に接続される配線は、一旦ブロック１３１間、ブロック１３２間、ブロック１３１、１３２間にＸＰ型ＭＲＡＭ用周辺回路部１３５の中を経由して引き出され、その直上にコンタクトを介して上層の配線に接続されても良い。また、例えば、図９に示すように、第１のメモリ領域と第２のメモリ領域の間に信号配線領域１３８を設け、その領域１３８に制御信号配線１４５を設けても良い。この制御信号配線１４５は、各周辺回路部１３４、１３５及びロジック回路部１３６に適宜コンタクトを介して接続される。
【００４４】
図１０は、本発明の半導体装置の第２の実施の形態を示す図面である。
【００４５】
この記憶装置は、同一のワード線ＷＬをＸＰ型ＭＲＡＭセルとＳＴｒ型ＭＲＡＭセルとで共有したものである。１対のワード線ＷＬ及び読出ワード線ＲＷＬが複数設けられている。メモリセルアレイ１４４の一方にＸＰ型ＭＲＡＭメモリセルアレイが設けられ、他方にＳＴｒ型ＭＲＡＭメモリセルアレイが設けられている。各メモリセルアレイの構成は、図２（ａ）及び（ｂ）と実質的に同一なのでその説明は省略する。ワード線ＷＬ及び読出しワード線ＲＷＬの両端に、第１及び第２ワード線デコーダ／ドライバ１４２、１４３が設けられている。各ビット線ＢＬの両端に、第１及び第２ビット線デコーダ／ドライバ１４０、１４１が設けられている。
【００４６】
図１０に示される記憶装置のＸＰ型メモリセルとＳＴｒ型メモリセルが図３に示されるように積層されるときには、図３の第１のワード線１５と第２のワード線２５がコンタクトホール等により接続されている。
【００４７】
第１及び第２のワード線デコーダ／ドライバ１４２、１４３内に、図１１（ａ）に示すように、１対のワード線ＷＬ及び読出ワード線ＲＷＬに対し、ＸＰ用ドライバ、ＳＴｒ用ドライバの出力を受け、第１の選択信号に応答してそれらの出力のうちの一方を選択出力する第１のセレクタと、第２の選択信号に応答して第１のセレクタの出力を読出ワード線ＲＷＬ及びワード線ＷＬの一方に供給する第２のセレクタを備えるものである。ＸＰ型メモリセルに対し書込み及び読出しをする際にはＸＰ用ドライバの出力をワード線ＷＬに供給し、ＳＴｒ型メモリセルに書込みをする際にはＳＴｒ用ドライバの出力をワード線ＷＬに供給し、ＳＴｒ型メモリセルから読出しをする際にはＳＴｒ用ドライバの出力を読出ワード線ＲＷＬに供給するように第１及び第２の選択信号に応答して第１及び第２のセレクタは動作する。
【００４８】
第１及び第２のビット線デコーダ／ドライバ回路１４０、１４１内に、図１１（ｂ）に示すように、一つのビット線ＢＬに対しＸＰ用ドライバ、ＳＴｒ用ドライバ及びそれらの出力を受け、選択信号に応答して、ＸＰ型メモリセルに対し書込みをする際にはＸＰ用ドライバをビット線ＢＬに接続し読出しをする際にはＸＰ用センスアンプを接続し、ＳＴｒ型メモリセルに書込みをする際にはＳＴｒ用ドライバをビット線ＢＬに接続し読出しをする際にはＳＴｒ用センスアンプを接続するセレクタが設けられている。
【００４９】
図１２は、本発明の半導体装置の第３の実施の形態を示す図面である。本実施の形態の記憶装置は、一本のビット線ＢＬをＸＰ型ＭＲＡＭセルとＳＴｒ型ＭＲＡＭセルとで共有したものである。本実施の形態のデコーダ／ドライバの構成については、図１０と基本的に同一で有るのでその説明は省略する。本実施の形態によれば、ＸＰ型ＭＲＡＭとＳＴｒ型ＭＲＡＭを積層するとすれば、図１３（ａ）に示すように、第１のビット線１７と第２のビット線２７がコンタクト等により接続されることにより達成される。したがって、図１３（ｂ）に示すように、第１及び第２のビット線デコーダ／ドライバを一方に配置することが可能となる。また、この構成によれば、以下のとおり、同一ビット線に接続されたＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルに対して夫々に所望のデータを書込むことが可能である。つまり、所定のビット線にドライバ１５１により所定の電流を流し、ＸＰ型ＭＲＡＭのセルに対応する第１のワード線ＷＬに電流を流し、ＳＴｒ型ＭＲＡＭのセルに対応する第２のワード線ＷＬに電流を流して、ＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルに同時に夫々所望のデータを記録することができる。このときドライバはＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭに対しても同一のものが使用される。
【００５０】
【効果の説明】
以上説明したように、本発明では、従来別々のチップで形成していたＳＴｒ型ＭＲＡＭと、ＸＰ型ＭＲＡＭを単一のチップに形成することで、共通のメモリコントローラで制御できることが可能になった。更に、本発明は、配線層間にＴＭＲ素子を形成してメモリセルを構成していたＸＰ型ＭＲＡＭを、ＳＴｒ型ＭＲＡＭの上に積層して形成することにより、面積の増大を伴わないで、且つ共通のコントローラで効率よく制御出来ることが可能となった。
【００５１】
なお、この発明は上記実施例に限定されるものではなく要旨を変更しない範囲において種々変更して実施することができる。
【図面の簡単な説明】
【図１】図１は、ＭＲＡＭセルの構造を示す図面である。
【図２】図２は、ＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭの構成を示す該略図である。
【図３】図３は、本発明の半導体装置の第１の実施の形態を示す断面図である。
【図４】図４は、本発明の半導体装置の別の構造を示す断面図である。
【図５】図５は、本発明の半導体装置の第１の実施例のシステムを示す図面である。
【図６】図６は、本発明の半導体装置の第２の実施例のシステムを示す図面である。
【図７】図７は、本発明の半導体装置の第３の実施例のシステムを示す図面である。
【図８】図８は、本発明の半導体装置のレイアウトの一例を示す図面である。
【図９】図９は、本発明の半導体装置の更に別の構造を示す断面図である。
【図１０】図１０は、本発明の半導体装置の第２の実施の形態を示す面図である。
【図１１】図１１は、図１０に示されるデコーダ／ドライバの構成を示す図面である。
【図１２】図１２は、本発明の半導体装置の第３の実施の形態を示す面図である。
【図１３】図１３は、図１２で示される半導体装置のメモリ領域の断面図及び平面レイアウト図である。
【符号の説明】
１ 下層配線
２ 固定層
３ 絶縁層
４ データ記憶層
５ 上層配線
６ 読出し電流経路
７ ＭＯＳ型選択トランジスタ
８ ＮＭＯＳトランジスタ
９ ＰＭＯＳトランジスタ
１０ 第１のメモリ領域
１１ 半導体基板
１２ ドレイン
１３ ソース
１４ 選択ゲート
１５ 第１のワード線
１６ 第１のＴＭＲ素子
１７ 第１のビット線
１８ 引き出し電極
１９ コンタクト電極
２０ 第２のメモリ領域
２１ 第１の絶縁膜
２２ 第２の絶縁膜
２３ 第３の絶縁膜
２５ 第２のワード線
２６ 第２のＴＭＲ素子
２７ 第２のビット線
２８ コンタクト
３０ａ、３０ｂ、３２ａ、３２ｂ 第１及び第２ビット線デコーダ／ドライバ＋センスアンプ
３１ａ、３１ｂ、３３ａ、３３ｂ 第１及び第２ワード線デコーダ／ドライバ
３４ａ ＴＭＲ素子
３４ｂ 選択トランジスタ
４０ ＣＰＵチップ
４１ ＣＰＵコア
４２ ＣＰＵキャッシュ
４３ ＣＰＵインターフェース
５１ コントローラ
５２、１２１ ＳＴｒ型ＭＲＡＭ
５３、１２２ ＸＰ型ＭＲＡＭ
６０ 外部インタフェース
６１ Ｎ型ドレイン
６２ Ｎ型ソース
６３ ＮＭＯＳゲート
６４ 配線
６５ Ｎウェル
６６ Ｐ型ドレイン
６７ Ｐ型ソース
６８ ＰＭＯＳゲート
６９ 配線
１００ 信号バス
１０１ ＣＰＵ
１０２ ＸＰ型及びＳＴｒ型ＭＲＡＭ
１０４ 外部メモリコントローラ
１０５ 液晶コントローラ
１０６ 通信コントローラ
１０７ 他周辺コントローラ
１０８ 外部メモリ
１０９ 液晶パネル
１１０ 通信ポート
１１１ 他周辺回路
１２０ チップ
１２３ コントローラ
１２４ アドレスピン
１２５ データピン
１２６ 外部コマンドピン
１２７ 切替信号導入ピン
１２８ ＸＰ型ＭＲＡＭ用アドレスバッファ
１２９ ＳＴｒ型ＭＲＡＭ用アドレスバッファ
１３０、１３７ 半導体チップ
１３１ ＳＴｒ型ＭＲＡＭブロック
１３２ ロジック回路ブロック
１３３ ＳＴｒ型ＭＲＡＭセルアレイ
１３４ 周辺回路部
１３５ ＸＰ型ＭＲＡＭセルアレイの周辺回路部
１３６ ロジック回路部
１３８ 信号配線領域
１３９ ＸＰ型ＭＲＡＭブロック
１４５ 制御信号配線
１４０、１５０、１６１ 第１ビット線デコーダ／ドライバ
１４１、１５１ 第２ビット線デコーダ／ドライバ＋ＳＡ
１４２、１５２、１６２ 第１ワード線デコーダ／ドライバ
１４３、１５３ 第２ワード線デコーダ／ドライバ＋ＳＡ
１６３ 第１及び第２ビット線デコーダ／ドライバ＋ＳＡ
１７０ レジスタ
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、データ蓄積のための記憶領域を備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
所謂情報処理システムでは、データ処理を実行するＭＰＵ、ＣＰＵ等のコントローラおよび処理すべきデータを格納しておく記憶装置を少なくとも有している。データとしては、例えばプログラムのような電源を切ってもその内容を保持しておく必要のあるものや、処理の過程で一時的に使用されるものがある。前者のデータは不揮発性メモリに蓄えられ、一方、後者のデータは、その性格上さらには処理スピードが重視されるため揮発性メモリにストアされる。このように、システム設計者は、前者のメモリをストレージ用メモリ、後者のメモリをワーキング用メモリとして、構築すべきシステムに応じて使い分けている。たとえば、携帯電話やＰＤＡに代表されるハンディタイプの情報処理装置では、小型、軽量化が重要な設計要因であるため、半導体メモリが情報記憶手段として用いられており、フラッシュメモリをストレージ用メモリとして、ＤＲＡＭやＳＲＡＭをワーキング用メモリとしてそれぞれ使用している。
【０００３】
このようなのハンディタイプの情報処理装置においても、近年その多様化、高速性がますます要求されてきている。かかる要求に応えるべく、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリの高集積化、高速化に対する研究、開発が日々続けられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、システム設計者としては、上記のような２種類の半導体メモリを使い分けることは、色々な面においてシステムの制約をもたらしている。例えば、フラッシュメモリはその書込み時間が例えば１μｓ以上と非常に長いために携帯電話端末の制御プログラムの書き込み時間に非常に長い時間がかかり、また最近の携帯電話の高性能化に伴い動画ファイル等の多量のデータ書込みを伴う動作が増え、更に書込みに非常に長い時間がかかるという問題が現実に存在する。一方、ＤＲＡＭやＳＲＡＭでは、ＤＲＡＭはそのキャパシタの製造は複雑化の一途であり、将来を考えるにその展望が暗い。つまり、高集積化においてキャパシタの一定の容量を確保するために、キャパシタの高さをより高層にする必要がある、また高誘電率の新素材を導入しなければならなくなる。そのリスクは非常に大きい。ＳＲＡＭにおいては、１セルに複数のトランジスタが必要なためセル面積縮小が問題となる。このように、大容量の高速メモリとしてＤＲＡＭやＳＲＡＭに依拠することは限界が生じて来ている。更に、システム自体が不揮発性メモリと揮発性メモリとの２種類のメモリを採用することから、その分システムコストが上昇し、また、両メモリに対するアクセス管理、アクセススピードの点においてもシステム設計を複雑化している。
【０００５】
【課題を解決するための手段】
本発明は、上記の点を鑑みて成されたものであり、同一の半導体基板上にクロスポイント型の磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ：ＭＲＡＭ）と選択トランジスタ型のＭＲＡＭとが集積化されている半導体装置を特徴としている。
【０００６】
すなわち、ＭＲＡＭは、磁気を利用してデータを記録する不揮発性メモリであり、主に２種類に分けられる。一方がワード線とビット線の間に磁気トンネル抵抗素子（ＴＭＲ素子）が配置されたクロスポイント型ＭＲＡＭ（以下ＸＰ型ＭＲＡＭと記す）であり、他方がワード線及びビット線の間にＴＭＲ素子が配置され更にＴＭＲ素子毎に選択トランジスタが設けられた選択トランジスタ型ＭＲＡＭ（以下ＳＴｒ型ＭＲＡＭと記す）である。ＸＰ型ＭＲＡＭの読み出し速度は１μｓ程度、書込み速度は１０ｎｓ〜５０ｎｓ程度、集積度はフラッシュメモリ以上である。ＳＴｒ型ＭＲＡＭの読み出し及び書込み速度は１０ｎｓ〜５０ｎｓ、集積度はＤＲＡＭ以上である。一方、ＤＲＡＭの読出し及び書込み速度は５０ｎｓ程度であり、フラッシュメモリの書込み速度は１μｓ程度、読出し速度は２０ｎｓ〜１２０ｎｓ程度である。
【０００７】
かくして本発明による半導体装置では、ＸＰ型ＭＲＡＭをストレージメモリとして使用でき、ＳＴｒ型ＭＲＡＭをワーキングメモリとして使用できる。すなわち、ストレージ及びワーキングの両メモリ機能を有する半導体記憶装置を提供することができる。この結果、システム設計者は格納すべきデータのアドレス領域だけを管理すれば足り、システムバス設計の構築から解放される。本発明による半導体装置に搭載された二つの記憶領域はどちらもＭＲＡＭの手法で形成されるので、シングルチップ化した際のコスト上昇を抑えることができ、その分システム価格の削減をもたらす。
【０００８】
本発明の半導体装置は、好ましくは、上記メモリセルアレイを制御するアクセスコントローラも同一チップ上に配置されている。さらには、メモリ混載コントローラとして、一つの半導体チップ上に、上記二つのメモリセルアレイおよびそれらのアクセスコントローラと共にデータ処理ユニットとしてのコントローラ（ＣＰＵ：中央処理ユニット、ＭＣＵ：マイクロコントロールユニット）を備えている。
【０００９】
本発明の好ましい実施形態では、半導体基板の上に、選択トランジスタを形成し、それに接続して第１のＴＭＲ素子を直列に配置した第１のＳＴｒ型ＭＲＡＭを形成し、その第１のＳＴｒ型ＭＲＡＭの上に積層して、第２のワード腺、ビット線とその交点の第２のＴＭＲ素子から成る第２のＸＰ型ＭＲＡＭとから成り、両者を制御するメモリコントローラからメモリチップを構成する。
【００１０】
第１のＳＴｒ型ＭＲＡＭは、高速の読み出し／書き込みの特徴を生かした用途、例えばＣＰＵに接続して、ワークメモリ領域として動作する。
【００１１】
第２のＸＰ型ＭＲＡＭは、高密度のメモリ容量（セル面積が小さい）の特徴を生かして、データストレージ領域として動作する。
【００１２】
第１のＳＴｒ型ＭＲＡＭと第２のＸＰ型ＭＲＡＭは、同一チップに形成され、さらに両者を制御する、メモリコントローラを同一チップ上に有する。
第１、第２のＴＭＲ素子は同一の構造でも異なった構造でもよい。
【００１３】
異なった構成の場合、第１のＴＭＲ素子は、第２のＴＭＲ素子よりも低い電気抵抗を有する。
【００１４】
同じ基本構造を有するＴＭＲ素子からなるメモリセルを、アレイ構成を変えることで異なった性能が期待され、さらに積層して構成できるため平面面積の増大を伴わずに、異なった機能を持つメモリチップが実現出来る。
【００１５】
半導体基板上に形成しなければならないＳＴｒ型ＭＲＡＭと、配線層間で形成できるＸＰ型ＭＲＡＭセルで構成されるため、半導体基板上に最適に組み合わせることが出来る。
【００１６】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施例につき詳述する。
【００１７】
図１は、ＭＲＡＭセルの基本構造及び基本動作について説明する図面である。図１（ａ）は、ＭＲＡＭセルの構造を示す図面である。
【００１８】
図１（ａ）に示すように、ＭＲＡＭセルは、強磁性層からなり磁化の方向が固定された固定層２と、強磁性層からなり磁化の方向の変更が可能なデータ記憶層４と、固定層２及びデータ記録層４との間に形成された非磁性層３から構成される。非磁性層３は、例えばトンネル絶縁膜である。このＭＲＡＭセルは、下層配線１及び上層配線５の間に配置される。下層配線１は例えばワード線であり、上層配線５は例えばビット線である。
【００１９】
図１（ｂ）は、図１（ａ）に示したメモリセルの読出し動作を示す図面である。
【００２０】
情報は、固定層２とデータ記憶層４の磁化の方向が、互いに平行（データ０に相当）と反平行（データ１に相当）では、絶縁膜の抵抗値が３０％〜４０％変化するという“磁気抵抗効果”を利用してセルに書き込まれる。具体的には、上層配線５、下層配線１に所定の電流を流すことで生じる外部磁場によって、データ記憶層４の磁化の方向を変化させることで、選択されたセルに２値情報を記憶させることができる。
【００２１】
データの読出しは、上層配線５と下層配線１間に所定の電位差を与えることにより、矢印が示すように、下層配線１から上層配線５へ、固定層２、絶縁膜３、データ記憶層４を貫通してトンネル電流を流すことで行うことが出来る。 すなわち、トンネル磁気抵抗効果により絶縁層を挟んだ二つの強磁性層の磁化の方向が前述した平行かあるいは反平行によって抵抗値が変化することに基づく電流変化を検出することでセルに記憶された情報を外部へ取り出すことが出来る。
【００２２】
図２（ａ）は、ＸＰ型ＭＲＡＭのレイアウトを示す図面である。
【００２３】
ＸＰ型ＭＲＡＭは、基本的に複数のワード線ＷＬの両端に設けられた第１及び第２ワード線デコーダ／ドライバ３１ａ、３１ｂと、複数のビット線ＢＬの両端に設けられた第１及び第２ビット線デコーダ／ドライバ３０ａ、３０ｂを備える。各ワード線デコーダ／ドライバは、行アドレス信号を受け、そのアドレス信号に応答して例えば一つのワード線を選択し、そのワード線に電流を供給する。各ビット線デコーダ／ドライバ回路は列アドレス信号を受け、そのアドレス信号に基づき例えば一つのビット線を選択し、そのビット線に電流を供給する。ワード線及びビット線の交点部分にメモリセルＭＣが設けられている。メモリセルＭＣはマトリック状に配置されてメモリセルアレイを構成する。選択されたメモリセルＭＣが保持するデータに相当しビット線ＢＬに流れる電流をセンスアンプＳＡによって検知する。このような構成のＸＰ型ＭＲＡＭは単純な構造で構成されており、低コストと高い信頼性を期待することが出来る。なお、ＸＰ型ＭＲＡＭは、ビット線とワード線の間に直列にメモリセルＭＣ及びダイオードを設けたものでも良い。この構成によれば整流特性が向上しセンスがより容易となる。
【００２４】
図２（ｂ）は、ＳＴｒ型ＭＲＡＭのレイアウトを示す図面である。
【００２５】
ＳＴｒ型ＭＲＡＭは、書込ワード線ＷＷＬ及び読出ワード線ＲＷＬを備える。それらの両端に第１及び第２のワード線デコーダ／ドライバ３３ａ、３３ｂが設けられている。ビット線ＢＬの両端には、第１及び第２ビット線デコーダ／ドライバ３２ａ、３２ｂが設けられている。書込ワード線ＷＷＬ及びビット線ＢＬの交点部分にメモリセルＭＣが設けられている。メモリセルＭＣは、一端がビット線ＢＬに接続されたＴＭＲ素子３４ａと、ＴＭＲ素子３４ａの他端と接地端子の間に接続された選択トランジスタ３４ｂから構成される。選択トランジスタ３４ｂのゲートは読出ワード線ＲＷＬに接続される。メモリセルへのデータ書込みは書込ワード線ＷＷＬ及びビット線ＢＬを用いて実施され、データ読出は、読出ワード線により選択されたＴＭＲ素子３４ａに流れる電流を対応するビット線ＢＬを介してセンスアンプＳＡで検出することにより実施される。ＳＴｒ型ＭＲＡＭは、例えば、２０００年度 ＩＳＳＣＣ（国際固体素子学会）論文番号ＴＡ７．３でＭ．Ｄｕｒｌａｍらが発表している。この手法により、非選択セルの電流経路を無くすことが可能となり、その結果、読み出し時の信号／バックノイズ比を高め、ＸＰ型ＭＲＡＭに比べて信号処理の時間を短縮する事ができる。また、ＳＴｒ型ＭＲＡＭのＴＭＲ素子自身の抵抗値をＸＰ型ＭＲＡＭのＴＭＲ素子の抵抗値よりも低くしても良い。つまり、ＳＴｒ型ＭＲＡＭは前述した通り回り込み電流が無いため、ＴＭＲ素子の抵抗値を下げてＴＭＲ素子に流れる電流を多くして読出しにかかる時間を短くすることができる。一方、ＸＰ型ＭＲＡＭはその回り込み電流の多さから、センスするべきビット線に流れる絶対的な電流量がそのノイズ電流により多くなるため、そのノイズ電流を減らすために、そのＴＭＲ素子の抵抗値を高くしたほうが良い。例えば、ＳＴｒ型ＭＲＡＭのＴＭＲ素子の抵抗値は１０ｋΩ程度であり、ＸＰ型ＭＲＡＭのＴＭＲ素子の抵抗値は１００〜１０００Ω程度である。
【００２６】
図３は、本発明の半導体装置の第１の実施の形態を示す図面であって、本発明のＭＲＡＭのメモリ領域の断面図である。図３に示されるように、ＳＴｒ型ＭＲＡＭセルが形成された第１のメモリ領域１０の上にＸＰ型ＭＲＡＭセルが形成された第２メモリ領域２０が配置されている。つまり、第２のメモリ領域２０は第１のメモリ領域１０の上に縦積されている。
【００２７】
一導電型の半導体基板１１の表面に、半導体基板１１と反対導電型のドレイン１２、ソース１３が形成され、さらに選択ゲート１４が形成されて、ＭＯＳ型選択トランジスタ７が形成される。このＭＯＳ型選択トランジスタ７は、図２（ｂ）の３４ｂに対応する。選択ゲート１４は図２（ｂ）の読出ワード線ＲＷＬに相当する。ＭＯＳ型選択トランジスタ７のドレイン１２にコンタクト電極１９が接続され、コンタクト電極１９は延在した引き出し電極１８と接続されている。引き出し電極１８の他の端部には、第１のＴＭＲ素子１６が形成される。第１のＴＭＲ素子１６は、引き出し電極１８上に約２０ｎｍの強磁性膜よりなる磁化の固定層１６ａ、約２ｎｍの絶縁膜１６ｂ、さらに約２０ｎｍの強磁性膜よりなるデータ記憶層１６ｃの３層積層構造からなる。第１のＴＭＲ素子１６上には第１のビット線１７が形成される。この第１のＴＭＲ素子１６は図２（ｂ）の素子３４ａに対応する。第１のワード腺１５は、引き出し電極１８から絶縁膜２１により絶縁され且つ第１のビット線１７とは直交して形成される。この第１のワード線１５は図２（ｂ）の書込ワード線ＷＷＬに対応する。これらのＭＯＳ型選択トランジスタ７とそれに直列接続されるコンタクト電極１９、引き出し電極１８、第１のＴＭＲ素子１６、第１のビット線１７と、第１のワード腺１５とで第１のメモリ領域１０が構成される。第１のメモリ領域１０の上部に、第１のメモリ領域１０から絶縁膜２２により絶縁されて第２のメモリ領域２０が形成される。第２のメモリ領域２０は、例えば下層の配線層を形成する第２のビット線２７と、第２のビット線２７の所定の領域に形成された第２のＴＭＲ素子２６と、第２のＴＭＲ素子２６の上面に形成され第２のビット線２７と直交する第２のワード腺２５を有する。第２のビット線２７は図２（ａ）のビット線ＢＬに対応し、第２のワード線２５は図２（ａ）のワード線ＷＬに対応し、第２のＴＭＲ素子２６は図２（ａ）のメモリセルＭＣに対応する。第２のＴＭＲ素子２６は、第２のビット線２７上に約２０ｎｍの強磁性膜よりなる磁化の固定層２６ａ、約２ｎｍの絶縁膜２ｂ、更に約２０ｎｍの強磁性膜２６ｃよりなるデータ記憶層の３層積層構造からなる。番号２３は絶縁膜である。
【００２８】
図４は、本発明の他の構造を示す図面である。この構造によれば、第１のメモリ領域１０とそこから絶縁されて形成された第２のメモリ領域２０が形成され、さらに第１のメモリ領域１０のＭＯＳ型選択トランジスタ７と同一半導体基板の延在した領域にＣＭＯＳ領域という論理回路領域が形成される。ＣＭＯＳ領域は、ＮＭＯＳトランジスタ８と、ＰＭＯＳトランジスタ９から構成され、それぞれ、Ｎ型ドレイン６１、Ｎ型ソース６２、ＮＭＯＳゲート６３、配線６４、およびＰ型ドレイン６６、Ｐ型ソース６７、ＰＭＯＳゲート６８、配線６９、Ｎ型ウエル６５を有する。第２のメモリ領域２０は、図４では第１のメモリ領域１０およびＣＭＯＳ領域の一部を覆って形成される。このＣＭＯＳ領域にデコーダ等の第１及び第２のメモリ領域に形成されたメモリセルを駆動するために必要なロジック回路が形成される。このロジック回路は、例えば図２（ａ）及び（ｂ）のデコーダドライバ、外部インターフェースの入出力回路等後述するコントローラを構成する。ＣＭＯＳ領域と第１及び第２のメモリ領域は、適宜所望の配線・コンタクト等を介して接続される。
【００２９】
次に、本発明のメモリを用いたシステムについて説明する。
【００３０】
図５は、本発明の半導体装置の第１の実施例のシステムを示す図面である。図５のメモリコントローラ５１は図４のＣＭＯＳ領域という論理回路領域に形成され、ＳＴｒ型ＭＲＡＭ５２は図４の第１のメモリ領域１０に形成され、ＸＰ型ＭＲＡＭ５３は図４の第２のメモリ領域２０に形成される。ＳＴｒ型ＭＲＡＭ５２は例えばワーク領域を為しＸＰ型ＭＲＡＭは例えばデータ領域を為す。メモリコントローラ５１とＳＴｒ型ＭＲＡＭ５２、ＸＰ型ＭＲＡＭ５３は同一チップすなわちメモリチップ５０上に形成される。ＣＰＵチップ４０は例えば、ＣＰＵコア４１、ＣＰＵキャッシュ４２及びＣＰＵインターフェースを備える。メモリチップ５０は別のＣＰＵチップ４０と共にシステムを構成しても良い。各回路４１、４２、４３、５１、５２、５３及び６０はアドレスバス、データバス等のコントロールバスで接続される。
【００３１】
以下、本発明の実施の形態のシステムの動作について説明する。
【００３２】
メモリチップ５０において、ＸＰ型ＭＲＡＭ５３はプログラムコードを記憶し、ＣＰＵチップ４０が外部インターフェース６０を介して外部からの入力信号を受けて、メモリチップ５０に前記プログラムコードを実施する信号を出力する。前記信号はＣＰＵインターフェースからメモリコントローラ５１へ伝えられる。メモリコントローラ５１はＸＰ型ＭＲＡＭ５３に記憶されたプログラムコードをＳＴｒ型ＭＲＡＭ５２に転送する。前記メモリコントローラ５１は、ＳＴｒ型ＭＲＡＭ５２に格納された前記プログラムコードを参照しながら所定のプログラムを実行し、実行結果を外部インターフェース６０内の入出力回路、及び出力回路を経由して外部信号として出力する。
【００３３】
本発明のシステムによれば、メモリ構造が単純なＭＲＡＭセルでワーク領域とデータ領域を構成できる。一方、例えばワーク領域をＤＲＡＭで構成しデータ領域をＸＰ型ＭＲＡＭで構成したとすると、そのＤＲＡＭは容量部のその複雑さから製造プロセスが多大である。
【００３４】
図６は、本発明の半導体装置の第２の実施例のシステムを示す図面である。図６に示されるシステムは、本発明のチップを携帯電話に適用したものである。ＸＰ型ＭＲＡＭ１０２（ａ）には、ＯＳ及び通信プロトコル等の命令コード、アイコン、フォントデータ、メロディデータ及び音声認識辞書等の固定データ、並びに画面メモデータ、ユーザ着信音、伝言メモ及び電話帳等の書換えデータが保持される。例えば、スケジュール、電話帳ソフト、音楽配信、電子決済、メールの送受信及びＷｅｂ検索等の通信機能に係わるソフトがＸＰ型ＭＲＡＭ１０２（ａ）に保持される。また音楽動画配信による音楽データ／動画データがこのＸＰ型ＭＲＡＭに保存されても良い。また、ＳＴｒ型ＭＲＡＭは、これらのソフトの実行時に用いられる一時的なデータ領域としてのワーク領域として使用される。コントローラとしてのＣＰＵ１０１は、ＸＰ型ＭＲＡＭに登録されたソフトを適宜ＳＴｒ型ＭＲＡＭにロードして実行する。また、コントローラは、携帯端末に必要な制御、例えば、通信ポート１１０を介して基地局へ信号の送受信、ＵＳＢ／ＩｒＤＡ等の通信を制御する通信コントローラ１０６、外部メモリ１０８とのアクセスコントロールを行う外部メモリコントローラ１０４、ＳＴＮ液晶、ＴＦＴ液晶等の各種液晶パネル１０９に対応する液晶コントローラ１０５としての機能も備える。また、このコントローラは、画像圧縮／伸張のデータ処理を行うＤＳＰコントローラ、電源制御を行う電源コントローラ等の機能を備える他周辺コントローラ１０７も備えても良い。これらのコントローラ、ＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭは前述の通りの手法で同一チップ上に形成されている。なお、コントローラは１チップ上で上述した全てのコントローラ１０１、１０４〜１０７の機能を備えなくても良い。例えば通信コントローラ１０６は別に通信専用の別チップで構成されても良い。
【００３５】
図７は、本発明の半導体装置の第３の実施例のシステムを示す図面である。
【００３６】
この実施例の記憶装置は、１チップ１２０上にＸＰ型ＭＲＡＭ１２１、ＳＴｒ型ＭＲＡＭ１２２及びコントローラ１２３を備えるものである。各ＭＲＡＭ１２１、１２２はアドレスピン１２４とＸＰ型ＭＲＡＭ用バッファ１２８及びＳＴｒ型ＭＲＡＭ用バッファ１２９を介して共通に接続される。また、各ＭＲＡＭ１２１、１２２はデータを共通に受ける。コントローラ１２３は、コマンドピン１２６から外部コマンドを受け、ピン１２７から切替信号を受ける。コントローラ１２３は切替信号に応答してＸＰ型ＭＲＡＭ１２１及びＳＴｒ型ＭＲＡＭ１２２の一方を活性化し他方を不活性化する。更にコントローラ１２３は外部コマンドを内部コマンドに変換しそれを各ＭＲＡＭ１２１、１２２に供給する。活性化されたＭＲＡＭは、供給された内部コマンド、アドレスに基づいて適宜データの読出し書込み作業を行う。なお、ＸＰ型ＭＲＡＭ１２１及びＳＴｒ型ＭＲＡＭ１２２が使用するアドレスビット幅は適宜異なっても良い。例えば大容量のＸＰ型ＭＲＡＭ１２１はアドレスピンを全ビット使用するものであるが、小容量のＳＴｒ型ＭＲＡＭ１２２は全アドレスピンのうち下位の数ビットのみ使用するものでもよい。
【００３７】
また、図７に示す半導体装置は以下に示す動作を行うものでも良い。すなわち、切替信号が活性化された際にアドレス信号をレジスタ１７０にセットする。切替信号が非活性化されているときには、レジスタ１７０は入力されたアドレス信号を保持する。このレジスタはチップに導入されたアドレスがどちらのＸＰ型ＭＲＡＭ１２１及びＳＴｒ型ＭＲＡＭ１２２のメモリを対象とするものか判断するためのものである。例えば、切替信号が活性化されているときＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭのそれぞれの領域を示す第１及び第２のアドレスが導入される。切替信号が非活性化され、ＸＰ型ＭＲＡＭの領域を示す第１のアドレスがチップ１２０に導入されたとき、コントローラ１２３はこの第１のアドレスとレジスタ１７０に記憶されたアドレスと比較を行い、このコントローラ１２３はバッファ１２８へ制御信号を出力する。またコントローラ１２３はバッファ１２９を不活性化する。制御信号を受けたバッファ１２８は、適宜タイミングを取ってアドレス信号をＸＰ型ＭＲＡＭ１２１に導入する。
【００３８】
図８は、本発明の半導体装置のレイアウトの一例を示す図面である。
【００３９】
図８（ａ）は、半導体チップ１３０の第１のメモリ領域（図４参照）の平面レイアウトを示す図面である。チップ１３０の第１のメモリ領域には、複数のＳＴｒ型ＭＲＡＭブロック１３１とロジック回路ブロック１３２が設けられている。
【００４０】
ＳＴｒ型ＭＲＡＭブロック１３１には、図８（ｂ）に示されるように、その中央部にＳＴｒ型ＭＲＡＭセルアレイ１３３が配置され、その周辺にＳＴｒ型ＭＲＡＭセルアレイ１３３用のデコーダ、ドライバ、センスアンプ等の周辺回路部１３４が配置され、その周辺にＸＰ型ＭＲＡＭセルアレイの周辺回路部１３５が配置されている。
【００４１】
ロジック回路ブロック１３２には、図８（ｃ）に示されるように、その中央部にロジック回路部１３６が配置され、その周辺にＸＰ型ＭＲＡＭセルアレイの周辺回路部１３５が配置されている。
【００４２】
図８（ｄ）は、半導体チップ１３０の第２のメモリ領域（図４参照）の平面レイアウトを示す図面である。第２のメモリ領域には、複数のＸＰ型ＭＲＡＭブロック１３９が設けられている。このＸＰ型ＭＲＡＭブロック１３９はほぼその全面にＸＰ型メモリセルアレイが形成されている。このメモリセルアレイは、第１メモリ領域に形成されたＸＰ型メモリセルアレイ用周辺回路部１３５により駆動される。
【００４３】
なお、この半導体チップの表面に設けられる外部ピンの配置についての説明は省略したが適宜配置される。また、この外部ピンと各周辺回路部とを繋ぐ入出力配線の配置についての説明も省略したが、例えば、Ｉ／Ｏ配線は、第２のメモリ領域上に配置されても良いし、隣接したＸＰ型ＭＲＡＭブロック１３９間に配置されても良い。また、ロジック回路ブロック１３２とＳＴｒ型ＭＲＡＭブロックは図示した通りの配置に限定される必要は無く、例えば、ロジック回路ブロック１３２は、ＳＴｒ型ＭＲＡＭセルアレイブロック１３１の両端に配置されるものでも良い。また、ＳＴｒ型ＭＲＡＭ用周辺回路部１３４及びロジック回路部１３６に接続される配線は、一旦ブロック１３１間、ブロック１３２間、ブロック１３１、１３２間にＸＰ型ＭＲＡＭ用周辺回路部１３５の中を経由して引き出され、その直上にコンタクトを介して上層の配線に接続されても良い。また、例えば、図９に示すように、第１のメモリ領域と第２のメモリ領域の間に信号配線領域１３８を設け、その領域１３８に制御信号配線１４５を設けても良い。この制御信号配線１４５は、各周辺回路部１３４、１３５及びロジック回路部１３６に適宜コンタクトを介して接続される。
【００４４】
図１０は、本発明の半導体装置の第２の実施の形態を示す図面である。
【００４５】
この記憶装置は、同一のワード線ＷＬをＸＰ型ＭＲＡＭセルとＳＴｒ型ＭＲＡＭセルとで共有したものである。１対のワード線ＷＬ及び読出ワード線ＲＷＬが複数設けられている。メモリセルアレイ１４４の一方にＸＰ型ＭＲＡＭメモリセルアレイが設けられ、他方にＳＴｒ型ＭＲＡＭメモリセルアレイが設けられている。各メモリセルアレイの構成は、図２（ａ）及び（ｂ）と実質的に同一なのでその説明は省略する。ワード線ＷＬ及び読出しワード線ＲＷＬの両端に、第１及び第２ワード線デコーダ／ドライバ１４２、１４３が設けられている。各ビット線ＢＬの両端に、第１及び第２ビット線デコーダ／ドライバ１４０、１４１が設けられている。
【００４６】
図１０に示される記憶装置のＸＰ型メモリセルとＳＴｒ型メモリセルが図３に示されるように積層されるときには、図３の第１のワード線１５と第２のワード線２５がコンタクトホール等により接続されている。
【００４７】
第１及び第２のワード線デコーダ／ドライバ１４２、１４３内に、図１１（ａ）に示すように、１対のワード線ＷＬ及び読出ワード線ＲＷＬに対し、ＸＰ用ドライバ、ＳＴｒ用ドライバの出力を受け、第１の選択信号に応答してそれらの出力のうちの一方を選択出力する第１のセレクタと、第２の選択信号に応答して第１のセレクタの出力を読出ワード線ＲＷＬ及びワード線ＷＬの一方に供給する第２のセレクタを備えるものである。ＸＰ型メモリセルに対し書込み及び読出しをする際にはＸＰ用ドライバの出力をワード線ＷＬに供給し、ＳＴｒ型メモリセルに書込みをする際にはＳＴｒ用ドライバの出力をワード線ＷＬに供給し、ＳＴｒ型メモリセルから読出しをする際にはＳＴｒ用ドライバの出力を読出ワード線ＲＷＬに供給するように第１及び第２の選択信号に応答して第１及び第２のセレクタは動作する。
【００４８】
第１及び第２のビット線デコーダ／ドライバ回路１４０、１４１内に、図１１（ｂ）に示すように、一つのビット線ＢＬに対しＸＰ用ドライバ、ＳＴｒ用ドライバ及びそれらの出力を受け、選択信号に応答して、ＸＰ型メモリセルに対し書込みをする際にはＸＰ用ドライバをビット線ＢＬに接続し読出しをする際にはＸＰ用センスアンプを接続し、ＳＴｒ型メモリセルに書込みをする際にはＳＴｒ用ドライバをビット線ＢＬに接続し読出しをする際にはＳＴｒ用センスアンプを接続するセレクタが設けられている。
【００４９】
図１２は、本発明の半導体装置の第３の実施の形態を示す図面である。本実施の形態の記憶装置は、一本のビット線ＢＬをＸＰ型ＭＲＡＭセルとＳＴｒ型ＭＲＡＭセルとで共有したものである。本実施の形態のデコーダ／ドライバの構成については、図１０と基本的に同一で有るのでその説明は省略する。本実施の形態によれば、ＸＰ型ＭＲＡＭとＳＴｒ型ＭＲＡＭを積層するとすれば、図１３（ａ）に示すように、第１のビット線１７と第２のビット線２７がコンタクト等により接続されることにより達成される。したがって、図１３（ｂ）に示すように、第１及び第２のビット線デコーダ／ドライバを一方に配置することが可能となる。また、この構成によれば、以下のとおり、同一ビット線に接続されたＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルに対して夫々に所望のデータを書込むことが可能である。つまり、所定のビット線にドライバ１５１により所定の電流を流し、ＸＰ型ＭＲＡＭのセルに対応する第１のワード線ＷＬに電流を流し、ＳＴｒ型ＭＲＡＭのセルに対応する第２のワード線ＷＬに電流を流して、ＸＰ型ＭＲＡＭのセル及びＳＴｒ型ＭＲＡＭのセルに同時に夫々所望のデータを記録することができる。このときドライバはＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭに対しても同一のものが使用される。
【００５０】
【効果の説明】
以上説明したように、本発明では、従来別々のチップで形成していたＳＴｒ型ＭＲＡＭと、ＸＰ型ＭＲＡＭを単一のチップに形成することで、共通のメモリコントローラで制御できることが可能になった。更に、本発明は、配線層間にＴＭＲ素子を形成してメモリセルを構成していたＸＰ型ＭＲＡＭを、ＳＴｒ型ＭＲＡＭの上に積層して形成することにより、面積の増大を伴わないで、且つ共通のコントローラで効率よく制御出来ることが可能となった。
【００５１】
なお、この発明は上記実施例に限定されるものではなく要旨を変更しない範囲において種々変更して実施することができる。
【図面の簡単な説明】
【図１】図１は、ＭＲＡＭセルの構造を示す図面である。
【図２】図２は、ＸＰ型ＭＲＡＭ及びＳＴｒ型ＭＲＡＭの構成を示す該略図である。
【図３】図３は、本発明の半導体装置の第１の実施の形態を示す断面図である。
【図４】図４は、本発明の半導体装置の別の構造を示す断面図である。
【図５】図５は、本発明の半導体装置の第１の実施例のシステムを示す図面である。
【図６】図６は、本発明の半導体装置の第２の実施例のシステムを示す図面である。
【図７】図７は、本発明の半導体装置の第３の実施例のシステムを示す図面である。
【図８】図８は、本発明の半導体装置のレイアウトの一例を示す図面である。
【図９】図９は、本発明の半導体装置の更に別の構造を示す断面図である。
【図１０】図１０は、本発明の半導体装置の第２の実施の形態を示す面図である。
【図１１】図１１は、図１０に示されるデコーダ／ドライバの構成を示す図面である。
【図１２】図１２は、本発明の半導体装置の第３の実施の形態を示す面図である。
【図１３】図１３は、図１２で示される半導体装置のメモリ領域の断面図及び平面レイアウト図である。
【符号の説明】
１ 下層配線
２ 固定層
３ 絶縁層
４ データ記憶層
５ 上層配線
６ 読出し電流経路
７ ＭＯＳ型選択トランジスタ
８ ＮＭＯＳトランジスタ
９ ＰＭＯＳトランジスタ
１０ 第１のメモリ領域
１１ 半導体基板
１２ ドレイン
１３ ソース
１４ 選択ゲート
１５ 第１のワード線
１６ 第１のＴＭＲ素子
１７ 第１のビット線
１８ 引き出し電極
１９ コンタクト電極
２０ 第２のメモリ領域
２１ 第１の絶縁膜
２２ 第２の絶縁膜
２３ 第３の絶縁膜
２５ 第２のワード線
２６ 第２のＴＭＲ素子
２７ 第２のビット線
２８ コンタクト
３０ａ、３０ｂ、３２ａ、３２ｂ 第１及び第２ビット線デコーダ／ドライバ＋センスアンプ
３１ａ、３１ｂ、３３ａ、３３ｂ 第１及び第２ワード線デコーダ／ドライバ
３４ａ ＴＭＲ素子
３４ｂ 選択トランジスタ
４０ ＣＰＵチップ
４１ ＣＰＵコア
４２ ＣＰＵキャッシュ
４３ ＣＰＵインターフェース
５１ コントローラ
５２、１２１ ＳＴｒ型ＭＲＡＭ
５３、１２２ ＸＰ型ＭＲＡＭ
６０ 外部インタフェース
６１ Ｎ型ドレイン
６２ Ｎ型ソース
６３ ＮＭＯＳゲート
６４ 配線
６５ Ｎウェル
６６ Ｐ型ドレイン
６７ Ｐ型ソース
６８ ＰＭＯＳゲート
６９ 配線
１００ 信号バス
１０１ ＣＰＵ
１０２ ＸＰ型及びＳＴｒ型ＭＲＡＭ
１０４ 外部メモリコントローラ
１０５ 液晶コントローラ
１０６ 通信コントローラ
１０７ 他周辺コントローラ
１０８ 外部メモリ
１０９ 液晶パネル
１１０ 通信ポート
１１１ 他周辺回路
１２０ チップ
１２３ コントローラ
１２４ アドレスピン
１２５ データピン
１２６ 外部コマンドピン
１２７ 切替信号導入ピン
１２８ ＸＰ型ＭＲＡＭ用アドレスバッファ
１２９ ＳＴｒ型ＭＲＡＭ用アドレスバッファ
１３０、１３７ 半導体チップ
１３１ ＳＴｒ型ＭＲＡＭブロック
１３２ ロジック回路ブロック
１３３ ＳＴｒ型ＭＲＡＭセルアレイ
１３４ 周辺回路部
１３５ ＸＰ型ＭＲＡＭセルアレイの周辺回路部
１３６ ロジック回路部
１３８ 信号配線領域
１３９ ＸＰ型ＭＲＡＭブロック
１４５ 制御信号配線
１４０、１５０、１６１ 第１ビット線デコーダ／ドライバ
１４１、１５１ 第２ビット線デコーダ／ドライバ＋ＳＡ
１４２、１５２、１６２ 第１ワード線デコーダ／ドライバ
１４３、１５３ 第２ワード線デコーダ／ドライバ＋ＳＡ
１６３ 第１及び第２ビット線デコーダ／ドライバ＋ＳＡ
１７０ レジスタ
Claims (21)
- 選択トランジスタ型（ＳＴｒ）型ＭＲＡＭとクロスポイント（ＸＰ）型ＭＲＡＭが同一チップに形成され、更に前記ＳＴｒ型ＭＲＡＭ及びＸＰ型ＭＲＡＭを制御するメモリコントローラを前記同一チップ上に有することを特徴とする半導体装置。
- 前記ＸＰ型ＭＲＡＭは前記ＳＴｒ型ＭＲＡＭ上に積層して形成されたことを特徴とする請求項１記載の半導体装置。
- 前記ＳＴｒ型ＭＲＡＭは前記ＸＰ型よりも低いＴＭＲ抵抗を有することを特徴とする請求項２記載の半導体装置。
- 前記ＳＴｒ型ＭＲＡＭはワークメモリ領域として動作し前記ＸＰ型ＭＲＡＭはデータストレージ領域として動作することを特徴とする請求項３記載の半導体装置。
- 一導電型の半導体基板の主表面に、第１のＭＯＳ型トランジスタ、第１の配線、第２の配線、第１の引き出し電極、及び前記第１の配線と第１の引き出し電極の交点の第１の記憶素子より構成される第１の記憶領域と、前記第１の記憶領域からは、電気的に絶縁されて第３の配線、第４の配線、および、前記第３の配線と第４配線の交点の第２の記憶素子より構成される第２の記憶領域を有し、前記第１の記憶領域の前記第１のＭＯＳ型トランジスタは、前記一導電型の半導体基板の主表面領域に前記半導体基板とは反対導電型の不純物より成るソース及びドレイン拡散領域と、前記ソース及びドレイン拡散領域から第１のゲート絶縁膜を介して配置されたゲート電極から構成され、前記ドレイン拡散領域は第１の引き出し電極に接続され、前記第２の配線は、前記第１の配線、及び第１の引き出し電極からは電気的に絶縁され、前記第１の記憶素子は、前記第１の配線と前記第２の配線によって選択され、前記第２の記憶素子は、前記第３の配線と前記第４の配線によって選択される不揮発性記憶装置。
- 第１の記憶領域の半導体基板の延在した領域には第１のコントローラ回路を有し、第１のコントローラ回路は、外部への入出力回路と所定の論理演算回路、及び前記第１、第２の記憶領域との接続回路を有し、前記第１、第２の記憶領域にはそれぞれ記憶素子の選択回路、入出力回路を有し、前記コントローラ回路は予め決められた所定の外部入力信号に応じて内部信号を生成し、前記第１、第２の記憶領域に前記生成内部信号を伝達し、所定の手順に従って第１、第２の記憶領域からの出力信号を外部への入出力回路を経て所定の信号として外部へ出力することを特徴とする請求項５記載の半導体装置。
- 前記第２の記憶領域には少なくてもプログラムコードを記憶し、前記第１のコントローラ回路が外部からの入力信号に応じて、前記プログラムコードを前記第１の記憶領域に転送し、前記コントローラ回路は、前記第１の記憶領域のプログラムコードを参照しながら所定のプログラムを実行し、実行結果を入出力回路を介して外部出力信号として出力回路を経て外部へ出力することを特徴とする請求項６の半導体装置。
- 前記第１の記憶領域と第１の記憶領域の記憶素子の選択回路、前記入出力回路は前記第１のコントローラ回路と同一の半導体基板の延在した領域に形成され、第２の記憶領域は少なくても前記第１の記憶領域の一部もしくは前記コントローラ回路の一部を覆って形成される請求項７の半導体装置。
- 前記第１の記憶素子、および第２の記憶素子は磁気抵抗素子により構成されることを特徴とする請求項８記載の半導体装置。
- 前記第１の記憶素子及び前記第２の記憶素子の夫々は、第１および第２の強磁性薄膜と、前記第１および第２の磁性薄膜によって挟まれた絶縁膜よりなる少なくても３層膜よりなる磁気抵抗素子により構成されたことを特徴とする請求項９記載の半導体装置。
- 前記第１の記憶素子の電気抵抗は第２の記憶素子の電気抵抗よりも小さいことを特徴とする請求項１０記載の半導体装置。
- 前記ＸＰ型ＭＲＡＭは携帯電話に必要なアプリケーションを記憶し、前記ＳＴｒ型ＭＲＡＭは前記ＸＰ型ＭＲＡＭに格納されたアプリケーションに基づき得られた一時的な演算データを格納し、前記コントローラは少なくとも外部とのアクセスを制御するＣＰＵを備えることを特徴とする請求項１記載の半導体装置。
- 前記コントローラは、前記ＳＴｒ型ＭＲＡＭ及び前記ＸＰ型ＭＲＡＭを選択的に一方を活性化し、前記ＳＴｒ型ＭＲＡＭ及び前記ＸＰ型ＭＲＡＭは同一のアドレス信号を共通に導入することを特徴とする請求項１記載の半導体装置。
- 前記ＳＴｒ型ＭＲＡＭのセルアレイと、前記セルアレイと同一の領域に形成され前記セルアレイの周辺に配置された前記ＳＴｒ型ＭＲＡＭの第１の周辺回路と、前記セルアレイと同一の領域に形成され前記第１の周辺回路の周辺に配置された前記ＸＰ型ＭＲＡＭの第２の周辺回路とを有することを特徴とする請求項１記載の半導体装置。
- 前記ＸＰ型ＭＲＡＭのセルと前記ＳＴｒ型ＭＲＡＭのセルの夫々は同一のワード線によって選択されることを特徴とする請求項１記載の半導体装置。
- 前記ＸＰ型ＭＲＡＭのセル及び前記ＳＴｒ型ＭＲＡＭのセルが同一のビット線に接続されたこと特徴とすることを特徴とする請求項１記載の半導体装置。
- 前記ＸＰ型ＭＲＡＭのセル及び前記ＳＴｒ型ＭＲＡＭは積層して形成されていることを特徴とする請求項１５又は１６記載の半導体装置。
- 前記ビット線に所定の電流を流し、前記ＸＰ型ＭＲＡＭのセルに対応する第１のワード線に電流を流し、前記ＳＴｒ型ＭＲＡＭのセルに対応する第２のワード線に電流を流して、前記ＸＰ型ＭＲＡＭのセル及び前記ＳＴｒ型ＭＲＡＭのセルに同時にデータを記録することを特徴とする請求項１６記載の半導体装置。
- 前記ＸＰ型ＭＲＡＭのセルのワード線及び前記ＳＴｒ型ＭＲＡＭのセルのワード線がコンタクトにより接続されていることを特徴とする請求項１記載の半導体装置。
- 前記ＸＰ型ＭＲＡＭのセルのビット線及び前記ＳＴｒ型ＭＲＡＭのセルのビット線がコンタクトにより接続されていることを特徴とする請求項１記載の半導体装置。
- 一導電型の半導体基板の主表面に、前記半導体基板とは反対導電型の不純物より成るソース及びドレイン拡散領域と前記ソース及びドレイン拡散領域から絶縁膜を介してゲート電極を形成することによって第１のＭＯＳ型トランジスタを形成する工程と、前記第１のＭＯＳ型トランジスタ上に絶縁膜を介して第１の配線、第２の配線、第１の引き出し電極を形成する工程と、前記第１の配線と第１の引き出し電極の交点には第１の記憶素子を形成する工程と、前記第２の配線は前記第１の配線と直交して形成することにより第１の記憶領域を形成する工程と、前記第１の記憶領域からは絶縁されて第３の配線を形成する工程と、前記第３の配線と直交して第４の配線を形成する工程と、前記第３の配線と第４の配線の交点に第２の記憶素子を形成することにより第２の記憶領域を形成することを特徴とする半導体装置の製造方法。
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101123A (ja) * | 2003-09-24 | 2005-04-14 | Sony Corp | 磁気記憶装置、磁気記憶装置の書き込み方法および磁気記憶装置の製造方法 |
| JP2005236177A (ja) * | 2004-02-23 | 2005-09-02 | Renesas Technology Corp | 半導体集積回路装置および磁気メモリ装置 |
| US6940748B2 (en) * | 2002-05-16 | 2005-09-06 | Micron Technology, Inc. | Stacked 1T-nMTJ MRAM structure |
| WO2008108264A1 (ja) * | 2007-03-02 | 2008-09-12 | Renesas Technology Corp. | 半導体装置およびその製造方法ならびに磁気メモリ素子 |
| WO2009110537A1 (ja) * | 2008-03-07 | 2009-09-11 | 日本電気株式会社 | Ｍｒａｍ混載システム |
| US7672155B2 (en) | 2005-11-09 | 2010-03-02 | Samsung Electronics Co., Ltd. | Resistive memory devices including selected reference memory cells |
| JP2010283370A (ja) * | 2010-07-28 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置および磁気メモリ装置 |
| US8023311B2 (en) | 2005-12-15 | 2011-09-20 | Samsung Electronics Co., Ltd. | Resistive memory devices including selected reference memory cells operating responsive to read operations |
| US8339728B2 (en) | 2006-02-23 | 2012-12-25 | Samsung Electronics Co., Ltd. | Magnetic memory device using magnetic domain motion |
| JP2013069982A (ja) * | 2011-09-26 | 2013-04-18 | Renesas Electronics Corp | 半導体記憶装置、半導体装置及び半導体記憶装置の製造方法 |
| US8437160B2 (en) | 2006-12-12 | 2013-05-07 | Samsung Electronics Co., Ltd. | Multi-stack memory device |
| US8619490B2 (en) | 2010-06-10 | 2013-12-31 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| JP2015528620A (ja) * | 2012-08-10 | 2015-09-28 | クアルコム，インコーポレイテッド | モノリシックマルチチャネル適合可能ｓｔｔ−ｍｒａｍ |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4410188B2 (ja) * | 2004-11-12 | 2010-02-03 | 株式会社東芝 | 半導体記憶装置のデータ書き込み方法 |
| JP5068016B2 (ja) * | 2005-11-30 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶装置 |
| US8901704B2 (en) * | 2006-04-21 | 2014-12-02 | SK Hynix Inc. | Integrated circuit and manufacturing method thereof |
| KR100876839B1 (ko) * | 2006-04-21 | 2009-01-09 | 주식회사 하이닉스반도체 | 집적회로 및 그 형성 방법 |
| KR101041634B1 (ko) * | 2008-06-11 | 2011-06-17 | 한지흠 | 위아래 따로 커튼 |
| US8913069B2 (en) * | 2009-02-16 | 2014-12-16 | Iii Holdings 1, Llc | Magnetic memory display driver system |
| US8625338B2 (en) * | 2010-04-07 | 2014-01-07 | Qualcomm Incorporated | Asymmetric write scheme for magnetic bit cell elements |
| US8947903B2 (en) * | 2011-07-07 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory chip with more than one type of memory cell |
| US9299409B2 (en) | 2013-09-11 | 2016-03-29 | Tadashi Miyakawa | Semiconductor storage device |
| US9208848B2 (en) | 2014-03-12 | 2015-12-08 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| JP6580863B2 (ja) * | 2014-05-22 | 2019-09-25 | 株式会社半導体エネルギー研究所 | 半導体装置、健康管理システム |
| US10026779B2 (en) | 2016-03-01 | 2018-07-17 | Toshiba Memory Corporation | Magnetoresistive memory device and manufacturing method of the same |
| US10622059B2 (en) * | 2016-03-18 | 2020-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor based memory device |
| US20190066746A1 (en) * | 2017-08-28 | 2019-02-28 | Qualcomm Incorporated | VARYING ENERGY BARRIERS OF MAGNETIC TUNNEL JUNCTIONS (MTJs) IN DIFFERENT MAGNETO-RESISTIVE RANDOM ACCESS MEMORY (MRAM) ARRAYS IN A SEMICONDUCTOR DIE TO FACILITATE USE OF MRAM FOR DIFFERENT MEMORY APPLICATIONS |
| US11631465B2 (en) | 2018-07-03 | 2023-04-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| US11164638B2 (en) * | 2018-07-03 | 2021-11-02 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
| US11410714B2 (en) * | 2019-09-16 | 2022-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetoresistive memory device and manufacturing method thereof |
| JP2022118667A (ja) * | 2021-02-02 | 2022-08-15 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US4559616A (en) * | 1984-10-03 | 1985-12-17 | Quadri Corporation | Fast, non-volatile semiconductor/bubble memory with temperature-compensated magnetic bias field |
| JPH07122080A (ja) * | 1993-08-31 | 1995-05-12 | Sony Corp | 半導体不揮発性記憶装置 |
| JP3780011B2 (ja) * | 1995-07-14 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5836007A (en) * | 1995-09-14 | 1998-11-10 | International Business Machines Corporation | Methods and systems for improving memory component size and access speed including splitting bit lines and alternate pre-charge/access cycles |
| FR2755287B1 (fr) * | 1996-10-25 | 1998-12-31 | Sgs Thomson Microelectronics | Memoire non volatile multiniveau modifiable electriquement comportant des moyens de rafraichissement internes |
| JP3737276B2 (ja) * | 1997-04-25 | 2006-01-18 | 富士通株式会社 | 半導体記憶装置 |
| US5987357A (en) * | 1997-07-30 | 1999-11-16 | Intermedics Inc. | Stackable microelectronic components with self-addressing scheme |
| US5856940A (en) * | 1997-08-15 | 1999-01-05 | Silicon Aquarius, Inc. | Low latency DRAM cell and method therefor |
| US6044024A (en) * | 1998-01-14 | 2000-03-28 | International Business Machines Corporation | Interactive method for self-adjusted access on embedded DRAM memory macros |
| US6005814A (en) * | 1998-04-03 | 1999-12-21 | Cypress Semiconductor Corporation | Test mode entrance through clocked addresses |
| US6269027B1 (en) * | 1998-04-14 | 2001-07-31 | Honeywell, Inc. | Non-volatile storage latch |
| EP0959475A3 (en) * | 1998-05-18 | 2000-11-08 | Canon Kabushiki Kaisha | Magnetic thin film memory and recording and reproducing method and apparatus using such a memory |
| US6324103B2 (en) * | 1998-11-11 | 2001-11-27 | Hitachi, Ltd. | Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device |
| JP2000163956A (ja) * | 1998-11-24 | 2000-06-16 | Sharp Corp | 半導体記憶装置 |
| TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
| JP4371526B2 (ja) | 2000-03-24 | 2009-11-25 | キヤノンアネルバ株式会社 | イオン付着質量分析装置のイオン源 |
| DE10015193A1 (de) * | 2000-03-27 | 2001-10-25 | Infineon Technologies Ag | Hochintegrierte System-on-Chip-Systeme mit nichtflüchtigen Speichereinheiten |
| US6246634B1 (en) * | 2000-05-01 | 2001-06-12 | Silicon Storage Technology, Inc. | Integrated memory circuit having a flash memory array and at least one SRAM memory array with internal address and data bus for transfer of signals therebetween |
| DE10034083C1 (de) * | 2000-07-13 | 2002-03-14 | Infineon Technologies Ag | Halbleiterspeicher mit wahlfreiem Zugeriff mit reduziertem Signalüberkoppeln |
| US6236590B1 (en) * | 2000-07-21 | 2001-05-22 | Hewlett-Packard Company | Optimal write conductors layout for improved performance in MRAM |
| DE10043947A1 (de) * | 2000-09-06 | 2002-04-04 | Infineon Technologies Ag | Integrierte Schaltungsanordnung |
| US6314020B1 (en) * | 2000-09-29 | 2001-11-06 | Motorola, Inc. | Analog functional module using magnetoresistive memory technology |
| US6335890B1 (en) * | 2000-11-01 | 2002-01-01 | International Business Machines Corporation | Segmented write line architecture for writing magnetic random access memories |
| DE10054520C1 (de) * | 2000-11-03 | 2002-03-21 | Infineon Technologies Ag | Datenspeicher mit mehreren Bänken |
| DE10056830C2 (de) * | 2000-11-16 | 2002-10-24 | Infineon Technologies Ag | Integrierte magnetoresistive Halbleiterspeicheranordnung |
| KR100368117B1 (ko) * | 2000-12-28 | 2003-01-15 | 삼성전자 주식회사 | 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로 |
| JP2002251884A (ja) * | 2001-02-21 | 2002-09-06 | Toshiba Corp | 半導体記憶装置及びそのシステム装置 |
| US6590803B2 (en) * | 2001-03-27 | 2003-07-08 | Kabushiki Kaisha Toshiba | Magnetic memory device |
| JP2002299575A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
| DE10121182C1 (de) * | 2001-04-30 | 2002-10-17 | Infineon Technologies Ag | MRAM-Halbleiterspeicheranordnung mit redundanten Zellenfeldern |
| US6670234B2 (en) * | 2001-06-22 | 2003-12-30 | International Business Machines Corporation | Method of integrating volatile and non-volatile memory cells on the same substrate and a semiconductor memory device thereof |
| US6891742B2 (en) * | 2001-07-17 | 2005-05-10 | Sanyo Electric Co., Ltd. | Semiconductor memory device |
| US6636436B2 (en) * | 2001-10-25 | 2003-10-21 | Hewlett-Packard Development Company, L.P. | Isolation of memory cells in cross point arrays |
| US7030488B2 (en) * | 2001-10-30 | 2006-04-18 | Intel Corporation | Packaged combination memory for electronic devices |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP3874247B2 (ja) * | 2001-12-25 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6498747B1 (en) * | 2002-02-08 | 2002-12-24 | Infineon Technologies Ag | Magnetoresistive random access memory (MRAM) cross-point array with reduced parasitic effects |
| US6801471B2 (en) * | 2002-02-19 | 2004-10-05 | Infineon Technologies Ag | Fuse concept and method of operation |
| US6597598B1 (en) * | 2002-04-30 | 2003-07-22 | Hewlett-Packard Development Company, L.P. | Resistive cross point memory arrays having a charge injection differential sense amplifier |
| US6940748B2 (en) * | 2002-05-16 | 2005-09-06 | Micron Technology, Inc. | Stacked 1T-nMTJ MRAM structure |
| US6522577B1 (en) * | 2002-06-05 | 2003-02-18 | Micron Technology, Inc. | System and method for enabling chip level erasing and writing for magnetic random access memory devices |
| KR100465875B1 (ko) * | 2002-06-07 | 2005-01-13 | 삼성전자주식회사 | 내장 메모리 소자들의 패드 연결구조 |
| US6882553B2 (en) * | 2002-08-08 | 2005-04-19 | Micron Technology Inc. | Stacked columnar resistive memory structure and its method of formation and operation |
| US7084413B2 (en) * | 2002-08-08 | 2006-08-01 | Micron Technology, Inc. | Photolithographic techniques for producing angled lines |
-
2002
- 2002-06-20 JP JP2002180081A patent/JP2004023062A/ja active Pending
-
2003
- 2003-06-12 TW TW092115942A patent/TW200400621A/zh unknown
- 2003-06-17 EP EP03013745A patent/EP1376599A3/en not_active Withdrawn
- 2003-06-18 US US10/464,010 patent/US7405958B2/en not_active Expired - Fee Related
- 2003-06-19 KR KR10-2003-0039758A patent/KR20030097697A/ko not_active Application Discontinuation
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940748B2 (en) * | 2002-05-16 | 2005-09-06 | Micron Technology, Inc. | Stacked 1T-nMTJ MRAM structure |
| JP2005101123A (ja) * | 2003-09-24 | 2005-04-14 | Sony Corp | 磁気記憶装置、磁気記憶装置の書き込み方法および磁気記憶装置の製造方法 |
| JP2005236177A (ja) * | 2004-02-23 | 2005-09-02 | Renesas Technology Corp | 半導体集積回路装置および磁気メモリ装置 |
| US7672155B2 (en) | 2005-11-09 | 2010-03-02 | Samsung Electronics Co., Ltd. | Resistive memory devices including selected reference memory cells |
| US8023311B2 (en) | 2005-12-15 | 2011-09-20 | Samsung Electronics Co., Ltd. | Resistive memory devices including selected reference memory cells operating responsive to read operations |
| US8345467B2 (en) | 2005-12-15 | 2013-01-01 | Samsung Electronics Co., Ltd. | Resistive memory devices including selected reference memory cells operating responsive to read operations |
| US8339728B2 (en) | 2006-02-23 | 2012-12-25 | Samsung Electronics Co., Ltd. | Magnetic memory device using magnetic domain motion |
| US8437160B2 (en) | 2006-12-12 | 2013-05-07 | Samsung Electronics Co., Ltd. | Multi-stack memory device |
| JP2008218649A (ja) * | 2007-03-02 | 2008-09-18 | Renesas Technology Corp | 半導体装置およびその製造方法ならびに磁気メモリ素子 |
| WO2008108264A1 (ja) * | 2007-03-02 | 2008-09-12 | Renesas Technology Corp. | 半導体装置およびその製造方法ならびに磁気メモリ素子 |
| WO2009110537A1 (ja) * | 2008-03-07 | 2009-09-11 | 日本電気株式会社 | Ｍｒａｍ混載システム |
| JP5488833B2 (ja) * | 2008-03-07 | 2014-05-14 | 日本電気株式会社 | Ｍｒａｍ混載システム |
| US8619490B2 (en) | 2010-06-10 | 2013-12-31 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| JP2010283370A (ja) * | 2010-07-28 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置および磁気メモリ装置 |
| JP2013069982A (ja) * | 2011-09-26 | 2013-04-18 | Renesas Electronics Corp | 半導体記憶装置、半導体装置及び半導体記憶装置の製造方法 |
| US8934283B2 (en) | 2011-09-26 | 2015-01-13 | Renesas Electronics Corporation | Semiconductor memory device, semiconductor device and method of manufacturing semiconductor memory device |
| JP2015528620A (ja) * | 2012-08-10 | 2015-09-28 | クアルコム，インコーポレイテッド | モノリシックマルチチャネル適合可能ｓｔｔ−ｍｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
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