DE10054520C1 - Datenspeicher mit mehreren Bänken - Google Patents

Abstract

Bei einem Datenspeicher mit mehreren Bänken (BK), deren jede eine Vielzahl von Speicherzellen enthält, die eine matrixförmige Anordnung von Zeilen und Spalten mit jeweils zugeordneten Zeilenleitungen (WL) bzw. Spaltenleitungen (BL) bilden, sind die Bänke (BK) als Stapel räumlich übereinander angeordnet, derart, dass ihre zeilenparallelen Ränder, an denen sich die mit der jeweiligen Spaltenansteuereinrichtung (LV, SS) verbundenen Enden der Spaltenleitungen (BL) befinden, auf einer gemeinsamen Ebene liegen, die sich in Zeilenrichtung erstreckt und im wesentlichen orthogonal zur Spaltenrichtung ist. Die Spaltenansteuereinrichtungen (LV, SS) aller Bänke (BK) sind in Spaltenrichtung eng zueinander als Block angrenzend an oder nahe dem besagten Rand des Bankstapels angeordnet. Vorzugsweise enthalten die Bänke (BK) zerstörungsfrei auslesbare Speicherzellen, und in der Spaltenansteuereinrichtung (LV, SS) jeder Bank (z. B. BK[01]) sind jeweils mehrere Spaltenleitungen (z. B. BL[0/0]-BL [7/0]) jeweils einem gemeinsamen Leseverstärker (z. B. LV[0]) zugeordnet.

Description

Die Erfindung betrifft einen Datenspeicher mit mehreren Bänken gemäß dem Oberbegriff des Patentanspruchs 1.

Datenspeicher, die in Festkörpertechnik und für wahlfreien Zugriff ausgebildet sind (sogenannte RAMs), enthalten gewöhn­ lich mehrere "Bänke" aus jeweils einer Vielzahl von Speicher­ zellen, wobei jede Bank eine matrixförmige Anordnung von Zei­ len und Spalten mit jeweils zugeordneten Zeilen- und Spalten­ leitungen bildet. Die Zeilenleitungen einer jeden Bank sind mit einer der betreffenden Bank zugeordneten Gruppe von Zei­ lenleitungs-Treibern verbunden. Die Spaltenleitungen einer jeden Bank sind mit einer der betreffenden Bank zugeordneten Spaltenansteuereinrichtung verbunden, die unter anderem für jede Spaltenleitung einen selektiv einschaltbaren Spalten­ selektionsschalter enthält. Jede Speicherzelle einer Bank ist somit eindeutig adressierbar durch Ansteuerung einer bestimm­ ten Zeilenleitung und Einschalten eines bestimmten Spalten­ selektionsschalters.

Zum Schreiben oder zum Lesen einer Information an einer ge­ wünschten Speicherzelle wird die Zeilenleitung, welche der die betreffende Zelle enthaltenden Zeile zugeordnet ist, durch Anlegen eines bestimmten Pegels seitens eines Zeilen­ adressendecoders aktiviert, wodurch alle Zellen dieser Zeile für einen möglichen Zugriff vorbereitet werden (Zeilenadres­ sierung). Der eigentliche Zugriff erfolgt dann über denjeni­ gen Spaltenselektionsschalter, welcher der die gewünschte Speicherzelle enthaltenden Spalte zugeordnet ist und durch einen Spaltenadressendecoder eingeschaltet wird (Spalten­ adressierung). Zum Schreiben wird ein Datenwert, d. h. ein Strom- oder Spannungspegel, der die einzuschreibende Informa­ tion darstellt, an die betreffende Spaltenleitung gelegt. Zum Lesen wird der Datenwert, der in der gewählten Zelle gespeichert ist und, aufgrund der aktivierten Zeilenleitung, von dieser Speicherzelle auf die betreffende Spaltenleitung gekoppelt wird, an dieser Spaltenleitung mittels eines Lese­ verstärkers gefühlt.

Die Speicherzellen der heute üblichen dynamischen RAMs (soge­ nannte DRAMs) speichern die Information kapazitiv, d. h. in Form elektrischer Ladung, die wegen ihrer Schnellflüchtigkeit in kurzen Zeitabständen aufgefrischt werden muss und zudem beim Lesen verbraucht wird. Um den somit zerstörten Speicher­ zustand einer solchen Zelle nach dem Lesen wiederherzustel­ len, wird der gefühlte Datenwert in der Spaltenverstärkerein­ richtung zwischengespeichert ("gelatcht"), um ihn von dort einerseits wieder in die betreffende Zelle zurückzuschreiben und ihn andererseits über ein Datenleitungsnetz zu einem ge­ meinsamen bidirektionalen Datenport des Speichers zu übertra­ gen. Üblicherweise werden bei erfolgter Aktivierung einer Zeilenleitung die Datenwerte aller Speicherzellen der betref­ fenden Zeile gleichzeitig von der Spaltenverstärkereinrich­ tung abgefühlt und gelatcht, und dann werden die gelatchten Datenwerte nacheinander über das Datenleitungsnetz an den Da­ tenport des Speichers übertragen. Dieser Betrieb und die ständig notwendige Auffrischung des Speicherinhaltes erfor­ dert für jede Spalte einen eigenen Leseverstärker am Ende der betreffenden Spaltenleitung. Die sequentielle Übertragung der Datenwerte zwischen den einzelnen Leseverstärkern und dem Da­ tenleitungsnetz wird durch entsprechende sequentielle An­ steuerung der Spaltenselektionsschalter erreicht.

Durch die Aufteilung der Gesamtmenge der Speicherzellen eines RAM-Speichers in mehrere Bänke, die unabhängig voneinander betrieben werden können, lässt sich die Datenrate erhöhen. Verfügt jede Bank über eine eigene Zeilen- und Spalten-An­ steuerung, können die Bänke praktisch parallel betrieben wer­ den, um die unvermeidlichen Verzögerungen zu verstecken, die sich infolge der Entwicklungsdauer der Signale ergeben. Bei unabhängig betreibbaren Bänken kann beispielsweise ein Spaltenzugriff auf eine Bank bereits begonnen werden, während eine andere Bank noch im Stadium der Signalentwicklung für das Lesen ist. Somit können an verschiedenen Speicherzellen einzuschreibende oder ausgelesene Datenwerte in viel kürzeren Zeitabständen über das Datenleitungsnetz zum oder vom Daten­ port des Speichers übertragen werden.

Ein Problem bei einer solchen Multi-Bank-Architektur eines Speichers sind Laufzeitunterschiede infolge unterschiedlich langer Signalwege zwischen den Spaltenansteuereinrichtungen verschiedener Bänke und dem gemeinsamen Datenport. Wenn mehr als zwei Bänke vorhanden sind, ist es unvermeidlich, dass Fälle eintreten, in denen die Entfernungen vom Datenport zu zwei verschiedenen Spaltenanschlusspunkten des Datenleitungs­ netzes um mehr als das Maß einer Spaltenlänge (Länge einer Bank) oder einer Zeilenlänge (Breite einer Bank) voneinander abweichen, was zu Laufzeitunterschieden von einigen Nanose­ kunden führen kann. Bei den bisherigen Multi-Bank-Speichern muss man daher das exakte Timing von Ansteuersignalen in ent­ sprechend weitem Rahmen abstimmen. Dies geschieht häufig durch sich selbst timende Signale, d. h. man wartet, bis ein Datensignal seinen Endzustand am weitest entfernten Punkt vom Datenport erreicht hat, und beginnt erst dann mit der weite­ ren Signalabfolge. Allgemeiner ausgedrückt: zur Berücksichti­ gung der erwähnten Laufzeitunterschiede muss es einen ent­ sprechenden Spielraum in den Zyklen des Taktes geben, mit dem die Datenwerte über die gemeinsame Datenleitung getaktet wer­ den. Dies beschränkt die maximal mögliche Datenrate. Ferner ist die Schnelligkeit eines Wechsels zwischen Schreib- und Lesebetrieb beschränkt durch die absolute Signallaufzeit zwischen dem Datenport und dem fernstliegenden Spalten­ anschlusspunkt des Datenleitungsnetzes.

Ein gattungsgemäßer Datenspeicher, bei dem die Speicherzellen als Stapel räumlich übereinander angeordnet sind, ist aus der US 53 069 35 A bekannt. In der US 59 20 500 A wird weiter ein Datenspeicher mit einer ähnlichen räumlichen Anordnung von magnetischen Speicherzellen beschrieben.

Die Aufgabe der Erfindung besteht darin, einen aus mehreren Bänken bestehenden Datenspeicher so zu gestalten, dass die Unterschiede in den Leitungslängen zwischen dem gemeinsamen Datenport und verschiedenen Spaltenanschlusspunkten des Datenleitungsnetzes kleiner sind als bisher und dass die Lei­ tungslänge zwischen dem Datenport und dem fernstliegenden Spaltenanschlusspunkt kleiner ist als bisher. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angeführ­ ten Merkmale gelöst.

Demnach wird die Erfindung realisiert an einem Datenspeicher, welcher mehrere Bänke aufweist, deren jede eine Vielzahl von Speicherzellen enthält, die eine matrixförmige Anordnung von Zeilen und Spalten mit jeweils zugeordneten Zeilenleitungen bzw. Spaltenleitungen bilden, wobei die Zeilenleitungen einer jeden Bank selektiv aktivierbar sind und die Spaltenleitungen einer jeden Bank mit einer der betreffenden Bank zugeordneten Spaltenansteuereinrichtung verbunden sind, die für jede Spal­ tenleitung einen selektiv einschaltbaren Spaltenselektions­ schalter enthält, der im eingeschalteten Zustand den an der betreffenden Spaltenleitung einzuschreibenden oder ausgelese­ nen Datenwert von einem bzw. an einen zugeordneten Spalten­ anschlusspunkt eines Datenleitungsnetzes überträgt. Erfin­ dungsgemäß sind die Bänke als Stapel räumlich übereinander angeordnet, derart dass ihre zeilenparallelen Ränder, an de­ nen sich die mit der jeweiligen Spaltenansteuereinrichtung verbundenen Enden der Spaltenleitungen befinden, auf einer gemeinsamen Ebene liegen, die sich in Zeilenrichtung er­ streckt und im wesentlichen orthogonal zur Spaltenrichtung ist, und die Spaltenansteuereinrichtungen aller Bänke sind in Spaltenrichtung eng zueinander als Block angrenzend an oder nahe demjenigen Rand des Bankstapels angeordnet, an denen sich die mit den Spaltenansteuereinrichtungen verbundenen En­ den der Spaltenleitungen befinden.

Durch die erfindungsgemäße Anordnung der Speicherbänke und der Spaltenansteuereinrichtungen gelingt es auch bei Verwen­ dung von vielen Speicherbänken, die maximal in Kauf zu neh­ menden Weglängenunterschiede über das Datenleitungsnetz auf ein Maß zu reduzieren, das kaum größer ist als die halbe Zei­ lenlänge einer Bank. Auch die absolute Weglänge zwischen dem Datenport und dem fernstliegenden Spaltenanschlusspunkt wird verringert. Somit lassen sich sowohl die Datenrate während eines Schreib- oder Lesebetriebs als auch die Wechsel zwischen Schreib- und Lesebetrieb beschleunigen.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfin­ dung sind in den Unteransprüchen gekennzeichnet. Das mit der Erfindung zu lösende Problem und die Erfindung selbst werden nachstehend anhand von Zeichnungen näher erläutert.

Fig. 1 zeigt schematisch die Anordnung mehrerer Bänke eines Datenspeichers gemäß dem Stand der Technik.

Fig. 2 zeigt schematisch ein erstes Ausführungsbeispiel für den Aufbau eines mehrere Bänke enthaltenden Datenspeichers gemäß der Erfindung.

Fig. 3 zeigt schematisch ein zweites Ausführungsbeispiel für den Aufbau eines mehrere Bänke enthaltenden Datenspeichers gemäß der Erfindung.

Fig. 4 ist eine fragmentarische Darstellung eines Speichers mit magnetoresistiven Speicherzellen.

Fig. 5 zeigt einen Ausschnitt aus einem Stapel mehrerer über­ einander geschichteter Speicherbänke mit magnetoresistiven Speicherzellen.

In den Zeichnungen und im folgenden Text werden als Bezugs­ zeichen für gleichartige Elemente der Hardware jeweils glei­ che Kurzkombinationen von Großbuchstaben verwendet, denen zur näheren Identifizierung in eckigen Klammern [] Zahlen als "laufende Nummern" nachgestellt sind; befinden sich zwei durch einen Schrägstrich/getrennte Zahlen in einer Klammer, so deutet die zweite auf die Nummer der Bank, der das betref­ fende Element zugeordnet ist. In den Figuren sind aus Platz­ gründen nicht alle Exemplare einer Serie gleichartiger Elemente mit Bezugszeichen versehen.

In der Fig. 1 ist veranschaulicht, wie mehrere Speicherbänke mit den jeweils zugeordneten Ansteuereinrichtungen auf einem gemeinsamen Halbleiterchip in einer üblichen Weise gemäß dem Stand der Technik angeordnet sind. Gezeigt sind vier Speicherbänke BK[0] bis BK[3], jeweils enthaltend eine Viel­ zahl von Speicherzellen, die eine matrixförmige Anordnung von Zeilen und Spalten bilden und nahe den Orten der Überkreuzung zugeordneter Zeilen- und Spaltenleitungen sitzen. Die Speicherzellen sind aus Gründen der Übersichtlichkeit der Zeichnung nicht gezeigt, dargestellt sind nur die Zeilenlei­ tungen (Wortleitungen) WL als dicke horizontale Linien und die Spaltenleitungen (Bitleitungen) BL als dicke vertikale Linien.

Zur Vereinfachung der Abbildung ist jede der Bänke BK[0] bis BK[3] mit nur 8 Spaltenleitungen BL[0] bis BL[7] dargestellt, in der Praxis ist Anzahl der Spalten weit höher, meist in der Größenordnung von mehreren Hundert. Von den Zeilenleitungen, deren Anzahl in jeder Bank ebenfalls mehrere Hundert betragen kann, ist jeweils nur das erste Exemplar WL[0] und das letzte Exemplar WL[m] voll dargestellt. Der dazwischenliegende Ab­ schnitt der jeweiligen Bank ist durch gestrichelte Linien­ führung lediglich angedeutet und maßstäblich sehr verkürzt gezeichnet.

Die in der Fig. 1 gezeigte Beschaltung der Bänke ist dieje­ nige eines üblichen, kapazitiv speichernden DRAMs. Jede Spal­ tenleitung BL einer jeden Bank BK ist direkt mit einem eige­ nen Leseverstärker LV verbunden. An jeder Bank BK ist ferner für jede Zeilenleitung WL eine Treiberschaltung (Wortlei­ tungs-Treiber) WT vorgesehen, die bei Adressierung durch ei­ nen (nicht gezeigten) Zeilen-Adressendecoder ein Akti­ vierungspotential an die betreffende Zeilenleitung legt, um alle Speicherzellen, die dieser Zeilenleitung zugeordnet sind, für die Durchführung einer Schreib- oder Leseoperation zu konditionieren.

Zum Lesen wird der Ladezustand der Speicherkapazität einer jeden so konditionierten Zelle über die betreffende Spalten­ leitung BL mittels des zugeordneten Leseverstärkers LV als Datenwert gefühlt, regeneriert und in die Zelle zurückge­ schrieben. Dabei bleibt der regenerierte Datenwert im Lese­ verstärker LV gelatcht und kann durch Leitendmachung eines zugeordneten Spaltenselektionsschalters SS zu einem zugeord­ neten Spaltenanschlusspunkt SP an einer der betreffenden Bank BK zugeordnete "lokalen" Datenleitung LD gekoppelt werden. Jede lokale Datenleitung LD ist über einen Datenleitungs­ schalter DS mit einer "Haupt"-Datenleitung HD verbunden, die zum bidirektionalen Eingangs-Ausgangs-Datenport E/A führt, der allen Datenbänken BK des Speichers gemeinsam ist.

Zum Schreiben an einer Bank BK wird der in eine Speicherzelle einzuschreibende Datenwert von der zugeordneten lokalen Da­ tenleitung LD über den der betreffenden Spalte zugeordneten Spaltenselektionsschalter SS in den zugehörigen Leseverstär­ ker LV gekoppelt, dessen Latch sich daraufhin auf diesen Da­ tenwert einstellt. Hierdurch wird auch der Ladezustand der Zelle entsprechend dem besagten Datenwert eingestellt.

Die Spaltenselektionsschalter SS und die Datenleitungsschal­ ter DS sind schematisch als Feldeffekttransistoren gezeigt, deren Source-Drain-Strecken (Kanäle) die Schaltstrecken bil­ den und deren Gateelektroden die Steuersignale zur Leitend­ machung und Sperrung der Schaltstrecken empfangen. Die Spal­ tenselektionsschalter SS an jeder Bank BK sind einzeln durch Spaltenauswahlsignale von einem (nicht gezeigten) Spalten- Adressendecoder steuerbar, und die Datenleitungsschalter DS sind einzeln durch Bankauswahlsignale von einem Bank-Adres­ sendecoder (nicht gezeigt) steuerbar.

Die einer Bank BK zugeordneten Leseverstärker LV[0]-LV[7] und Spaltenselektionsschalter SS[0]-SS[7] bilden zusammen die "Spaltenansteuereinrichtung" der betreffenden Bank. Die Spal­ tenansteuereinrichtungen sind auf dem Chip längs den zeilen­ parallelen Rändern der Bänke BK angeordnet. Im dargestellten Fall sind alle Elemente LV, SS der Spaltenansteuereinrichtung einer Bank auf der selben Seite der Bank untergebracht; in vielen praktischen Fällen sind die Elemente jedoch auf beide Seiten verteilt, von Spalte zu Spalte abwechselnd.

Der Zugriff auf eine Speicherzelle einer Bank BK erfolgt durch Aktivierung der betreffenden Wortleitung WL mittels des zugehörigen Wortleitungstreibers WT und anschließendes Durch­ schalten jeweils zweier Schalter, nämlich des betreffenden Spaltenselektionsschalters SS und des Datenleitungsschalters DS, der die lokale Datenleitung LD der betreffenden Bank mit der Hauptdatenleitung HD verbindet. Jeder Schreib- oder Lese­ vorgang benötigt eine gewisse Zeit für die Entwicklung und Abrufung der den Datenwerten entsprechenden Signale in den Leseverstärkern LV. Somit können Zugriffe an ein und dersel­ ben Bank nicht beliebig schnell aufeinanderfolgen, d. h. die Datenrate an jeder einzelnen ist durch die Entwicklungszeit der Signale begrenzt. Die Bänke lassen sich jedoch parallel betreiben, so dass es bei Vorhandensein von k Bänken theore­ tisch möglich ist, Daten am Datenport E/A mit dem k-fachen der an den einzelnen Bänken möglichen Datenrate ein- und aus­ zugeben, bis hin zu der Obergrenze, die durch die höchstzu­ lässige Taktfrequenz im Datenport und in den angeschlossenen Verarbeitungsschaltungen bestimmt ist. In der Praxis gibt es jedoch eine zusätzliche Einschränkung infolge der Signallauf­ zeiten in dem Datenleitungsnetz, das aus den lokalen Daten­ leitungen LD und der Hauptdatenleitung HD besteht, wie nach­ stehend erläutert.

Wie aus der Fig. 1 ersichtlich, setzt sich die Länge des Lei­ tungsweges zwischen einem Leseverstärker LV und dem Datenport E/A aus zwei Abschnitten zusammen: erstens dem in Zeilenrich­ tung laufenden Abschnitt der lokalen Datenleitung LD, der zwischen dem Spaltenanschlusspunkt SP und dem betreffenden Datenleitungsschalter DS liegt, und zweitens dem in Spalten­ richtung verlaufenden Abschnitt der Hauptdatenleitung HD, der zwischen diesem Datenleitungsschalter DS und dem Datenport E/A liegt. Je nach Lage der Bank BK und je nach Lage des Le­ severstärkers LV und des Spaltenanschlusspunktes SP in der zugehörigen Spaltenansteuereinrichtung ist dieser Gesamt-Lei­ tungsweg länger oder kürzer. Dies führt zu Laufzeitunter­ schieden, die einen entsprechenden zeitlichen Spielraum er­ fordern, der die Datenrate zwangsläufig vermindert.

Die Weglängenunterschiede in Zeilenrichtung über die lokalen Datenleitungen LD lassen sich höchstens bis auf die Hälfte des Abstandes zwischen den beiden randnächsten Leseverstär­ kern LV einer Bank BK vermindern, indem man die Hauptdaten­ leitung HD und die Anschlussstelle des zugehörigen Datenlei­ tungsschalters DS in der Mitte der Bankbreite anordnet. Die Weglängenunterschiede in Spaltenrichtung über die Hauptdaten­ leitung HD lassen sich, sofern der Speicher mehr als zwei Bänke enthält, nur bis auf die Hälfte des Abstandes zwischen den randnächsten Spaltenansteuereinrichtungen der gesamten Bankanordnung reduzieren, indem man den Anschlusspunkt für den Datenport E/A in der Mitte zwischen den randnächsten Spaltenansteuereinrichtungen anordnet. In diesem Fall beträgt der maximale Weglängenunterschied in Spaltenrichtung über die Hauptdatenleitung HD eine ganze oder mehr Spaltenlängen, je nach Anzahl der Bänke. Würde man die Bänke in Zeilenrichtung nebeneinander anordnen, wäre praktisch nichts zu gewinnen: in diesem Fall würden die maximalen Weglängenunterschiede in Spaltenrichtung zwar geringer, in Zeilenrichtung jedoch umso größer.

Eine Lösung des vorstehend geschilderten Problems gelingt mit der erfindungsgemäßen gestapelten Anordnung der Bänke und Zu­ sammenlegung der Spaltenansteuereinrichtungen aller Bänke in einem Block, wie es die Fig. 2 und 3 an zwei Ausführungs­ beispielen zeigen.

In den Fig. 2 und 3 sind Elemente, die funktionell einzel­ nen Elementen der Anordnung nach Fig. 1 entsprechen, mit den gleichen Bezugzeichen wie dort versehen. Der erfindungsgemäße Datenspeicher nach Fig. 2 oder 3 enthält ebenfalls vier Bänke BK[0] bis BK[3] mit jeweils acht Spaltenleitungen BL[0] bis BL[7] und einer Vielzahl von Zeilenleitungen WL[0] bis WL[m]. Im Unterschied zur Fig. 1 sind die Bänke BK jedoch nicht in einer einzigen Ebene und in Spaltenrichtung nebeneinanderlie­ gend mit jeweils dazwischenliegenden Spaltenansteuereinrich­ tungen angeordnet. Vielmehr liegen die Bänke BK in mehreren Ebenen deckungsgleich übereinander, derart, dass ihre zeilen­ parallelen Ränder, an denen sich die mit den Spaltenansteuer­ einrichtungen verbundenen Enden der Spaltenleitungen BL be­ finden, längs einer gemeinsamen Ebene verlaufen, die sich zum einen in Zeilenrichtung erstreckt und zum anderen im wesent­ lichen orthogonal zur Spaltenrichtung ist. In den Fig. 2 und 3 ist der Stapel der Bänke BK[0] bis BK[3] perspektivisch aus schräger Ansicht und in Richtung der Stapelhöhe auseinan­ dergezogen dargestellt, so dass alle Bänke zumindest teil­ weise sichtbar sind.

Im folgenden sei zunächst die Ausführungsform nach Fig. 2 be­ schrieben, die ein kapazitiv speicherndes DRAM darstellt. Hier ist jede Speicherbank BK für sich genau so ausgebildet und wird genau so betrieben, wie es in Verbindung mit Fig. 1 beschrieben wurde, so dass sich eine nochmalige Erläuterung erübrigt. Anders als in Fig. 1 ist nur die räumliche Anord­ nung der Ansteuerschaltungen und der Datenleitungen.

Die Wortleitungstreiber WT jeder Bank BK zur Zeilenauswahl sind alle längs eines spaltenparallelen Randes (links in der Zeichnung) angeordnet, sie sind im dargestellten Fall alle in der gleichen Ebene wie die erste (unterste) Bank BK[0] integriert, und zwar in vier nebeneinander liegenden spalten­ parallelen Reihen: eine dem Bankstapel nächstliegende erste Reihe WT[0/0]-WT[m/0] für die erste Bank BK[0], dann eine zweite Reihe WT[0/1]-WT[m/1] für die zweite Bank BK[1], eine dritte Reihe WT[0/2]-WT[m/2] für die dritte Bank BK[2] und eine vierte Reihe WT[0/3]-WT[m/3] für die vierte Bank BK[3].

In ähnlicher Weise sind die Spaltenansteuereinrichtungen LV, SS für den Spaltenzugriff längs eines zeilenparallelen Randes (oben in der Zeichnung) angeordnet, sie sind im dargestellten Fall alle in der gleichen Ebene wie die erste (unterste) Bank BK[0] integriert und bilden vier direkt nebeneinander lie­ gende zeilenparallele Reihen von Leseverstärkern LV und Spal­ tenselektionsschaltern SS: eine dem Bankstapel nächstliegende erste Reihe mit den Leseverstärkern LV[0/0]-LV[7/0] und den Schaltern SS[0/0]-SS[7/0] für die Bank BK[0], dann folgen eine zweite Reihe mit den Leseverstärkern LV[0/1]-LV[7/1] und den Schaltern SS[0/1]-SS[7/1] für die Bank BK[1], eine dritte Reihe mit den Leseverstärkern LV[0/2]-LV[7/2] und den Schal­ tern SS[0/2]-SS[7/2] für die Bank BK[2] und eine vierte Reihe mit den Leseverstärkern LV[0/3]-LV[7/3] und den Schaltern SS[0/3]-SS[7/3] für die Bank BK[3]. Jede lokale Datenleitung LD läuft in Zeilenrichtung unmittelbar neben den zugehörigen Spaltenselektionsschaltern SS; sie ist einerseits über Spal­ tenanschlusspunkte SP mit allen Spaltenselektionsschaltern der betreffenden Bank BK und andererseits über den der betreffenden Bank zugeordneten Datenleitungsschalter DS mit der Hauptdatenleitung HD verbunden, vorzugsweise jeweils nahe der (in Zeilenrichtung gemessenen) Mitte der jeweiligen Spal­ tenansteuereinrichtung, wo im gezeigten Fall die Hauptdaten­ leitung HD verläuft.

Man erkennt, dass dank dieser Anordnung der maximale Weglän­ genunterschied in Spaltenrichtung zwischen dem Datenport E/A und verschiedenen Exemplaren der Leseverstärker LV nur gleich der in Spaltenrichtung gemessenen Entfernung zwischen der dem Bankstapel nächstliegenden lokalen Datenleitung LD[0] und der dem Bankstapel fernstliegenden lokalen Datenleitung LD[3] ist. Diese Entfernung ist abhängig von der in Spaltenrichtung gemessenen Baulänge der aus einem Leseverstärker LV und einem Spaltenselektionsschalter SS bestehenden Einheit und abhängig von der Anzahl der Spaltenansteuereinrichtungen bzw. Bänke BK. Da diese Baulänge sehr viel geringer ist als die Spalten­ länge der Bänke, ergibt sich hinsichtlich des Weglängenunter­ schiedes eine wesentliche Verbesserung gegenüber dem Stand der Technik nach Fig. 1.

Diese Verbesserung kann noch gesteigert werden, wenn man in den Bänken Speicherzellen verwendet, deren Speicherinhalt nicht schnellflüchtig ist und zudem beim Lesen nicht zerstört wird, so dass weder eine ständige Auffrischung des Speichers noch das Zurückschreiben eines gelesenen Datenwertes erfor­ derlich ist. Bei Speichern dieser Art kann man jeweils einen Leseverstärker mehreren Spaltenleitungen zuordnen, so dass man mit einer geringeren Anzahl an Leseverstärkern auskommt. So ist es möglich, die in Spaltenrichtung gemessene Gesamt­ ausdehnung mehrerer zusammengelegter Spaltenansteuereinrich­ tungen, also deren "Integrationslänge in Spaltenrichtung" zu reduzieren. Von dieser Möglichkeit macht das in Fig. 3 ge­ zeigte Ausführungsbeispiel der Erfindung Gebrauch.

Die Anordnung nach Fig. 3 unterscheidet sich von der Anord­ nung nach Fig. 2 dadurch, dass die übereinander gestapelten Bänke BK zerstörungsfrei lesbare Speicherbänke sind (was in der Figur nicht erkennbar ist) und dass die am zeilenparalle­ len Rand des Stapels zusammengefassten Spaltenansteuerein­ richtungen etwas anders ausgebildet sind. Die Spaltenan­ steuereinrichtungen sind wie im Falle der Fig. 2 auf dem Chip in der gleichen Ebene integriert wie die unterste Bank BK[0] des Stapels, und jede Spaltenansteuereinrichtung enthält eine der Spaltenzahl entsprechende Anzahl von Spaltenselektions­ schaltern SS, deren jeder an einen zugehörigen Spaltenan­ schlusspunkt SP der zugeordneten lokalen Datenleitung LD an­ geschlossen ist und die einzeln durch den (nicht gezeigten) Spalten-Adressendecoder ansteuerbar sind. Anders als im Falle 5 der Fig. 2 ist die andere Seite jedes dieser Schalter SS je­ doch direkt mit der zugeordneten Spaltenleitung BL verbunden, und für jede Bank BK ist nur ein Leseverstärker LV vorgesehen.

Im einzelnen bilden die Spaltenselektionsschalter SS[0/0]- SS[7/0] der ersten Bank BK[0] eine dem Bankstapel nächstlie­ gende zeilenparallele Reihe. Dann folgen, mit zunehmender Entfernung vom Bankstapel, die lokale Datenleitung LD[0] für die erste Bank, die Reihe der Spaltenselektionsschalter SS[0/1]-SS[7/1] für die zweite Bank BK[1], usw., bis zur lo­ kalen Datenleitung LD[3] für die vierte Bank BK[3]. Jede der lokalen Datenleitungen LD[0]-LD[3] ist mit einem zugeordneten Exemplar von vier Leseverstärkern LV[0]-LV[3] verbunden, die in einer zeilenparallelen Reihe angeordnet sind und über je­ weils einen der vier Datenleitungsschalter DS[0]-DS[3] mit der Hauptdatenleitung HD verbunden sind, welche zum Datenport E/A führt.

Man erkennt, dass im Falle der Fig. 3 die Weglängenunter­ schiede zwischen dem Datenport E/A und verschiedenen Lesever­ stärkern LV in Spaltenrichtung praktisch gleich null sind und in Zeilenrichtung maximal gleich der Hälfte der Länge der Le­ severstärker-Reihe LV[0]-LV[3] sind, wenn die Verzweigung der Hauptdatenleitung HD symmetrisch zur Mitte dieser Reihe ist, wie in Fig. 3 gezeigt. Ohne Einbuße dieses Vorteils kann man auch, insbesondere bei hoher Spaltenzahl, mehr als einen Le­ severstärker pro Bank vorsehen, jeweils einen für eine Gruppe von Spalten der betreffenden Bank. Vorzugsweise sind die An­ zahlen von Spaltenleitungen, die jeweils einem Leseverstärker zugeordnet sind, so bemessen, dass die Gesamtmenge der Lese­ verstärker aller Bänke als eine sich in Zeilenrichtung erstreckende Reihe angeordnet werden kann, die nicht länger ist als eine Zeilenlänge. Die bisher übliche, in Zeilenrich­ tung gemessene Baubreite von Leseverstärkern ist aus Layout­ gründen höchstens gleich dem Spaltenabstand. Wenn man also jedem Leseverstärker z. B. so viele Spaltenleitungen zuordnet, wie Bänke im Stapel vorhanden sind, finden die Leseverstär­ ker, auch in ihrer herkömmlicher Bauform, alle in einer Reihe entlang dem zeilenparallelen Rand des Bankstapels Platz.

In bevorzugter Ausführungsform der Erfindung werden für die zerstörungsfrei auslesbaren Speicherbänke magnetoresistive Speicherzellen verwendet. Solche Zellen sind zur Realisierung magnetoresistiver nichtflüchtiger RAMs (sogenannte MRAMs) an sich bekannt, ihr prinzipieller Aufbau und ihre Funktions­ weise werden daher im folgenden nur kurz anhand der Fig. 4 beschrieben.

Die Fig. 4 zeigt perspektivisch einen kleinen, nur zwei magnetoresistive Speicherzellen MZ[1] und MZ[2] enthaltenden Ausschnitt einer MRAM-Speichermatrix. Jede Zelle besteht aus drei Schichten: einer oberen Schicht 11 aus hartmagnetischem Material, einer sehr dünnen mittleren Schicht 12 aus Isolier­ material wie z. B. einem Oxid (Tunnelschicht) von nur wenigen Atomlagen und einer unteren Schicht 13 aus weichmagnetischem Material. Die Hartmagnetschichten 11 der beiden gezeigten Zellen kontaktierten eine gemeinsame Zeilenleitung WL, und die Weichmagnetschichten kontaktieren jeweils eine zugeord­ nete Spaltenleitung BL[1] bzw. BL[2]. Die Hartmagnetschichten 11 aller Zellen der Matrix sind permanent in einer durch den Pfeil P angedeuteten Richtung magnetisiert. Die Weichmagnet­ schichten 13 können wahlweise in die Richtung des Pfeils P oder in entgegengesetzte Richtung ummagnetisiert werden.

Die in einer MRAM-Zelle MZ gespeicherte Information ist be­ stimmt durch die Magnetisierungsrichtung der Hartmagnet­ schicht 11 relativ zur Magnetisierungsrichtung der Weich­ magnetschicht 13. Bei parallelgerichteter Magnetisierung, wie durch die gleichgerichteten Pfeile an der Zelle MZ[1] in Fig. 4 gezeigt, ist der ohmsche Widerstand über die Tunnelschicht 12 niedrig. Bei antiparalleler Magnetisierung, wie durch die entgegengesetzt gerichteten Pfeile an der Zelle MZ[2] ge­ zeigt, ist der Widerstand über die Tunnelschicht 12 wesent­ lich höher. Somit kann die Information durch Fühlen des je­ weiligen Widerstandswertes ausgelesen werden.

Zum Schreiben wird ein Strom in der Größenordnung von 1 bis 2 mA in der Zeilenleitung WL und in der Spaltenleitung BL der betreffenden Zelle MZ benötigt. Die Überlagerung der Magnet­ felder dieser Ströme magnetisiert je nach deren Polarität, die durch die einzuschreibende Information bestimmt wird, die Weichmagnetschicht 13 in der einen oder der anderen Richtung, wodurch die Information gespeichert wird. Zum Auslesen einer Zelle MZ wird zwischen die der Zelle zugeordneten Spalten- und Bitleitungen eine Spannung von z. B. 0,5 V gelegt, und der fließende Strom wird gemessen.

Die selektive Ansteuerung der MRAM-Speicherzellen in mehreren Bänken kann mittels der in Fig. 3 gezeigten Anordnung von Zeilenleitungs-Treibern NT, Spaltenselektionsschaltern SS und Leseverstärkern LV erfolgen. Der Schreibstrom für eine Zei­ lenleitung WL kann über den betreffenden Treiber NT angelegt werden. Der Schreibstrom für die Spaltenleitungen BL kann über den betreffenden Spaltenselektionsschalter SS vom jewei­ ligen Leseverstärker LV entsprechend dem einzuschreibenden Datenwert angelegt werden, der an der Hauptdatenleitung HD empfangen wird. Die für den Schreibbetrieb notwendigen Strom­ rückleitungen und Rückleitungsschalter sind in Fig. 3 nicht gezeigt.

Die Potentialdifferenz für die MRAM-Lesespannung kann erzeugt werden, indem an die ausgewählte Zeilenleitung WL das erste Potential vom zugehörigen Treiber WT gelegt wird, während an die ausgewählte Spaltenleitung BL über den zugeordneten Spal­ tenselektionsschalter SS das zweite Potential vom angeschlos­ senen Leseverstärker LV gelegt wird, der so ausgebildet ist, dass er auf den Wert des fließenden Stroms anspricht, um ei­ nen entsprechenden Datenwert an die Hauptdatenleitung HD zu legen.

Bei dem in den Fig. 2 und 3 gezeigten Bankstapel sind die Speicherbänke selbständige Einheiten, d. h. jede Bank enthält ihre eigenen Zeilen- und Spaltenleitungen zur Auswahl der Speicherzellen. Man benötigt in diesem Fall also 2k Metalli­ sierungsebenen für die Auswahlleitungen, wenn k die Anzahl der Bänke ist. Der Stapel kann aber auch derart ausgebildet werden, dass sich benachbarte Bänke abwechselnd die Zeilen­ leitungen und die Spaltenleitungen teilen. Die erforderliche Anzahl an Metallisierungsebenen ist dann geringer. Ein sol­ cher Aufbau, wie er besonders einfach mit MRAM-Speicherbänken realisiert werden kann, ist in der Fig. 5 veranschaulicht.

Die Fig. 5 zeigt perspektivisch einen kleinen Ausschnitt aus einem Stapel von fünf MRAM-Speicherbänken BK[0] bis BK[4], deren jede eine Matrix von MRAM-Zellen MZ enthält, wie sie in Fig. 4 dargestellt sind und anhand dieser Figur beschrieben wurden. Der in Fig. 5 abgebildete Ausschnitt zeigt nur je­ weils eine MRAM-Zelle MZ aus jeder Bank.

Die erste, unterste Bank BK[0] des Stapels nach Fig. 5 hat ihre eigenen Spaltenleitungen BL in einer ersten Metalli­ sierungsebene E0 unterhalb der Zellen dieser Bank. Über die Zellen der ersten Bank BK[0] verlaufen in einer zweiten Me­ tallisierungsebene E1 Zeilenleitungen WL, die sowohl für die für diese Bank BK[0] als auch für die zweite Bank BK[1] zu­ ständig sind und auf denen die Zellen der zweiten Bank BK[1] sitzen.

Über die Zellen der zweiten Bank BK[1] verlaufen in einer dritten Metallisierungsebene E2 Spaltenleitungen BL, die so­ wohl für die für diese Bank BK[1] als auch für die dritte Bank BK[2] zuständig sind und auf denen die Zellen der drit­ ten Bank BK[2] sitzen. Über die Zellen der dritten Bank BK[2] verlaufen in einer vierten Metallisierungsebene E3 Zeilenlei­ tungen WL, die sowohl für die für diese Bank BK[2] als auch für die vierte Bank BK[3] zuständig sind und auf denen die Zellen der vierten Bank BK[3] sitzen.

Über die Zellen der vierten Bank BK[3] verlaufen in einer fünften Metallisierungsebene E4 Spaltenleitungen BL, die sowohl für die für diese Bank BK[3] als auch für die fünfte Bank BK[4] zuständig sind und auf denen die Zellen der fünf­ ten Bank BK[4] sitzen. Über die Zellen der fünften Bank BK[4] verlaufen in einer sechsten Metallisierungsebene E5 Zeilen­ leitungen WL, die nur für diese Bank BK[2] zuständig sind.

Man sieht, dass bei einem Stapel des in Fig. 5 gezeigten Auf­ baus für die Auswahlleitungen (Spalten- und Zeilenleitungen) nur k + 1 Metallisierungsebenen erforderlich sind, wenn k die Anzahl der Bänke ist. Dies bedeutet eine große Einsparung ge­ genüber den in den Fig. 2 und 3 gezeigten Fällen und somit eine beträchtliche Verminderung des Aufwandes bei der Her­ stellung gestapelter Speicherbänke. Allerdings muss in Kauf genommen werden, dass direkt benachbarte Bänke nicht mehr vollständig getrennt und unabhängig voneinander betrieben werden können. Durch geschickte Organisation der Ansteuer­ folge kann man jedoch genügend viele Parallelzugriffe veran­ stalten, um die mit der Erfindung erzielbare Verbesserung der Datenrate voll auszuschöpfen.

Die Erfindung ist natürlich nicht beschränkt auf die vorste­ hend beschriebenen und in den Fig. 2 bis 5 veranschaulich­ ten Ausführungsformen, bei denen es sich nur um Beispiele handelt. Im Rahmen des Erfindungsgedankens sind auch Abwand­ lungen und weitere Varianten möglich. So können gewünschten­ falls nicht nur die Bänke BK allein, sondern auch die An­ steuerschaltungen oder Elemente derselben (insbesondere die Leseverstärker LV, die Spaltenselektionsschalter SS und auch die lokalen Datenleitungen LD mit den Datenleitungsschaltern DS) in die Stapelung einbezogen werden, um die Weglängen­ unterschiede in Spaltenrichtung des Datenleitungsnetzes noch weiter zu vermindern. Statt mit den anhand der Fig. 4 und 5 beschriebenen MRAM-Bänken als zerstörungsfrei lesbaren Speichern kann die Erfindung auch bei anderen statischen RAMs vorteilhaft angewendet werden.

Bezugszeichenliste

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hartmagnetische Schicht

12

Tunnelschicht

13

weichmagnetische Schicht
BK Speicherbänke
BL Spaltenleitungen
DL Datenleitungsschalter
E0-E5 Metallisierungsebenen
E/A Datenport
HD Hauptdatenleitung
LD lokale Datenleitungen
LV Leseverstärker
MZ magnetoresistive Speicherzelle
SP Spaltenanschlusspunkte an LD
SS Spaltenselektionsschalter
WL Zeilenleitungen
WT Zeilenleitungstreiber

Claims (5)

1. Datenspeicher mit mehreren Bänken (BK), deren jede eine Vielzahl von Speicherzellen enthält, die eine matrixförmige Anordnung von Zeilen und Spalten mit jeweils zugeordneten Zeilenleitungen (WL) bzw. Spaltenleitungen (BL) bilden, wobei die Zeilenleitungen (WL) einer jeden Bank (BK) selektiv aktivierbar sind und die Spaltenleitungen (BL) einer jeden Bank (BK) mit einer der betreffenden Bank zugeordneten Spal­ tenansteuereinrichtung (LV, SS) verbunden sind, die für jede Spaltenleitung (BL) einen selektiv einschaltbaren Spaltense­ lektionsschalter (SS) enthält, der im eingeschalteten Zustand den an der betreffenden Spaltenleitung (BL) einzuschreibenden oder ausgelesenen Datenwert von einem bzw. an einen zugeord­ neten Spaltenanschlusspunkt (SP) eines Datenleitungsnetzes (HD, LD) überträgt, dadurch gekennzeichnet,
dass die Bänke (BK) als Stapel räumlich übereinander angeord­ net sind, derart dass ihre zeilenparallelen Ränder, an denen sich die mit der jeweiligen Spaltenansteuereinrichtung (LV, SS) verbundenen Enden der Spaltenleitungen (BL) befinden, auf einer gemeinsamen Ebene liegen, die sich in Zeilenrichtung erstreckt und im wesentlichen orthogonal zur Spaltenrichtung ist,
und dass die Spaltenansteuereinrichtungen (LV, SS) aller Bänke (BK) in Spaltenrichtung eng zueinander als Block an­ grenzend an oder nahe demjenigen Rand des Bankstapels ange­ ordnet sind, an dem sich die mit den Spaltenansteuerein­ richtungen (LV, SS) verbundenen Enden der Spaltenleitungen (BL) befinden.

2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzellen zerstörungsfrei lesbare Speicherzel­ len sind und dass an jeder Bank (z. B. BK[0]) jeweils mehrere Spalten­ leitungen (z. B. BL[0/0]-BL[7/0]) jeweils einem gemeinsamen Leseverstärker (z. B. LV[0]) in der betreffenden Spalten­ ansteuereinrichtung (LV, SS) zugeordnet sind, wobei zwischen jeder Spaltenleitung und dem zugeordneten Leseverstärker je­ weils ein Exemplar der Spaltenselektionsschalter (z. B. SS[0/0]-SS[7/0]) eingefügt ist.

3. Datenspeicher nach Anspruch 2, dadurch gekennzeichnet,
dass die Anzahlen von Spaltenleitungen (z. B. BL[0/0]- BL[7/0]), die jeweils einem Leseverstärker (z. B. LV[0]) zuge­ ordnet sind, so bemessen sind, dass die Gesamtmenge aller Le­ severstärker (LV[0]-LV[3]) als eine sich in Zeilenrichtung erstreckende Reihe angeordnet werden kann, die nicht länger ist als eine Zeilenlänge,
und dass alle Leseverstärker (LV[0]-LV[3]) nebeneinander ent­ lang dem Rand des Bankstapels angeordnet sind.

4. Datenspeicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Speicherzellen magnetoresistive Speicherzellen (MZ) sind.

5. Datenspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass benachbarten Bänken (BK) im Sta­ pel jeweils die selben Zeilenleitungen (WL) oder Spaltenlei­ tungen (BL) zugeordnet sind, wobei die Ebenen (E1, E3, E5) der Zeilenleitungen (WL) mit den Ebenen (E0, E2, E4) der Spaltenleitungen (BL) im Stapel abwechseln.