DE2431079B2 - Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen - Google Patents

Dynamischer Halbleiterspeicher mit Zwei-Transistor-Speicherelementen

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Description

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß die erste leitfähige Schicht (54) potentialmäßig mit dem Halbleiterkörper (50) verbunden ist.
10. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bitleitungen (BO, B\) als Dotierungsstreifen im Halbleiterkörper (50) angeordnet sind.
11. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wortleitungen (WL) als — vorzugsweise orthogonal zu den Bitleitungen verlaufende — Metallisierungsstreifen (55) ausgebildet sind.
12. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Bitleitungen (BO, Bi) gleichzeitig die Drain-Zonen und die Wortleitungen (WL)d\e Gate-Metallisierungen (55) der Schreib/Lese-Feldeffekttransistoren sind.
65 Die Erfindung bezieht sich auf einen dynamischen Halbleiterspeicher der im Oberbegriff des Patentanspruchs 1 genannten Art.
Bei der Entwicklung von Speichern für z. B. elektronische Datenverarbeitungsanlagen ist man seit jeher bestrebt, die Kosten pro Speicherstelle (Kosten pro Bit) zu verringern. Bei integrierten Halbleiterspeichern geht man aus diesem Grund den Weg, möglichst viele Speicherstellen auf einem Halbleiterplättchen unterzubringen, d. h. eine möglichst hohe Packungsdichte zu erhalten. In gleicher Richtung wirken aber auch Bestrebungen, pro Speicherstelle möglichst wenig Bauelemente vorsehen zu müssen. Gegenüber üblichen und meist nach dem Flip-Flop-Prinzip aufgebauten statischen Speichern kommen sogenannte dynamische Speicher in der Regel mit erheblich weniger Bauelementen pro Speicherzelle aus. Zwar erfordern derartige dynamische Speicherzellen zur Aufrechterhaltung ihres jeweiligen Speicherzustandes besondere Maßnahmen zur Regenerierung bzw. Auffrischung der Speicherinformation, wobei die entsprechenden elektrischen
Einrichtungen jedoch nicht für jede einzelne Speicherzelle gesondert vorgesehen werden müssen. Die vorliegende Erfindung befaßt sich mit derartigen dynamischen Speichern.
Aus der US-Patentschrift 33 87 286 ist ein dynamischer Halbleiterspeicher bekannt, dessin Speicherzellen mit einem Minimum an Bauelementen aufgebaut sind. Es handelt sich hierbei um sogenannte Ein-Transistor-Speicherzellen, bei denen als Speicherelement ledigüch ein Speicherkondensator vorgesehen ist, der über einen Schreib/Leit-Feldeffekttransistor vom Isolierschichttyp zugänglich ist Das prinzipielle elektrische Schaltbild einer solchen Ein-Transistor-Speicherzelle ist in Fig. IA dargestellt, je nach dem Speicherzustand ist der Speicherkondensator Cs aufgeladen oder weitgehend entladen. Zum Einschreiben, Auslesen bzw. Regenerieren der Speicherinformation wird der Schreib/Lese-FET über das Potential der Wortleitung WL leitend gemacht, so daß sich z. B. beim Auslesen der Speicherinformation ein Ladungsausgleicn zwischen der Speicherkapazität Cs und der Kapazität Cb der Bitleitung BL einstellt. Das sich jeweils entsprechend dem Speicherinhalt auf der Bitleitung einstellende Potential wird dann über den Leseverstärker 1 festgestellt. Da ein solcher Lesevorgang nicht zerstörungsfrei ist, muß im Anschluß daran die Speicherinformation sogleich wieder eingeschrieben werden.
Verbesserungswürdig bei solchen Ein-Tra isistor-Speicherzellen ist jedoch das mit dem Auslesen der Speicherinformation zusammenhängende elektrische Verhalten. Es ist beispielsweise ersichtlich, daß bei ei^.er Messung der Bitleitungsspannung gegen ein festes Bezugspotential, z. B. gegen Massepotential in F i g. 1A, unvermeidlich auftretende Störsignale nicht kompensiert werden.
Zur Vermeidung dieses Nachteils ist es aus der DE-OS 2148 896 bekannt, die Anordnung von EinTransistor-Speicherzellen in der in Fig. IB dargestellten Weise vorzunehmen. Dort ist mit jedem der beiden Eingänge des Leseverstärkers 11 eine Bitleitung Ba bzw. Bb verbunden. Beide Bitleitungen führen jeweils zu Speicherfeldern A bzw. B aus Ein-Transistor-Speicherzellen. Die Speicherzellen des Speicherfeldes A sind dabei über die Wortleitungen WA ι... WA ν zugänglich. Entsprechendes gilt für die Speicherzellen des Speicherfelds B. Eine weitgehende Kompensation der genannten Störeinflüsse wird bei der genannten Anordnung dadurch erreicht, daß zum Erhalt eines Diffe: enzsignals am Eingang des Leseverstärkers 11 gleichzeitig mit der Auswahl einer Speicherzelle in einem Speicherfeld ein mit der jeweils anderen Bitleitung verbundenes sogenanntes Blindspeicherelement CR adressiert wird, das in seinem Aufbau einem regulären Speicherelement gleicht. Zum Beispiel wird gleichzeitig mit einer der Wortleitungen für das A-FeId die dem Blindspeicherelement an der zum ß-Feld führenden Bitleitung zugeordnete wortieitung WAr ausgewählt. Es ist festzustellen, daß vor jedem Auslesevorgang die Bitleitungen und die damit verbundenen Blindspeicherelemente, d. h. die Kondensatoren Cr, auf ein festes Bezugspotential aufgeladen werden, wobei ein Ausgleich der Bitleitungspotentiale über einen zwischen den Eingangknoten im Leseverstärker-Flipflop liegenden Quertransistor erfolgt (vgl. auch z. B. Electronics vom 13. September 1973, Seiten 116 bis 121, insbesondere Seite 119, Fig. 7). Mithin enthalten die Blindspeicherelemente im Gegensatz zu den eigentlichen Speicherelementen einen jeweils festen Ladungsbetrag. Eine mit der beschriebenen Anordnung vergleichbare Speicheranordnung ist ferner aus der US-Paten'schrift 37 71 147 beka nn tge worden.
Zwar wird durch die gleichzeitige Adressierung einer Speicherzelle zusammen mit einer Blindspeicherzelle i. V. mit der genannten Einstellung der anfänglichen Bitleitungspotentiale eine weitgehende Symmetrie und damit Unterdrückung von Störsignalen erreicht Es verbleiben jedoch noch Unsymmetrien, die daher
ίο rühren, daß mit der Adressierung unterschiedlicher Speicherzellen jeweils dieselbe Blindspeicherzelle adressiert wird. Zudem ergeben sich je nach ausgelesenem Speicherinhalt infolge der festen Voraufladung der Blindspeicherzelle betragsmäßig unterschiedliche Differenzspannungen.
Es sind auch bereits im Zusammenhang mit Speichermatrizen Zwei-Element-Anordnungen pro Speicherstelle mit kontradiktorischer Informationsspeicherung bekanntgeworden. In der DE-OS 23 13 476 sind beispielsweise in einem kapazitiven Datenspeicher der eingangs genannten Art jeweils zwei Speicherelemente zur Speicherung einer einzigen Binärinformation vorgesehen. Jedes der beiden Speicherelemente pro Speicherplatz enthält einen Feldeffekttransistor mit einem in Abhängigkeit von der gespeicherten Ladung veränderbaren Schwellenwert, z. B. einen MNOS-Transistor. In den zu einem Paar gehörenden Speicherelementen erfolgt jeweils eine entgegengesetzte Ladungsbzw. Informationsspeicherung, die über ein taktgesteu- ertes Leseverstärker-Flipflop auslesbar und wiederauffrischbar ist. Dort soll bei derartigen dynamischen Speichern der Nachteil beseitigt werden, daß bei Ausfall der Versorgungsspannung die Speicherdaten verlorengehen. Dazu werden bei einem Netzausfall die die Speicherinformationen repräsentierenden Ladungen aus den jeweiligen Speicherkondensatoren in den Zwischenbereich zwischen der Siliziumoxidschicht und der Siliziumnitridschicht der MNOS-Transistoren übernommen, wo sie ohne weitere Energiezufuhr über längere Zeit speicherbar sind.
Die Aufgabe der vorliegenden Erfindung besteht demgegenüber darin, einen Halbleiterspeicher anzugeben, der mit einem den genannten Ein-Transistor-Speicherelemcnten vergleichbaren Aufwand hinsichtlieh seines insbesondere mit dem Auslesen der Speicherinformation verbundenen elektrischen Verhaltens im Sinne einer erhöhten Lesegeschwindigkeit und der Vermeidung einer dauernden Verlustleistungsaufnahme weiter verbessert ist. Dabei ist es erwünscht, als Lesespannungen betragsmäßig möglichst gleiche und lediglich in ihrem Vorzeichen unterschiedliche Differenzspannungen zu erhalten und einen üblichen für die Elemente der weiteren Hilfsschaltkreise kompatiblen Herstellungsprozeß einsetzen zu können.
Zur Lösung dieser Aufgaben sieht die Erfindung einen Halbleiterspeicher der im Patentanspruch 1 gekennzeichneten Art vor. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unterausprüchen gekennzeichnet.
bo Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt
Fig. 1A, 1 B Schaltungsanordnungen bekannter Halbleiterspeicher mit Ein-Transistor-Speicherzellen,
b5 Fig. 2A-2C das Schaltbild der benutzten Zwei-Transistor-Speicherzelle (Fig. 2A) sowie die erfindungsgemäße Lese/Regenerierschaltung (F i g. 2B) samt dem zugehörigen Zeitdiagramm (F i g. 2C),
F i g. 3 in teilweise schematischer Darstellung die Anordnung mehrerer Zwei-Transistor-Speichcr/.ellcn zu einem Matrixspeicher,
Fig.4 eine ausschnittsweise Draufsicht auf einen in integrierter Form ausgebildeten Halbleiterspeicher und
F i g. 5 eine Querschnittsdarstellung entlang der Linie 5-5 in Fi g. 4.
Die Erfindung basiert auf der Erkenntnis, daß bei den hinsichtlich ihrer möglichen Packungsdichte sehr vorteilhaften Ein-Transistor-Speicherzellen nach dem Stande der Technik (vgl. Fig. IA und IB) die erforderliche Halbleiterfläche fast ausschließlich durch den Flächenbedarf der Speicherkondensatoren Csbestimmt ist. Der für die Schreib/Lese-Feldeffekt-Transistoren erforderliche Flächenaufwand kann demgegenüber nahezu vernachlässigt werden. Ausgehend von diesem Sachverhalt wird gemäß der Erfindung von der in ihrem elektrischen Schaltbild in Fig. 2A gezeigten Zwei-Transistor-Speicherzelle ausgegangen, deren Flächenaufwand mit den vorgenannten Ein-Transistor-Speicherzellen praktisch gleich ist. Dies wird im wesentlichen dadurch erreicht, daß die beiden nach F i g. 2A vorgesehenen Speicherkondensatoren C, verglichen mit den Speicherkondensatoren Cs der Ein-Transistor-Speicherzellen (vgl. F i g. 1A, 1 B), nur jeweils den halben Kapazitätswert aufweisen und demzufolge auch nur die halbe Fläche benötigen. Dennoch ergeben sich, wie noch zu zeigen sein wird, aufgrund der dort vorgenommenen Anordnung der Schaltelemente der Speicherzelle in Verbindung mit der noch zu beschreibenden Lese/Regenerier-Schaltung erheblich verbesserte elektrische Eigenschaften bezüglich des Leseverhaltens eines solchen Speichers.
Im einzelnen ist in F i g. 2A die elektrische Schaltung einer solchen Speicherzelle dargestellt, die am Kreuzungspunkt einer zugehörigen Wortleitung WL und eines zugehörigen Bitleitungspaares SO und Bi angeordnet ist. Es ist ersichtlich, daß diese Zwei-Transistor-Speicherzelle symmetrisch aufgebaut ist. Von jeder der beiden Bitleitungen SO und Sl führt jeweils eine schaltbare Verbindung über die Schreib/Lese-Feldeffekt-Transistoren 20 bzw. 21 zu jeweils einem der beiden Speicherkondensatoren C. Mit ihrer anderen Elektrode sind diese Speicherkondensatoren C am Verbindungspunkt 22 an ein festes Bezugspotential, z. B. Massepotential, angeschlossen. Durch ein entsprechendes Adressierungssignal auf der Wortleitung WL können die beiden Schreib/Lese-Feldeffekl-Transistoren 20 und 21 ein- und ausgeschaltet werden. Über die Bitleitungen BO und BX kann demnach die durch die jeweilige Aufladung der Speicherkondensatoren C repräsentierte Speicherinformation eingeschrieben, ausgelesen bzw. regeneriert werden. Zu diesem Zweck ist mit jedem Bitleitungspaar BO/ Bi eine Einrichtung 23 verbunden, die im folgenden als Lese/Regenerier-Schaltung bezeichnet werden soll. Diese Lese/Regenerier-Schaltung ist in bekannten Schaltungen häufig durch eine bistabile Kippschaltung gebildet, die vorzugsweise über Taktsignale eingeschaltet wird. Dadurch, daß eine solche als Lese/Regenerier-Schaltung verwendete Kippschaltung getaktet wird, kann sich bei einem Lesevorgang zunächst die Differenz-Spannung der jeweils adressierten Speicherzelle auf den beiden Bitleitungen ungestört ausbilden und die Kippschaltung voreinstellen, worauf zum Taktzeitpunkt der voreingestellte Binärzustand fest verriegelt, d. h. gespeichert wird. Die erfindungsgemäße Lese/Regenerier-Schaltung dieser Art ist in Fig. 2B mit dem zugehörigen lnipulsdiagramni in F i g. 2C dargestellt und wird später näher erläutert.
Ein wesentlicher Gesichtspunkt einer derartigen Zwei-Transistor-Speicherzelle besteht darin, daß der jeweilige Speicherinhalt durch entgegengesetzte Aufladung der beiden Speicherkondensatoren C repräsentiert wird. Demzufolge stellen sich auf den Speienerkondensatoren Cje nach Speicherzustand entgegengesetzte Potentiale ein. Beispielsweise ist eine binäre »0«
ίο dadurch repräsentiert, daß die Spannung über dem linken Speicherkondensator den unteren Spannungspegel V0 und die Spannung über den rechten Speicherkondensator den oberen Spannungspegel V1 aufweist bzw. umgekehrt bei einer binären »1«. Im Gegensatz zu einer der vorgenannten Ein-Transistor-Speicherzellen ist die !nfüimaiiun in der Speicherzelle nach Fig. 2A somit zweifach gespeichert.
Beim Schreiben der Zwei-Transistor-Speicherzelle soll der untere Spannungswert Vo bzw. der obere Spannungswert Vi über den beiden Speicherkondensatoren Centstehen. Zum besseren Verständnis diene ein Zahlenbeispiel: V0 ä 0 V, Vt ==4 V. Man legt somit über einen in Fig. 2A nicht dargestellten Treiber mit zwei komplementären Ausgängen an die Bitleitung ß0 die Spannung 0 V und an die Bitleitung B 1 die Spannung 4 V an, falls beispielsweise eine binäre »0« eingeschrieben werden soll. Durch einen (positiven) Impuls auf der zugehörigen Wortleitung WL werden die beiden Schreib/Lese-Feldeffekt-Transistoren 20 und 21 der
jo Speicherzelle eingeschaltet, und die Bitleitungspotentiale werden auf die Speicherkondensatoren Cübertragen. Bevor auf die Betriebsweise der Speicherzelle anhand einer Beschreibung eines Regenerier/Lesezyklus eingegangen wird, soll die erfindungsgemäße Lese/Regene-
i'> rier-Schaltung 23 in Fig. 2B beschrieben werden. Die Lese/Regenerier-Schaltung 23 umfaßt dabei die beiden funktionell zu trennenden Schaltungsteile, was durch die Einrahmung mit unterbrochenen Linien angedeutet ist. Der untere Schaltungsteil stellt den eigentlichen Leseverstärker für das auf den Bitleitungen B 0 und 51 auftretende kleine Differenzsignal VD dar. Bei diesem Leseverstärker handelt es sich um ein getaktetes Flip-Flop mit den Flip-Flop-Transistoren 24 und 25 sowie dem in die gemeinsame Source-Leitung eingeschalteten FET 26. Über einen am Steuereingang TF des FET 26 angelegten Taktimpuls wird der FET 26 leitend gesteuert, so daß die Flip-Flop-Transistoren 24 und 25 an die Betriebsspannung, hier Massepotential, angeschlossen werden. Bei diesem Leseverstärker handelt es sich um ein Flip-Flop, das infolge des Fehlens von Lastwiderständen sehr schnell zu schalten in der Lage ist. Der obere Schaltungsteil der Lese/Regenerier-Schaltung 23 stellt die eigentliche Regenerier-Schaltung dar und besteht aus den Feldeffekt-Transistoren 27, 28 und 29. Die Gate-Elektroden der FET 27,28 und 29 sind miteinander an den gemeinsamen Steuereingang TR angeschlossen. Es ist festzustellen, daß die Steuersignale an den Anschlüssen TF und TR zu keinem Zeitpunkt gemeinsam den oberen Spannungspegel aufweisen, vgl Fig.2C. Daraus wird bereits deutlich, daß die FET-Widerstände 27 und 28 nicht etwa als Lastelemente der Flip-Flop-Transistoren 24 und 25 wirken Zusätzlich zur hohen Schaltgeschwindigkeit des Leseverstärkers tritt daher keine Dauerverlustleistung bei diesem Flip-Flop auf.
Ein vollständiger Lesezyklus besteht — wie in dem Zeitdiagramm der F i g. 2C dargestellt — aus den vier Zeitabschnitten Ti bis T4. Zuerst werden die
Zwei-Transistor-Speicherzelle und dann die Bitleitungen BO und B1 regeneriert. Die Regeneration der Zelle erfolgt über die getaktete, fest verriegelte Kippschaltung, d. h. es wird der untere Spannungspegel 0 V und der obere Spannungspegel 4 V der Flipflopknotenpunkte (Kreuzkopplungsknoten) bei eingeschalteten Schreib/Lese-Transistoren 20, 21 der Speicherzelle auf die Speicherkondensatoren Cübertragen.
Im zweiten Zeitabschnitt 7"2 werden die Bitleitungskapazitäten Cedurch die FET-Widerstände 27 und 28 im Regenerierschaltungsteil auf die Spannung Vgound Vg ι aufgeladen, die beide möglichst gleich sein sollten, um keine störende Differenzspannung beim Auslesen zu erhalten und die vorzugsweise möglichst groß sein sollten. Am Ende der Aufladung ist z.B. Vb ο = Vb ι = 5 V. Die Flipflop-Schaltung ist dabei nicht verriegelt, da kein Taktsignal an TF angelegt ist. Ferner sind die Schreib/Lese-Transistoren 20, 21 der Speicherzelle abgeschaltet
Mit dem Anlegen eines Adressierungssignals an die Wortleitung WL beginnt im dritten Zeitabschnitt Γ3 der eigentliche Lesevorgang. Das positive Taktsignal TF für die in der Lese/Regenerier-Schaltung 23 verwendete Kippschaltung ist noch nicht angelegt. Es kann sich die Differenzspannung Vd der jeweils adressierten Speicherzelle auf den beiden Bitleitungen ungestört ausbilden und die Kippschaltung aus den Transistoren 24, 25 voreinstellen. Zum Taktzeitpunkt für den vierten und letzten Zeitabschnitt Γ4 wird der voreingestellte Binärzustand in der Lese/Regenerier-Schaltung 23 fest verriegelt, u. h. gespeichert. Die kleine Differenzspunnung Vb wird durch das Schalten des Flipflops kräftig verstärkt, so daß ein unterer Spannungspegel von etwa 0 V entsteht und ein hoher oberer Spannungspegel von etwa 4 V an den Kreuzkopplungsknoten erhalten bleibt. Der durch das Schalten des Flipflops »verstärkte« Speicherinhalt — dargestellt durch den unteren und oberen Spannungspegel auf den Bitleitungen 50 bzw. B1 der Zwei-Transistor-Speicherzelle — kann jetzt eine nicht gezeigte Daten-Ausgangsstufe treiben. Der Auslesevorgang ist beendet.
Ein Speicherfeld mit Zwei-Transistor-Speicherzellen benötigt keine Blindspeicherelemente (vgl. F i g. 1 B), die in komplizierter Weise angesteuert werden müssen. Das Schreiben, Lesen und Regenerieren einer solchen Speicheranordnung ist somit sehr einfach zu realisieren, wie z.B. aus dem in Fig.2C gezeigten Ablauf eines Lesezyklus hervorgeht.
Von entscheidender Bedeutung für die Beurteilung der Zwei-Transistor-Speicherzelle ist das bei einem Auslesevorgang an der Lese/Regenerier-Schaltung 23 erhältliche Differenzsignal Vd. Eine wichtige Forderung bezüglich der Größe dieser Differenzspannung VD ist, daß sie größer ist als der Undefinierte Spannungsbereich der Lese/Regenerier-Schaltung, den man - bedingt durch innere Unsymmelrien - mit etwa 30OmV annehmen kann. Es muß berücksichtigt werden, daß jede der beiden Bitleitungen mit einer Kapazität Cb behaftet ist, so daß sich bei einem Ausüesevorgang ein Ladungsausgleich zwischen der Speicherkapazität C und der Bitleitungskapazität CB einstellt Die Spannung der Bitleitungen unmittelbar vor dem Auftreten des Wortleitungsimpulses sei Vb-o, was durch den Index » — 0« zum Ausdruck kommen soll. Die Bitleitungspotentiale Vb 0 und Vb ι am Ende des zweiten Regenerations-Zeitabschsnitts sind also Vb-o.
Für die Zwei-Transistor-Speicherzelle von Fig.2A ergibt sich die an der Lese/Regenerier-Schaltung 23
erhältliche Differenzspannung
ι . . ι C
(Vi-V0).
Dabei sollen Vi bzw. Vo die Spannung über den beiden Speicherkondensatoren C kurz vor der Adressierung der Wortleitung bedeuten. Als vorteilhaft ist es anzusehen, daß die Differenzspannung Vq nicht direkt von der Regenerationsspannung Vb-o abhängt, wie dies bei der eingangs genannten Ein-Transistor-Zelle der Fall ist. Wie im folgenden gezeigt wird, hängt allerdings Vi von V8-O ab. Der Einfachheil halber soll K0 = OV angenommen werden, was bedeutet, daß sich auf einem der beiden Speicherkondensatoren C keine Ladung befindet, während der jeweils andere Speicherkondensator geladen ist und eine Spannung Vi aufweist.
Bei der Regeneration der Speicherzelle — also im ersten Zeitabschnitt Π ist bedingt durch das Auslesen der Speicherzelle und die Verriegelung der Kippschaltung der obere Spannungspegel V, gegenüber Vb-o um einen gewissen Betrag z. B. um 1 V abgesunken. Im zweiten Zeitabschnitt T2 wird während des Erholens der Bitleitungen von 0 V bzw. von Vb-o — 1 V auf Vg_0 der obere Spannungspegel in der Speicherzelle von V] = Vg-O — 1 V um einen weiteren Betrag - bedingt durch den Leckstrom des Speicherkondensators C — z. B. um 1 V in 3 ms absinken. Die Zeit 3 ms ist eine typische Auffrischzeit eines dynamischen Speichers. Kurz vor der Adressierung der Wortleitung WL beträgt also der obere Spannungspegel V1 nur noch
V1= VB-0- IV.
Damit ergibt sich Tür die aus der Speicherzelle erhältliche Differenzspannung
(VB.O- IV).
Mit den weiteren Annahmen:
C = 0.125 pF
CB = 1 pF
I7B-O = 5 V
I1, = 1 ν + 1 V = 2 V
V0 = OV
ergibt sich als Differenzspannung der Zwei-Transistor-Speicherzelle VD = 330 mV. Ein wichtiger Gesichtspunkt im Rahmen der Erfindung ist, daß diese Differenzspannung, unabhängig davon ob eine »0« oder eine »1« gespeichert war, betragsmäßig gleich und lediglich mit entgegengesetztem Vorzeichen an der Lese/Regenerier-Schaltung 23 auftritt Im Gegensatz dazu treten bei einer Ein-Transistor-Speicherzelle mit gleichzeitiger Auswahl eines Blindspeicherelements je nach Speicherinhalt stark unterschiedliche Differenzspannungen auf. Unter denselben für das obige Beispiel getroffenen Annahmen ergibt sich bei einer Ein-Transistor-Speicherzelle im Falle einer gespeicherten »0« z. B. eine Differenzspannung von — 500 mV und bei einer gespeicherten »1« eine Differenzspannung von 100 mV. Dabei ist berücksichtigt daß die Speicherkapazität Cs in diesem Fall doppelt so groß wie die Speicherkapazität C ist, & h. 0,25 pF. Es kann demnach festgestellt werden, daß bei der Zwei-Transistor-Speicherzelle erheblich verbesserte Betriebseigenschaften vorliegen.
In Fig.3 ist schematisch die Anordnung mehrerer Zwei-Transistor-Speicherzellen zu einem Speicherfeld angedeutet. Das Speicherfeld A enthält in M Spalten und N Zeilen matrixförmig angeordnete Speicherzellen, von denen stellvertretend für das gesamte Speicherfeld die vier Speicherzellen an den Eckpunkten des Speicherfeldes gezeigt sind. Die codierte Bitleitungs-Adresse Y wird im Bitleitungs-Decoder 30 decodiert. Entsprechend wird die codierte Wortleitungsadresse X im Wortleitungs-Decoder 40 decodiert. An jedes Bitleitungspaar sind Lese/Regenerier-Schaltungen 33 angeschlossen, die der Lese/Regenerier-Schaltung 23 in F i g. 2 entsprechen. Bezüglich der Einzelheiten des Betriebs einer derartigen Matrixspeicheranordnung kann auf den eingangs genannten Stand der Technik verwiesen werden.
Mit besonderen Vorteilen lassen sich die Zwei-Transistor-Speicherzellen in integrierter Technik zu einer Einheit zusammenfassen. Dabei werden eine große Anzahl derartiger Speicherzellen mit den zugehörigen Auswahlschaltungen zusammen auf einem Halbleiterplättchen aufgebaut. In den Fig.4 und 5 ist in einer Draufsicht bzw. im Schnitt ein Ausschnitt aus einer vorteilhaften Realisierungsform in integrierter Technik dargestellt. In dem gemeinsamen Halbleiterkörper 50, z. B. aus P-Silizium sind die Bitleitungen SO und B1 als Dotierungsstreifen von gegenüber dem Halbleiterkörper 50 entgegengesetzter Leitfähigkeit angeordnet. Die Bitleitungen verlaufen dabei im wesentlichen parallel zueinander und stellen gleichzeitig die Drain-Zonen der zugehörigen Schreib/Lese-Feldeffekt-Transistoren einer Speicherzelienhäifte dar. Die zugehörigen Source-Zonen der Schreib/Lese-Feldeffekt-Transistoren sind im Halbleiterkörper 50 als rechteckige Dotierungsgebiete 51 dargestellt. Die Source- und Drain-Zonen sind gegenüber dem Halbleiterkörper entgegengesetzt, z. B. N-dotiert. Der Halbleiterkörper 50 ist von einer ersten relativ dünnen Isolierschicht 52 bedeckt, die vorzugsweise als Si02/Si3N4-Doppe!schicht ausgeführt ist. Diese Isolierschicht 52 stellt einmal das Gate Dielektrikum der Schreib/Lese-Feldeffekt-Transistoren und zum anderen das Dielektrikum der Speicherkondensatoren C dar. Ü'oer der Isolierschicht 52 ist mit Ausnahme der G ate-Bereiche 53 eine erste leitfähige Schicht 54 angeordnet. Diese Schicht 54 besteht vorzugsweise aus dotiertem Halbleitermaterial, z. B. polykristallinem Silizium mit einem Flächenwiderstand von kleiner 1 kn/D. Elektrisch ist die Schicht 54 mit dem Substratpotential verbunden und stellt in den Bereichen über den Source-Zonen 51 die eine Speicherkondensator-Elektrode dar. Weiterhin dient die Schicht 54 als Abschirmschicht zur Verhinderung unerwünschter Inversionen der Halbleiteroberfläche. Das Substrat 50 und die Polysilizium-Schicht 54 werden vorzugsweise fest auf ein negatives Potential z. B. — 3 V gelegt. In der elektrischen Beschreibung wurde allerdings der Einfachheit halber das Potential OV (Massepotential) angenommen. Von der Gate-Metallisierung 55 ist die leitfähige Schicht 54 durch eine isolierende Zwischenschicht 56, vorzugsweise aus Siliziumdioxyd, isoliert. Die Gate-Metallisierung 55 stellt gleichzeitig die Wortleitung für alle Speicherzellen einer Zeile dar. Sie verläuft vorzugsweise orthogonal zu den als Dotierungsstreifen im Halbleiterkörper angeordneten Bitleitungen SO, B\ usw. Die den Halbleiterkörper 50 bedeckende erste Isolierschicht (Doppelschicht) 52 ist typisch etwa 500 Ä dick. Die darüberliegende leitfähige Halbleiterschicht 54 weist eine Dicke von größenordnungsmäßig 1500 Ä auf. Die zweite isolierende Zwischenschicht 56 wird vorzugsweise durch Reoxydation mit einer Dicke von mehr als 3000 Ä gebildet. Für die Dotierung können bekannte Diffusions- und/oder lonenimplantationsverfahren angewendet werden.
Die Speicherkondensatoren C werden gebildet durch die relativ großflächigen Source-Zonen 51 und die darüberliegenden Bereiche der leitfähigen Schicht 54 mit der Isolierschicht 52 als Dielektrikum und der Sperrschicht-Kapazität zwischen der Diffusions-Zone 51 und dem auf festem Potential liegenden Substrat 50. Es soll schließlich noch bemerkt werden, daß die Darstellung in den Fig.4 und 5 keineswegs maßstabsgetreu ist; insbesondere sind die für die Ausbildung der Speicherkondensatoren Cgegenüber den Schreib/Lese-Feldeffekt-Transistoren erforderlichen Flächenbereiche in Wirklichkeit erheblich größer. Es ist ersichtlich, daß die zu einer Speicherzelle gehörenden Elemente, nämlich je ein Schreib/Lese-Transistor mit einem Speicherkondensator elektrisch symmetrisch zueinander und eng benachbart angeordnet sind. Damit ergibt sich der außerordentliche Vorteil, daß die als Störfaktoren zu beurteilenden Potentialschwankungen des Halbleiterkörpers 50 sowie der leitfähigen Schicht 54 lediglich Gleichtaktsignale bewirken, die die letztlich entscheidende Differenzspannung beim Lesevorgang nicht beeinflussen. Das gleiche gilt bezüglich der unvermeidlichen Kopplungen der Wortleitung auf die Bitleitungen bzw. bezüglich etwaiger Maskenverschiebungen bei der Herstellung der Schreib/Lese-Transistoren. Störungen wirken sich stets infolge des elektrisch symmetrischen Aufbaus der Speicherzelle auf beide Bitleitungspotentiale in absolut gleicher Weise aus und heben sich damit schließlich auf. Weiterhin ist hervorzuheben, daß bei einer Anordnung gemäß F i g. 4 keine Kontaktlöcher sowie zur Wortleitung zusätzlich vorzusehenden Leiterzüge benötigt werden. Damit ist eine extreme Packungsdichte erzielbar.
Zusammenfassend kann festgestellt werden, daß die beschriebene Zwei-Transistor-Speicherzelle mit der zugehörigen Lese/Regenerierschaitung eine mit den bekannten Ein-Transistor-Speicherzellenkonzepten vergleichbare außerordentlich hohe Packungsdichte bei demgegenüber schnellerer Zugriffszeit (höhere Differenzspannung) und vor allem weiter verbesserter Störeinflußunterdrückung infolge ihrer absoluten elektrischen Symmetrie bietet. Dabei erlaubt sie eine elegante Integration zu einer umfangreichen Speicheranordnung. Dadurch, daß man kein Blindspeicherelement benötigt, spart man im übrigen nicht nur Platz, sondern es kann vor allem die Steuerung des Schreibens, Lesens und Regenerierens stark vereinfacht werden.
Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Dynamischer Halbleiterspeicher mit Speicherzellen, die pro Bitspeicherplatz eine Doppelanordnung je eines über einen Feldeffekttransistor zugänglichen Speicherkondensators enthalten, sowie mit jeweils einer mit den beiden Bitleitungen der in einer Matrixdimension angeordneten Speicherzellen gekoppelten Lese/Regenerierschaltung, die eine getaktete Verriegelungsschaltung mit zwei zu einem Flipflop verbundenen Feldeffekttransistoren zum Erfassen der beim Auslesen der Speicherinformation einer adressierten Speicherzelle auftretenden Differenzspannung sowie eine Regenerierschaltung mit weiteren Feldeffekttransistoren zum Aufladen der Bitleitungen auf gleiche Anfangsootentiale enthält, gekennzeichnet durch e:ne als dynamisches Flipflop ausgeführte getaktete Verriegelungsschaltung (24, 25, 26 in 23), für deren zu einem Flipflop verbundene Feldeffekttransistoren (24, 25) im eingeschalteten Zustand keine Gleichstrom führenden Lastzweige bzw. Lastelemente vorgesehen sind, sowie durch derart ausgebildete Steuersignale an den Taktanschlüssen (TR, TF) der Verriegelungsschaltung und der Regenerierschaltung, daß nicht beide Schaltungen gleichzeitig eingeschaltet sind.
2. Halbleiterspeicher nach Anspruch I, dadurch gekennzeichnet, daß die in einer Speicherzelle gespeicherte Information jeweils durch das Vorhandensein einer Ladung in dem einen und das Fehlen von Ladung in dem anderen Speicherkondensator (C) repräsentiert ist.
3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die beiden Speicherkondensatoren (C) einer Speicherzelle annähernd denselben Kapazitätswert aufweisen.
4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Gesamtkapazität der beiden Speicherkondensatoren (C) einer Speicherzelle etwa gleich groß ist wie die Speicherkapazität (Cs in Fig. 1) einer an sich bekannten Ein-Transistor-Speicherzelle.
5. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die mit den Bitleitungen verbundene Einrichtung zum Schreiben, Lesen und Regenerieren der Speicherinformation zwei jeweils mit ihrer Drain-Source-Strecke zwischen die jeweilige Bitleitung (BO, Sl) und eine Spannungsquelle (+ V) eingefügte Feldeffekttransistoren (27, 28) sowie einen mit seiner Drain-Source-Strecke zwischen die Bitleitungen eingeschalteten dritten Feldeffekttransistor (29) enthält, und daß die Steuerelektroden aller drei Feldeffekttransistoren (27, 28, 29) gemeinsam an einen Taktanschluß (TR) für ein den Regenerierzeitraum bestimmendes Steuersignal angeschlossen sind.
6. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die pro Speicherzelle vorgesehenen beiden Schreib/ Lese-Feldeffekttransistoren mit den Speicherkondensatoren in dem gemeinsamen Halbleiterkörper möglichst benachbart angeordnet sind.
7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Speicherkondensatoren (C) strukturmäßig mit der Source- oder Drainzone der
55 Schreib/Lese-Feldeffekttransistoren verbunden sind.
8. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, gekennzeichnet durch Isolierschicht-Feldeffekttransistoren als Schreib/Lese-Transistoren, bei denen jeweils beabstandete Source- und Drainzonen im Halbleiterkörper vorgesehen sind und der Halbleiterkörper von seiner Oberfläche aus mit folgenden Schichten bedeckt ist:
- mit einer ersten relativ dünnen Isolierschicht (52), vorzugsweise einer SiO2/Si3N4-Doppe]schicht, die als Gate- und Speicherkondensator-Dielektrikum dient;
— einer mit Ausnahme der Gate-Bereiche (53) darüber angeordneten ersten leitfähigen Schicht (54), vorzugsweise aus Halbleitermaterial wie polykristallinem Silizium;
- einer lediglich die erste leitfähige Schicht (54) bedeckenden zweiten relativ dicken Isolierschicht (56), vorzugsweise aus SJO2 und
— einer insbesondere die Gate-Bereiche (53) überdeckenden zweiten leitfähigen Schicht (55) als Gate-Elektrode.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5853512B2 (ja) * 1976-02-13 1983-11-29 株式会社東芝 半導体記憶装置の製造方法
JPS5922316B2 (ja) * 1976-02-24 1984-05-25 株式会社東芝 ダイナミツクメモリ装置
US4040016A (en) * 1976-03-31 1977-08-02 International Business Machines Corporation Twin nodes capacitance memory
US4103342A (en) * 1976-06-17 1978-07-25 International Business Machines Corporation Two-device memory cell with single floating capacitor
CA1164710A (en) * 1978-05-09 1984-04-03 Edward J. Reardon, Jr. Phototropic photosensitive compositions containing fluoran colorformer
DE2837877A1 (de) * 1978-08-30 1980-03-06 Siemens Ag Mos-integrierter halbleiterspeicher sowie verfahren zu seiner herstellung
DE2855118C2 (de) * 1978-12-20 1981-03-26 IBM Deutschland GmbH, 70569 Stuttgart Dynamischer FET-Speicher
DE3173745D1 (en) * 1981-10-30 1986-03-20 Ibm Deutschland Fet memory
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
TWI359422B (en) 2008-04-15 2012-03-01 Faraday Tech Corp 2t sram and associated cell structure

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