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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich allgemein auf eine Vorrichtung
und ein Verfahren zur Konstruktion einer Speicherzelle unter Verwendung
von Kondensatoren als Lastelementen. Die kondensatorbelastete Speicherzelle
der vorliegenden Erfindung arbeitet als eine Zelle eines statischen
Speichers mit wahlfreiem Zugriff (SRAM von englisch ,static random
access memory'),
wenn eine bestimmte Kondensator-/Transistorverbindung gewählt wird.
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Beschreibung
der in Verbindung stehenden Technik
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Wie
in der Technik gut bekannt ist, gibt es grundsätzlich zwei Arten von Metalloxidhalbleiter-(MOS
von englisch ,metal oxide semiconductor')-Speichern mit wahlfreiem Zugriff (RAMs):
statische und dynamische. Ein statischer RAM oder SRAM ist eine
Form von Halbleiterspeicher, der auf der als ein ,Flip-Flop' bekannten Logikschaltung
basiert, die Information behält,
solange genug Energie vorhanden ist, um die Vorrichtung zu betreiben.
Diese Flip-Flops müssen
einfach sein, um die Siliziumfläche
pro Zelle zu minimieren, was sehr wichtig ist, da die Zellenanordnung
den bei weitem größten Teil des
Speicherchips bildet. Das Problem mit Standard-SRAMs ist ihre große Größe, bedingt
durch die Verwendung von sechs Transistoren in jeder Speicherzelle,
wobei alle sechs in einer Ebene der sie umfassenden Siliziumscheibe
ausgerichtet sind.
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Dynamische
RAMs (DRAMs) speichern hingegen binäre Daten auf Kondensatoren,
was zu einer weiteren Reduzierung der Zellenfläche auf Kosten einer aufwändigeren
Schreib/Lese-Verschaltung führt. Die
in den DRAMs gespeicherten binären
Daten sind in der Form von Ladung auf dem Kondensator.
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Auf
Grund verschiedener unvermeidbar vorhandener Leckage-Wirkungen (d.h.
Stromabfluss) verschwindet schließlich die Kondensatorladung
aufgrund von Leckage. Folglich muss für die Sicherstellung eines
richtigen Betriebs von DRAMs periodisch eine Auffrischoperation
ausgeführt
werden. Während der
Auf frischoperation wird der Inhalt der Speicherzellen gelesen und
die darin gespeicherten Daten werden neu geschrieben, wodurch die
Kondensatorladung wieder auf ihren richtigen Wert eingestellt wird.
Die Auffrischoperation muss alle paar Millisekunden (z. B. acht
bis sechzehn Millisekunden) ausgeführt werden und beinhaltet somit
die Notwendigkeit, einen Taktgeber mit der DRAM-Schaltung zu verbinden.
Diese im DRAM-Betrieb erforderliche periodische Auffrischoperation
erfordert die Einbeziehung einer zusätzlichen Auffrischschaltungsanordnung
in die Konstruktion, wodurch sich die Oberflächengröße der Schaltung erhöht.
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Nichtsdestotrotz
erreichen die DRAMs, da die DRAM-Speicherzelle so wenig Komponenten
hat und die DRAM-Zellen kleiner sind, eine größere Packungsdichte als es
mit irgendeinem statischen RAM möglich
ist. Obwohl sie langsamer sind, werden DRAMs wegen der kleineren
DRAM-Zellen-Konstruktion, die es einem DRAM ermöglicht, bis zu viermal so viel
Daten wie ein SRAM innerhalb derselben Oberflächengröße der integrierten Schaltung
zu halten, häufiger
verwendet als SRAMs.
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Bisher
haben SRAMs und DRAMs nicht den Bedarf erfüllt, eine Speicherzelle mit
einer materiell reduzierten Schaltungskomplexität und einer hohen Zugriffsgeschwindigkeit
zu schaffen.
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EP 0,551,756 beschreibt
die Verwendung von ferroelektrischen Kondensatoren als Lastkondensatoren.
Ferroelektrische Materialien haben jedoch praktisch keine Kompatibilität mit herkömmlicher
MOS-Technologie. Dementsprechend schaffen ferroelektrische Kondensatoren
keine Möglichkeiten für die Prozessintegration.
Vorrichtungen, die ferroelektrische Kondensatoren verwenden, würden höchstwahrscheinlich
unter Verwendung von oberflächenmontierten
diskreten Kondensatorvorrichtungen hergestellt werden.
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Zusammenfassung
der Erfindung
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Bestimmte
Aufgaben, Vorteile und neuartige Merkmale der Erfindung werden zum
Teil in der folgenden Beschreibung dargelegt und zum Teil erschließen sie
sich dem Fachmann nach Überprüfung des
Folgenden oder werden mit der Praxis der Erfindung gelernt werden.
Die Aufgaben, Merkmale und Vorteile der Erfindung können mittels
der Mittel und Kombinationen realisiert und erlangt werden, die
insbesondere in den anhängenden
Ansprüchen
aufgezeigt sind.
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Normalerweise
sind Kondensatoren keine offensichtlichen Lastelemente in einer
SRAM-Zelle, weil die ihm innewohnende Natur eines Kondensators die
hohe Spannung der Energieversorgung davon abblockt (oder sie daran
hindert), die Transistorelemente der SRAM-Zelle zu erreichen (siehe Grundlagen
der Funkelektronik, 2te Auflage, Slurzberg und Osterheld, McGraw
Hill, Seite 173). Die vorliegende Erfindung berücksichtigt die Nebenwirkung von
Leckage (d.h. Stromabfluss) bestimmter Dielektrika, die bei der
Konstruktion des Kondensators verwendet werden, um dessen stromblockierende
Natur zu modifizieren. Diese Modifizierung ermöglicht es, dass eine ausreichende
Strommenge in die Speicherzelle fließt, so dass eine positive Rückkopplung garantiert
ist und ein statischer Betrieb sichergestellt ist.
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Die
Erfindung ist durch die Ansprüche
1 bis 6 definiert.
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Um
die Vorteile und die neuartigen Merkmale zu erreichen, richtet sich
die vorliegende Erfindung generell auf die Verwendung eines Kondensators
als ein Lastelement in einer Speicherzelle. Im Zusammenhang der
vorliegenden Erfindung wird "Lastelement" verwendet, um anzuzeigen,
dass Strom durch den Kondensator an den Transistor geleitet wird.
In einer Ausführungsform
der vorliegenden Erfindung verwendet eine kondensatorbelastete Speicherschaltung
zwei Kondensatoren, um Ausgleichsstrom-Pfade durch zwei analoge
parasitäre
Widerstände
von ausreichender Größe zu erreichen,
um andere Leckströme
von den vier Transistoren der Speicherzelle auszugleichen. Dieser
Ausgleichsstrom reguliert gemeinsam mit einer bestimmten Kondensator-/Transistorverbindung
die Logikpegel in den Speicherzellen, um die Speicherzellen auf
einen statischen Zustand festzulegen.
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Die
Vorrichtung und das Verfahren der vorliegenden Erfindung einer kondensatorbelasteten
Speicherschaltung nützen
die gesteuerte Strom-Leckage (d.h. den Stromabfluss) zur Energieversorgung
hin aus. Die Strom-Leckage kann gesteuert werden unter Verwendung
irgendeines der verschiedenen Verfahren, umfassend, aber nicht beschränkt auf
die Art des verwendeten dielektrischen Mate rials, den Oberflächenbereich
des konstruierten Kondensators oder die tatsächliche Dicke des dielektrischen
Materials.
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In
der bevorzugten Ausführungsform
umfassen die Vorrichtung und das Verfahren für die kondensatorbelastete
Speicherschaltung ferner die Verwendung von Ta2O5 (Tantalpentoxid),
TiO2 (Titandioxid) oder anderer Kondensatordielektrika, um die konstruierte
Strom-Leckage zur Energieversorgung hin zu verbessern. Strom-Spannungs-Eigenschaften eines
Ta2O5- oder TiO2-Kondensators (und anderer Dielektrika mit einer
dielektrischen Konstante, die größer als
ungefähr
10 ist) sind durch die Auslegung der optimalen Oberflächengröße des konstruierten Kondensators
oder der tatsächlichen
Dicke des dielektrischen Materials steuerbar. Ein Ta2O5- oder TiO2-Kondensator
(und andere Dielektrika mit einer dielektrischen Konstante, die
größer als
ungefähr
10 ist) können
auf fast jedem Strompegel arbeiten, der auf eine reproduzierbare
Art erreicht werden kann. Das kommt daher, dass die Kondensator-Dielektrika eine
gesteuerte zeit- und
frequenzabhängige
Impedanz haben. Diese gesteuerte zeit- und frequenzabhängige Impedanz:
1) kompensiert in allen Schaltungen zu findende schädliche und
langsam zu ändernde
Leckage-Mechanismen und 2) stabilisiert die Schaltung gegen die
Hochfrequenz oder Übergangserscheinungen
(d.h. Alphapartikel, „ground-bounce" der Energieversorgung
und Ähnliches),
die dazu neigen Schaltungen wie z.B. Speicher durcheinanderzubringen.
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In
der bevorzugten Ausführungsform
der vorliegenden Erfindung ist die gesteuerte Strom-Leckage (d.h.
der Stromabfluss) des Kondensators etwa zehnmal so groß wie die
Strom-Leckage (d.h. der Stromabfluss) des verwendeten Transistors.
Die gesteuerte Strom-Leckage des Kondensators, die etwa zehnmal
so groß ist
wie die Strom-Leckage des Transistors, wird zur Optimierung der
Schaltung verwendet. Es können
jedoch erfolgreich Kondensatoren, die einen Strom-Leckage-Bereich verwenden,
der fünf(5)mal
bis zu zwanzig(20)mal so groß ist
wie die Strom-Leckage des Transistors, in der Schaltung verwendet
werden. Diese Strom-Leckage-Messung des verwendeten Transistors
wird bestimmt, wenn der Transistor in einem Aus-Zustand (d.h. loff)
ist.
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Kurze Beschreibung
der Zeichnungen
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Die
beiliegenden Zeichnungen, die in die Spezifikation einbezogen sind
und einen Teil davon darstellen, erläutern mehrere Aspekte der vorliegenden
Erfindung und dienen gemeinsam mit der Beschreibung dazu, die Prinzipien
der Erfindung zu erklären.
In den Zeichnungen ist bzw. zeigt:
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1 eine
schematische Darstellung einer typischen statischen RAM-Zellen-Schaltung mit 4 (vier)
Transistoren und 2 (zwei) Lastwiderständen gemäß dem Stand der Technik.
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2 eine
schematische Darstellung einer typischen statischen CMOS-RAM-Zellen-Schaltung mit
6 (sechs) Transistoren gemäß dem Stand
der Technik.
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3 ein
Diagramm einer typischen dynamischen RAM-Zellen-Schaltung mit einem
einzelnen Transistor und einem einzelnen Kondensator gemäß dem Stand
der Technik.
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4 ein
Diagramm einer typischen dynamischen RAM-Zellen-Schaltung mit 4
(vier) Transistoren und 2 (zwei) Kondensatoren gemäß dem Stand der
Technik.
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5 ein
Schaltdiagramm der Schaltung der vorliegenden Erfindung mit einer
Zelle mit statischem Speicher mit wahlfreiem Zugriff mit 4 (vier)
Transistoren und 2 (zwei) Kondensatoren mit beabsichtigten Leitungspfaden
durch die parasitären
Widerstände.
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6 ein
Querschnittdiagramm der Komponente der integrierten Schaltung für die Kondensatorlast
und den Zugriffstransistor einer dynamischen Speicherzelle der vorliegenden
Erfindung.
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Detaillierte
Beschreibung der bevorzugten Ausführungsform
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Nun
wird ausführlicher
ein Bezug zu der Beschreibung der Erfindung hergestellt, wie in
den Zeichnungen erläutert.
Obwohl die Erfindung in Verbindung mit diesen Zeichnungen beschrieben
wird, besteht keine Absicht, sie auf die darin offenbarte Ausführungsform
oder die darin offenbarten Ausführungsformen
zu beschränken.
Im Gegensatz dazu besteht die Absicht darin, alle Alternativen,
Modifizierungen und Äquivalente
abzudecken, die innerhalb des Schutzbereiches enthalten sind, wie
er durch die anhängenden
Ansprüche
definiert ist.
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In 1 und 2 sind
typische statische RAM-Zellen dargestellt, die MOS-Technik verwenden.
Jede der in 1 und 2 gezeigten
Zellen besteht aus einem Flip-Flop, das von der Überkreuzkopplung von zwei Inverter-Transistoren
T3 und T4 (Elemente 15, 16, 35 und 36 in 1 bzw. 2) und
zwei Zugriffstransistoren T1 und T2 (Elemente 13, 14, 33 und 34 in 1 bzw. 2)
gebildet wird. Die Zugriffstransistoren T1 und T2 werden eingeschaltet,
wenn die Wort-Leitung 17 ausgewählt wird (d.h.
in der Spannung erhöht
wird), und die Zugriffstransistoren werden mit dem Flip-Flop verbunden und
verbinden das Flip-Flop mit den Spalten-BIT-Leitungen BIT 21 und BIT 22. Die Zugriffstransistoren
T1 und T2 agieren als Übertragungs-Gates,
die den bidirektionalen Stromfluss zwischen den Flip-Flops und der
BIT-Leitung 21 und der BIT-Leitung 22 steuern.
In 1 verwendet das 4T/2R-SRAM 19 die Lastwiderstände R1 11 und
R2 12, die durch einen zusätzlichen Verarbeitungsschritt
in einer Polysilizium-Schicht gebildet werden. Diese Widerstände mit hohem
Wert können
auf eine solche Weise hergestellt werden, dass das Ergebnis eine
niedrige Verlustleistung pro Zelle ist.
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Zugriff
auf die SRAM-Speicherzellen 19 und 39 in 1 bzw. 2 wird
realisiert, wo die Spannung der Wort-Leitung 17 angehoben
wird, wodurch die Transistoren T1 und T2 (13, 14, 33 und 34)
eingeschaltet werden. Auf diese Weise wird eine Seite des Zellen-Flipflops
mit der BIT-Leitung verbunden und das andere Zeichen wird mit der
BIT-Leitung 22 verbunden.
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Eine
Leseanweisung des SRAMs 39 ist, unter der Annahme, dass
die Zelle einen Logikpegel null speichert, wie folgt. In diesem
Szenarium ist der Transistor T3 (35) eingeschaltet und
ist T4 (36) ausgeschaltet. Bevor die Leseoperation beginnt,
werden die Spannungen von BIT 21 und von BIT 22 auf
VDD vorgeladen. Wenn die Transistoren T1 33 und T2 34 eingeschaltet
sind, fließt
der Strom von BIT 21 durch die Transistoren T1 33 und
T3 35 zur Masse. Dies verursacht einen Abfall in der Spannung
der BIT-Leitung 21.
Gleichzeitig fließt
Strom von VDD 23 durch die Transistoren T6 38 und
T4 36 und weiter zur BIT-Leitung 21 und verursacht
eine kleine Verminderung der Spannung der BIT-Leitung 21.
Das Spannungssignal, das zwischen den Leitungen BIT 21 und BIT 22 erscheint,
wird dann einem (nicht gezeigten) Spaltenabfühlverstärker zugeführt. Nur der Abfühlverstärker in
der gewählten
Spalte wird aktiv und sein Ausgang ist mit der Datenausgabeleitung
des Chips verbunden.
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In
einem Schreibvorgang werden das zu schreibende Daten-BIT und sein
Komplement auf die BIT-Leitung 21 bzw. die BIT-Leitung 22 übertragen. Folglich
wird, wenn ein Logikpegel eins geschrieben wird, die BIT-Leitung 21 auf
VDD 23 erhöht
und die BIT-Leitung 22 zur
Masse abgesenkt. Die leitenden Transistoren T1 33 und T2 34 bewirken
dann, dass die hohe Spannung am Gate von dem Transistor T4 36 erscheint
und eine niedrige Spannung am Gate von dem Transistor T3 35 erscheint.
Das Flip-Flop wird dann in einen Zustand gezwungen, in dem der Drain
des Transistors T3 35 hoch ist und der des Transistors
T4 36 tief ist. Dieser Zustand, der einen gespeicherten
Logikpegel eins anzeigt, bleibt für unbestimmte Zeit oder bis
er von einer anderen Schreiboperation geändert wird oder bis die Energie
unterbrochen wird, ein Logikpegel eins.
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Statische
RAMs können
ihren Inhalt für
unbestimmte Zeit behalten, solange die Energieversorgung angeschlossen
ist. Während
normalerweise ein Takt für
das Durchsteuern und die Synchronisation benutzt wird, ist ein Takt
für eine
Speicherchipoperation in statischen RAMs nicht notwendig. Dynamische
RAMs erfordern hingegen, dass ein Takt eine periodische Auffrischoperation
steuert.
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In 3 und 4 sind übliche Speicherzellen
dargestellt, die eine dynamische RAM-(DRAM)-Konfiguration verwenden.
DRAMs speichern unter Verwendung von Kondensatoren Information in
integrierten Schaltungen. Eine logische Null wird durch eine Spannung
nahe bei null dargestellt. Ein Logikpegel eins wird durch eine Kondensatorspannung
eines Werts dargestellt, der der Energieversorgung VDD 23 näher ist.
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Da,
wie oben erwähnt,
Kondensatoren in dem DRAM-Speicher mit der Zeit ihre Ladung verlieren,
muss ein DRAM-Speicher eine Logik umfassen, um die DRAM-Schaltungen
kontinuierlich aufzufrischen (d.h. aufzuladen). Während der Auffrischung wird
der Zelleninhalt gelesen und werden die BIT-Daten neu geschrieben,
wodurch die Kondensatorspannung wieder auf ihren richtigen Wert
eingestellt wird. Während
ein DRAM aufgefrischt wird, kann er jedoch nicht von einem Mikro-Prozessor
gelesen werden. Folglich muss, wenn ein Mikroprozessor den DRAM lesen
muss, während
er aufgefrischt wird, der Mikroprozessor einen oder mehrere Wartezustände warten,
bis die Leseoperation beendet ist.
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Eine
Auffrischoperation muss häufig
(z.B. alle acht bis sechzehn Millisekunden) durchgeführt werden.
Der Bedarf an der periodischen Auffrischung eines dynamischen Speicherchips
impliziert eine Notwendigkeit, ein periodisches Auffrischsignal
zu haben, wie oben erwähnt.
Die in einem DRAM notwendige periodische Auffrischoperation erfordert eine
zusätzliche
Schaltungsanordnung, die nicht in den Figuren gezeigt wird.
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In 3 wird
die am häufigsten
verwendete Speicherzelle gezeigt, die ein dynamisches RAM (DRAM)
verwendet. Diese Zelle 49 ist einschlägig als Ein-Transistorzelle (1T DRAM) bekannt. Die
Zelle besteht aus einem einzelnen Transistor T1 43, bekannt als
der Zugriffstransistor, und einem Speicherkondensator C1 41.
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Das
Gate des Transistors T1 43 ist mit der Wort-Leitung 17 verbunden
und sein Drain ist mit der BIT 21-Leitung verbunden. Wie in jedem
Speicher, wählt
der Reihendecoder durch das Behaupten der Spannung der Speicherzellen-Wort-Leitung 17 eine bestimmte
Reihe aus. Dies führt
dazu, dass alle Transistoren in einer gewählten Reihe leitfähig sind
und dadurch die Speicherkondensatoren ihrer Zellen in der gewählten Reihe
mit ihren jeweiligen BIT-Leitungen verbinden.
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Folglich
ist der Zellenkondensator C1 41 mit der BIT-Leitung 21 verbunden,
wie in 3 aufgezeigt. Jetzt bewirkt dann, wenn die Operation
eine Leseoperation ist und die Zelle eine Logik 1 speichert,
die Spannung des Kondensators C1 41, dass ein positiver
Zuwachs quer über
der BIT 21-Leitung erscheint. Da BIT 21 viel größer als
C ist, wird der Spannungs-(oder Ladungs-)zuwachs auf BIT 21 viel kleiner
sein als die Anfangsspannung von C1 41. Offensichtlich
entsteht, wenn die Zelle einen Logikpegel null speichert, (bezüglich ihres
Anfangszustands) ein negativer Zuwachs der auf der BIT 21-Leitung
erscheinenden Spannung (oder Ladung).
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Die
Spannungsänderung
auf der BIT-Leitung 21 wird von den (nicht gezeigten) Spaltentastverstärkern detektiert
und verstärkt.
Das verstärkte
Signal wird dann dem Speicherkondensator C1 41 aufgeprägt, wodurch
das Signal wieder auf den korrekten Pegel eingestellt wird. Auf
diese Weise werden alle Zellen auf der ausgewählten Reihe aufgefrischt. Gleichzeitig
wird das Signal am Ausgang eines Abfühlverstärkers der ausgewählten Spalte
an die Datenausgabeleitung des Chips geliefert.
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Die
Schreiboperation geht auf ähnliche
Weise zur Leseoperation über,
außer
dass das der BIT-Leitung 21 aufgeprägte zu schreibende Daten-BIT
an den (nicht gezeigten) Spaltendecoder zu der ausgewählten BIT-Leitung 21 angelegt
wird. Dieses Daten-BIT wird dann auf dem Kondensator C1 41 der
ausgewählten
Zelle gespeichert. Gleichzeitig wird auch in alle anderen Zellen
in der ausgewählten Reihe
spezifische Information geschrieben.
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Obwohl
Lese- und Schreiboperation zur automatischen Auffrischung der ausgewählten Reihe führen, muss
Vorsorge für
die häufige
periodische Auffrischung (z.B. alle acht bis sechzehn Millisekunden)
des ganzen Speichers getroffen werden, wie für eine bestimmte integrierte
Schaltung festgelegt. Die Auffrischoperation wird in einer Reihe
nach der anderen im Stoßmodus
durchgeführt.
Während
der Auffrischung ist der Chip normalerweise für externe Lese- oder Schreiboperationen
nicht verfügbar.
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In 4 ist
eine DRAM 59-Speicherzelle mit vier Transistoren und zwei Kondensatoren
dargestellt. Im DRAM 59 wird die Gate-Erregung jeder Last von
der Wort-Leitung 17 geliefert. Die Transistoren T1 53 und
T2 54 wirken gleichzeitig als Last- und Reihenauswahltransistoren.
Wenn die Wort-Leitung 17 null ist, dann sind die Transistoren
T1 53 und T2 54 aus und es kann keine Information
geschrieben oder aus der Speicherzelle 59 gelesen werden.
Wenn die Wort-Leitung 17 gleich einem Logikpegel eins ist, dann
sind die Transistoren T1 53 und T2 54 jedoch an
und die vier Transistoren bilden einen Signalspeicher, der eine
eins (T1 56 ist an) oder eine null (T3 55 ist
an) speichern kann.
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Wie
bei dem DRAM 49 in 3 wird Information
in der DRAM 59-Zelle in den Kondensatoren C1 51 und C2 52 zwischen
dem Gate und der Source der Transistoren T3 55 bzw. T4 56 gespeichert.
Wenn eine digitale eins gespeichert wird, dann wird C2 52 mit
der Spannung (VDD – Vth)
geladen, wobei Vth die Zugriffstransistorschwellenspannung ist,
und der Kondensator C1 51 wird auf eine Spannung von null geladen.
Wenn das Gegenteil der Fall ist, wird der Kondensator C2 52 auf
eine Spannung von null geladen und der Kondensator C1 55 wird
geladen (VDD – Vth).
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Wenn
auf die Daten, nachdem sie in der DRAM 59-Zelle gespeichert wurden,
für einige
Zeit nicht zugegriffen wird, nimmt die Ladung auf dem Kondensator
wegen der unvermeidlichen Leckage-Ströme ab. Wenn die Zeit zwischen
dem Schreiben der Daten und dem nächsten Zugriff zu lang ist, kann
es sein, dass die Spannung des Logikpegels eins klein genug wird,
um ununterscheidbar von dem Logikpegel null zu werden, und die Information
geht dann verloren. Das gleiche Phänomen ist der Grund, aus dem
dynamische Schieberegister nicht unterhalb einer Minimalbetriebsfrequenz
betrieben werden können.
Es ist eindeutig eine zusätzliche
Verschaltung erforderlich, um die gespeicherten Daten aufzufrischen,
bevor der Abfall der Kondensatorspannung C1 51 und C2 52 übermäßig wird.
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In 5 ist
ein statischer Speicher mit wahlfreiem Zugriff mit 4 Transistoren
und 2 Kondensatoren (4T/2C) 60 dargestellt, der die Prinzipien
der vorliegenden Erfindung verkörpert.
Der 4T/2C-SRAM 60 umfasst den als die Strom-Leckage von
R1 71 und R2 72 reflektierten parasitären Widerstand.
Der 4T/2C-SRAM 60 der vorliegenden Erfindung umfasst außerdem ein
von einer Überkreuzkopplung
von zwei Invertern und zwei Zugriffstransistoren T1 63 und
T2 64 gebildetes Flipflop. Die Zugriffstransistoren T1 63 und
T2 64 werden eingeschaltet, wenn die Wort-Leitung 17 ausgewählt (d.h.
in der Spannung erhöht)
wird und die Zugriffstransistoren T1 63 und T2 64 verbinden
das Flipflop mit der BIT 21-Leitung und der BIT 22-Leitung. Es wird angemerkt, dass
sowohl die BIT 21-Leitung als auch die BIT 22-Leitung verwendet
werden. Die Zugriffstransistoren T1 63 und T2 64 agieren
als Übertragungs-Gates,
die einen bidirektionalen Stromfluss zwischen dem Flipflop und der
BIT 21-Leitung und der BIT 22-Leitung
erlauben.
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Die
Speicherzelle der vorliegenden Erfindung verwendet auch die Kondensatoren
C1 61 und C2 62, beabsichtigte Leitungspfade für das Erlangen des
Stroms durch die parasitären
Widerstände
R1 71 bzw. R2 72. Diese parasitären Widerstände R1 71 und
R2 72 werden als die Strom-Leckage durch das Dielektrikum
von den Kondensatoren C1 61 bzw. C2 62 reflektiert
und kompensieren jegliche andere Strom-Leckage von den vier Transistoren
T1 63, T2 64, T3 65 und T4 66.
Dieser Kompensationsstrom reguliert (d.h. steuert) gemeinsam mit
einer bestimmten Kondensator-/Transistorenverbindung, wie in 5 gezeigt,
die Logikpegel der Speicherzellen auf eine solche Weise, dass sie
sich auf einen stabilen statischen Zustand festlegen.
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Ein
bedeutsamer Aspekt dieser Offenbarung ist die Erkenntnis, dass die
Kondensatoren CL 61 und C2 62 vorteilhaft an Stelle
der Lastwiderstände R1 11 und
R2 12 der Zelle mit einem Speicher mit wahlfreiem Zugriff
mit vier (4) Transistoren und zwei (2) Widerständen gemäß dem Stand der Technik (1)
verwendet werden können,
der mit Bezug auf 1 obenstehend gezeigt und erörtert wurde.
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Wie
nachstehend ausführlicher
erörtert, macht
die Ersetzung der Widerstände
durch Kondensatoren einige Konstruktionsänderungen erforderlich. Die
Ersetzung kann jedoch die Herstellbarkeit der kondensatorbelasteten
Speicherzelle erheblich verbessern, da es relativ leicht ist, einen
monolithischen Kondensator mit den erforderlichen Kapazitätswerten
auf einer begrenzten Oberflächengröße einer
integrierten Schaltung herzustellen, während es schwierig ist, hergestellte
monolithische Widerstände
mit dem erforderlichen hohen Widerstand auf der begrenzten Oberflächengröße einer
integrierten Schaltung zu reproduzieren.
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Außerdem kann
die Verwendung von durch Kondensatoren gesteuerter zeit- und frequenzabhängiger Impedanz
zu Speicherzellenkonstruktionen führen, die relativ unempfindlich
gegenüber
Temperaturschwankungen sind, da Widerstände mit hohem Wert normalerweise
bedeutsame Temperaturabhängigkeiten
einführen,
während
Kondensatoren normalerweise relativ unempfindlich sind. Dies wird
weiter in von Kochanski angemeldeten und auf die gleiche Inhaberin übertragenen
US-Patent Nr. 5,283,500 mit dem Titel "Fiat Panel Field Emission Display Apparatus" erklärt.
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Das
Dielektrikum jedes der Kondensatoren C1 61 und C2 62 ist
beabsichtigterweise leckend, um einen wirksamen Widerstand zu liefern,
der den Lastwiderständen
R1 11 und R2 12 aus 1 entspricht. In
der bevorzugten Ausführungsform
ist die Zusammensetzung des Kondensatordielektrikums eine Tantalpentaoxid(Ta2O5)-Schicht
oder eine Titandioxid(TiO2)-Schicht. Die Tantalpentaoxid(Ta2O5)-Schicht
wird gewählt,
weil der Strom durch die gesteuerte zeit- und frequenzabhängige Impedanz der Kondensatoren
C1 61 und C2 62 dann größer ist und in der entgegengesetzten
Richtung als der Aus-Strom (in manchen Fällen 10–12 Ampere)
des zugeordneten Transistors ist, wobei eine RC-Zeitkonstante von
etwa 103 Sekunden geschaffen wird. Diese
gesteuerte zeit- und frequenzabhängige
Impedanz: 1) kompensiert schädliche
und langsam zu ändernde
in allen Schaltungen zu findende Leckage-Mechanismen und 2) stabilisiert
die Schaltung gegen die Hochfrequenz oder Übergangsvorgänge, die dazu
neigen, Schaltungen wie z.B. Speicher durcheinanderzubringen. Je
weiter die Strom-Leckage des Kondensators jedoch von dem optimierten
Faktor von etwa zehnfach ist, desto eher hat die Strom-Leckage des
verwendeten Transistors eine Auswirkung auf die Schaltungsoptimierung.
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Eine
Anwendung der vorliegenden Erfindung wird in dem folgenden Beispiel
erläutert,
ist jedoch nicht darauf beschränkt.
In der 0,25 μm-Siliziumhalbleitertechnik
ist die Strom-Leckage eines Metalloxid-Feldeffekttransistors etwa
1E-10 Ampere pro Einheitstransistor. Die
Verwendung eines Kondensators als ein Lastelement, um eine solche
Strom-Leckage einer Transistorvorrichtung auszugleichen, erfordert einen
Kondensator mit einem Nominalstrom von 1E-9 Ampere
pro Lastelement. Kondensatorströme
für die Strom-Leckage
von dieser Art von Vorrichtung können
zwischen 5E-10 und 2E-9 Ampere
pro Lastelement sein, und die gesamte Schaltung verhält sich
auf eine ähnliche
Art.
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In 6 ist
das Querschnittsdiagramm des in der Speicherzelle der vorliegenden
Erfindung verwendeten Kondensators dargestellt. Die Speicherzelle
in 6 umfasst ein Substrat 81 vom P-Typ. Das
Substrat 81 ist vorzugsweise ein Substrat vom Siliziumtyp.
Eine Schicht 82 vom N-Typ ist auf der Oberseite des Substrats 81 vom
P-Typ gebildet und eine isolierte Zone 83 vom P-Typ wird
dann auf der Schicht 82 vom N-Typ gebildet, wodurch die
Schicht 82 vom N-Typ vergraben wird.
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Feldoxiddielektrikumschichten 84 und 85 werden
auf dem Substrat 81 vom P-Typ, der vergrabenen Schicht 82 vom
N-Typ und der Zone 83 der isolierten Schicht vom P-Typ
gebildet. Wenn Spannung angelegt wird, bilden die Source-Komponente 86 und
die Drain-Komponente 87 des Zugriffstransistors innerhalb
der isolierten Region vom P-Typ zwischen der Source 86 und
dem Drain 87 einen Kanal 89. Eine Gate-Elektrode 91 wird
dann auf der Oberseite des Oxids 88 niedergeschlagen, um
einen MOSFET-Transistor mit der Source 86 und dem Drain 87 zu
bilden.
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Der
Kontakt 92 wird verwendet, um die erste Metallschicht-BIT-Leitung 94 mit
der Source 86 zu verbinden. Kontakt 93 wird verwendet,
um den Drain 87 mit dem Wolfram-Zylinder 95 zu
verbinden. Die Kontakte 92 und 93 können je
nach der gewünschten Komplexität der Herstellungs-
und Schaltungsdichte selbstausrichtend oder nicht-selbstausrichtend
sein. Für
eine höhere
Schaltungsdichte wird ein selbstausrichtender Kontakt bevorzugt.
Für eine
einfache Herstellung wird ein nicht-selbstausrichtender Kontakt bevorzugt.
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Der
Wolfram-Zylinder 95 agiert als Stopfen zwischen dem leckenden
Kondensator 100 der vorliegenden Erfindung und dem Kontakt 93.
Der Wolfram-Zylinder 95 wird für die Schaffung eines ausgedehnten
Oberflächenbereichs
für den
Kondensator 100 der vorliegenden Erfindung verwendet, um
die Kapazität
und dadurch die Ladung des Kondensators 100 zu maximieren.
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In
einer alternativen Ausführungsform
können
die Seiten des Wolfram-Zylinders 95 als Oberflächenbereich
für die
Niederschlagung des Dielektrikums für den Kondensator 100 der
vorliegenden Erfindung verwendet werden, wodurch der gesamte Oberflächenbereich
des Kondensators vergrößert wird.
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Zwischen
dem Wolfram-Zylinder-Stopfen 95 und der zweiten Metallschicht 96 ist
die Position, wo der Kondensator C1 61 oder C2 62 der
vorliegenden Erfindung gebildet wird. Das Verfahren für die Herstellung
eines Metall-zu-Metall- Kondensators
auf einer integrierten Schaltung ist in dem Radosevich am 19. November
1996 für „Method
for Making a Metal to Metal Capacitor" erteilten, auf die gleiche Inhaberin übertragenen
US-Patent Nummer 5,576,240 beschrieben.
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Der
Wolfram-Zylinder-Stopfen 95 wird auf der Oberseite des
Kontakts 93 verwendet, um den Oberflächenbereich für den Kondensator 100,
wie oben erörtert,
zu vergrößern, der
sich zwischen der zweiten Metallschicht 96 und dem Kontakt 93 befindet.
In einer alternativen Ausführungsform
können die
Seiten der zweiten Metallschicht 96 hinunter und um die
Seiten des Wolfram-Zylinders 95 herum gezogen werden, der
als Oberflächenbereich
für das
Dielektrikum für
den Kondensator 100 der vorliegenden Erfindung verwendet
wird, wodurch der gesamte Oberflächenbereich
des Kondensators weiter vergrößert wird.
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Auf
der Oberseite der zweiten Metallschicht 96 ist ein zweiter
Wolfram-Zylinder-Stopfen 97. Sowohl der Wolfram-Zylinder-Stopfen 95 als
auch der Wolfram-Zylinder-Stopfen 97 werden zuerst mittels selektiver
reaktiver Ionenätzung
und herkömmlichen Photolithographietechniken
hergestellt. Danach wird eine Klebstoff-/Barriereschicht auf der
Oberfläche niedergeschlagen.
Dann wird eine Kombination aus einer chemischen Dampfniederschlagung
und einer chemisch-mechanischen
Polierung verwendet, um die Wolfram-Zylinder-Stopfen 95 bzw. 97 zu
bilden.
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Ein
mehrstufiges Standardmetallverbindungs-Schema wird eingesetzt, um
die Verbindung der integrierten Schaltung (d.h. die Verbindung der Speicherabschnitte
mit den Logikabschnitten) auszuführen,
um eine eingebettete Konfiguration zu bilden.
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Die
vorhergehende Beschreibung wurde zum Zweck der Erläuterung
und der Beschreibung dargestellt. Es ist nicht beabsichtigt, dass
sie erschöpfend
ist oder die Erfindung auf die genauen offenbarten Formen beschränkt. Offensichtliche
Modifizierungen oder Variationen sind angesichts der oben genannten
Lehren möglich.
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Die
erörterte
Ausführungsform
oder die erörterten
Ausführungsformen
sind ausgewählt
und beschrieben, um eine gute Veranschaulichung der Prinzipien der Erfindung
und ihrer praktischen Anwendung zu schaffen, um es dem Durchschnitts-Fachmann
dadurch zu ermöglichen,
die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen
Modifizierungen zu verwenden, wie sie für die besondere betrachtete
Verwendung geeignet sind. Alle solchen Modifizierungen und Variationen
befinden sich innerhalb des Bereichs der Erfindung, wie sie durch
die beiliegenden Ansprüche
bestimmt wird, wenn sie entsprechend der Breite interpretiert werden,
zu der sie angemessen und gesetzlich berechtigt sind.