JP2009289784A - 半導体集積回路装置 - Google Patents

Abstract

【課題】チップ形状についての制約が大きく内部電源配線抵抗を低抵抗化する視点から最適なレイアウトができない場合でも、ＲＡＭ回路ブロックの性能が悪化しないこと。
【解決手段】本発明の半導体集積回路装置は、複数のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路ブロック（ＲＡＭ１〜ＲＡＭｎ）に分割されたＲＡＭ回路と、内部電源回路（１０）と、を具備している。内部電源回路（１０）は、複数のＲＡＭ回路ブロック（ＲＡＭ１〜ＲＡＭｎ）のうちの選択ＲＡＭ回路ブロックが選択されたとき、選択ＲＡＭ回路ブロックの配置場所に応じた電圧を出力電圧（ＶＩＮＴ１’）として選択ＲＡＭ回路ブロックに供給する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に半導体集積回路装置に搭載した内部電圧発生回路及びその制御方法に関する。

半導体集積回路装置として、液晶ディスプレイパネル（以下、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）パネル）を駆動する液晶ディスプレイドライバＩＣ（以下、ＬＣＤドライバ）が知られている。ＬＣＤドライバは、ＬＣＤパネルの周囲部に配置する必要がある。このため、ＬＣＤドライバのチップ形状は、一般的に連想される半導体集積回路装置のチップ形状に比べて、縦横比がアンバランスな細長いチップ形状に設計する必要がある。

ＬＣＤドライバは、論理回路と、高電圧ドライバ回路と、内部電圧を発生する内部電源回路と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路と、を具備している。ＲＡＭ回路は、内部電圧により、ＬＣＤパネルを制御するための画素制御情報を一時保持する。論理回路と高電圧ドライバ回路と内部電源回路とＲＡＭ回路は、チップの配置領域に配置される。

ＲＡＭ回路が配置される領域は、ＬＣＤドライバのチップ面積（配置領域）に対して大きな占有率を占めている。ＲＡＭ回路は、一般にＲＡＭ自体の性能とコストとのトレードオフを考慮した容量単位として、複数のＲＡＭ回路ブロックに分割されている。複数のＲＡＭ回路ブロックは、各々異なる電源ノード（後述）に接続されている。複数のＲＡＭ回路ブロックの各々は、ＲＡＭセルを有するセルアレイマトリクスと、アドレスによりＲＡＭセルを選択するアドレス回路と、選択されたＲＡＭセルからデータを読み出すセンスアンプ回路と、を備えている。ＲＡＭ回路が複数のＲＡＭ回路ブロックに分割されることで、ＬＣＤドライバの設計時において、ＬＣＤドライバが必要とするＲＡＭ容量に応じて、ＬＣＤドライバに搭載するＲＡＭ回路ブロックの数を柔軟に選択することができる。

ＲＡＭ回路ブロックをＬＣＤドライバに搭載するにあたって、次の課題がある。

ＲＡＭ回路ブロックは、ＬＣＤドライバのチップサイズに対して相対的に面積の大きいブロックであり、ＬＣＤドライバ用のチップは、細長い形状に制約される。このような制約下では、複数のＲＡＭ回路ブロックを配置する場合の自由度は小さく、チップに一列に並べるような配置が一般的である。従って、これらのＲＡＭ回路ブロックに内部電源電圧を供給するための内部電源配線も長くレイアウトされる。このため、内部電源配線の寄生抵抗は大きくなり、ＲＡＭ回路ブロックの動作時に、そのＲＡＭ回路ブロックに供給されている内部電源電圧のドロップが問題となる。

ＲＡＭ回路ブロックのアクセススピードは、そのＲＡＭ回路ブロックに供給される内部電源電圧に比例する。内部電源電圧が高いとアクセススピードは速く、内部電源電圧が低いとアクセススピードは遅い。

複数のＲＡＭ回路ブロックを搭載するＬＣＤドライバにおいて、これらのＲＡＭ回路ブロック間のアクセススピード差が大きいと、これらのＲＡＭ回路ブロックの出力データを取り込む論理回路の動作タイミングに入らないという不具合が生じる。そのため、各ＲＡＭ回路ブロックに供給される内部電源電圧は、だいたい同じになるように設計する必要がある。

また、ＬＣＤドライバはＬＣＤパネルの周囲部に複数個配置するため、液晶ディスプレイシステム全体のローコスト化及びローパワー化の観点から、ＬＣＤドライバのチップサイズ及び動作電流はできるだけ小さく設計する必要がある。

特許文献１に記載された技術について説明する。

特許文献１に記載された回路システムは、複数の回路ユニットと、複数の異なる電圧の電源を供給する電源と、複数の電源選択回路と、制御回路と、を備えている。複数の電源選択回路は、複数の回路ユニットのそれぞれに対応して設けられ、複数の異なる電圧の電源から各回路ユニットに供給する電源を選択する。制御回路は、複数の回路ユニットのそれぞれの動作状態に応じて、各回路ユニットに供給する電源を選択するように、複数の電源選択回路を制御する。各回路ユニットは、電源選択回路で選択された電源を内部電源として使用する。

特許文献２に記載された技術について説明する。

特許文献２に記載された半導体集積回路は、外部電源電圧を降圧する降圧回路と、この降圧回路によって生成された電圧を動作電圧とする複数の機能モジュールと、を備えている。この半導体集積回路では、電源配線の寄生抵抗に生じる不所望な電圧低下を軽減するため、上記機能モジュール毎に専用の降圧回路を備えている。

特開２００６−３１８３８０号公報 特開平０５−２６６２２４号公報

上述のように、ＬＣＤドライバは、細長いチップ形状の制約があるため、複数のＲＡＭ回路ブロックは、一列に並べて配置され、これらのＲＡＭ回路ブロックに内部電源電圧を供給する内部電源配線も長くレイアウトされる。内部電源配線の寄生抵抗は、内部電源回路と、それぞれのＲＡＭ回路ブロックとの距離に依存する。あるＲＡＭ回路ブロックが、内部電源回路から離れた場所に配置されている場合、そのＲＡＭ回路ブロックに供給される内部電源電圧は、ＲＡＭ回路ブロックの動作電流と内部電源配線の寄生抵抗とによりドロップするため、そのＲＡＭ回路ブロックのアクセススピードが悪化してしまう問題が発生する。

例えば、複数のＲＡＭ回路ブロックをｎ個（ｎは整数である）のＲＡＭ回路ブロックとし、ｎ個のＲＡＭ回路ブロックは、内部電源回路に最も近いものから最も遠いものまで順番に、１番目からｎ番目まで配置されているものとする。内部電源回路には内部電源配線が接続され、ｎ個のＲＡＭ回路ブロックは内部電源配線に並列に接続されている。内部電源配線には、ｎ個のＲＡＭ回路ブロックの配置場所にそれぞれ対応する寄生抵抗としてｎ個の寄生抵抗が生じる。即ち、ｎ個のＲＡＭ回路ブロックは、それぞれ、接続ノードを介して内部電源配線に接続され、内部電源配線の接続ノード間には、それぞれ、ｎ個のＲＡＭ回路ブロックに対応するｎ個の寄生抵抗が生じる。この場合、ｎ個のＲＡＭ回路ブロックは、寄生抵抗が最も小さいものから最も大きいものまで順番に配置されているものとする。ここで、説明簡便化のため、ｎ個の寄生抵抗の抵抗値は全て等しいものとする。また、ｎ個のＲＡＭ回路ブロックの各々の動作電流をＩａｃｔとし、ｎ個の寄生抵抗をＲ１、Ｒ２、Ｒ３、・・・、Ｒｎ−２、Ｒｎ−１、Ｒｎとし、内部電源回路が内部電源配線に供給する内部電源電圧をＶＩＮＴ１とする。

この場合、ｎ番目のＲＡＭ回路ブロックにかかる内部電源電圧ＶＩＮＴ１ｆａｒは、次の式で表される。
ＶＩＮＴ１ｆａｒ＝ＶＩＮＴ１−Ｉａｃｔ×（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ）

また、１番目のＲＡＭ回路ブロックにかかる内部電源電圧ＶＩＮＴ１ｎｅａｒは、次の式で表される。
ＶＩＮＴ１ｎｅａｒ＝ＶＩＮＴ１−Ｉａｃｔ×Ｒ１

従って、ｎ番目のＲＡＭ回路ブロックと１番目のＲＡＭ回路ブロックとの内部電源電圧の差ΔＶは、次のようになり、寄生抵抗の差に比例した内部電源電圧のドロップが生じる。
ΔＶ＝ＶＩＮＴ１ｆａｒ−ＶＩＮＴ１ｎｅａｒ
＝Ｉａｃｔ×（Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ）

上述のように、ＲＡＭ回路ブロックのアクセススピードは、そのＲＡＭ回路ブロックにかかる内部電源電圧に比例し、内部電源電圧が高いとアクセススピードは速く、内部電源電圧が低いとアクセススピードは遅い。従って、内部電源配線の寄生抵抗とＲＡＭ回路ブロックの動作電流により、動作しているＲＡＭ回路ブロックにかかる内部電源電圧がドロップする。このために、ＲＡＭ回路ブロックの配置場所に依存して電圧ドロップ量がばらつく。これにより、アクセススピードがばらつくことになり、そのばらつき量の大きさによって、出力データを取り込む論理回路の動作タイミングに入らない不具合が生じる。

このような不具合を解消するには、内部電源配線の寄生抵抗を小さくすればよい。しかし、ＬＣＤドライバのような細長いチップ形状の制約がある場合、限られたサイズの領域に内部電源配線を太くレイアウトすることは難しい。仮に内部電源配線の寄生抵抗を最小化という視点のみで内部電源配線のレイアウトを最適化した場合、ＬＣＤドライバのチップサイズが大きくなり、製造コストが高くなるのみならず、サイズ不整合によりＬＣＤパネルと組み合わせができなくなる不具合が起きてしまうおそれがある。

このような不具合に対して、特許文献１に記載された技術によれば、ＲＡＭ回路ブロックの動作時に、より高い内部電源電圧に設定している別の内部電源配線に内部電源選択回路によって接続を切替えることで、内部電源配線の寄生抵抗で生じる内部電源電圧のドロップによるアクセススピードの悪化を最小にしている。

しかしながら、特許文献１に記載された技術では、それぞれのＲＡＭ回路ブロックに、それぞれ内部電源選択回路が必要となる。それぞれ内部電源選択回路を組み合わせるため、その分、回路規模が大きくなってしまい、チップサイズが大きくなる問題がある。また複数の内部電源電圧を発生させるための内部電源回路が必要となるので、内部電源回路の規模は大きくなり、チップサイズを大きくしてしまう要因となる。また発生した複数の内部電源電圧を、ＲＡＭ回路ブロックに供給するために複数の内部電源配線を引き回すので、これも内部電源配線のレイアウト面積が増加する要因となる。

あるいは、特許文献２に記載された技術によれば、それぞれのＲＡＭ回路ブロックに対応して、それぞれ内部電源回路を設けるので、内部電源配線の寄生抵抗に起因した内部電源電圧のドロップは生じない。

しかしながら、特許文献２に記載された技術では、ＲＡＭ回路ブロック毎に内部電源回路を配置するため、チップサイズが大きくなる問題がある。また内部電源回路の搭載台数は増加するため、ＬＣＤドライバ全体の動作電流が増加する問題がある。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路装置は、複数のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路ブロック（ＲＡＭ１〜ＲＡＭｎ）に分割されたＲＡＭ回路と、内部電源回路（１０）と、を具備している。内部電源回路（１０）は、複数のＲＡＭ回路ブロック（ＲＡＭ１〜ＲＡＭｎ）のうちの選択ＲＡＭ回路ブロックが選択されたとき、前記選択ＲＡＭ回路ブロックの配置場所に応じた電圧を出力電圧（ＶＩＮＴ１’）として前記選択ＲＡＭ回路ブロックに供給する。

本発明の半導体集積回路装置によれば、選択ＲＡＭ回路ブロックが選択される。このとき、内部電源回路（１０）から選択ＲＡＭ回路ブロックまでの内部電源配線の寄生抵抗と、選択ＲＡＭ回路ブロックの動作電流とで決まる電圧のドロップ量（ドロップ電圧）が生じる。その寄生抵抗やドロップ電圧は、選択ＲＡＭ回路ブロックの配置場所で決まる。従って、内部電源回路（１０）は、選択ＲＡＭ回路ブロックの配置場所に応じた電圧を出力電圧（ＶＩＮＴ１’）として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の半導体集積回路装置によれば、その効果として、動作している選択ＲＡＭ回路ブロックに対して不所望のドロップが生じないため、ＲＡＭ回路ブロック（ＲＡＭ１〜ＲＡＭｎ）の性能は悪化しない。即ち、チップ形状についての制約が大きく内部電源配線抵抗を低抵抗化する視点から最適なレイアウトができない場合でも、内部電源回路（１０）から遠い選択ＲＡＭメモリ回路ブロックに対して、そのアクセススピードが低下しない出力電圧（ＶＩＮＴ１’）を供給することができる。また、本発明の半導体集積回路装置によれば、選択ＲＡＭメモリ回路ブロックが動作している期間だけ内部電源回路（１０）の出力レベル（出力電圧（ＶＩＮＴ１’））を可変制御するため、内部電源回路（１０）の動作電流の増加を必要最小限に抑えることができる。また、本発明の半導体集積回路装置によれば、内部電源配線の低抵抗化のために配線幅を必要以上に太くする必要がないので、チップサイズの増加を防ぎ、コスト削減を実現する。

以下に添付図面を参照して、本発明の実施形態による半導体集積回路装置について詳細に説明する。

（第１実施形態）
［構成］
図１は、本発明の第１実施形態による半導体集積回路装置の構成を示している。半導体集積回路装置は、論理回路２０と、ＬＣＤパネルを駆動するための高電圧ドライバ回路（図示しない）と、内部電圧を発生する内部電源回路１０と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路と、を具備している。ＲＡＭ回路は、内部電圧により、ＬＣＤパネルを制御するための画素制御情報を一時保持する。論理回路２０と高電圧ドライバ回路と内部電源回路１０とＲＡＭ回路は、チップの配置領域に配置される。

ＲＡＭ回路は、複数のＲＡＭ回路ブロックとして、ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎ（ｎは整数である）に分割されている。ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは、各々異なる電源ポート（後述）に接続されている。ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの各々は、ＲＡＭセルを有するセルアレイマトリクスと、アドレスによりＲＡＭセルを選択するアドレス回路と、選択されたＲＡＭセルからデータを読み出すセンスアンプ回路と、を備えている。

ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に、１番目からｎ番目まで配置されているものとする。内部電源回路１０には内部電源配線が接続されている。

ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは内部電源配線に並列に接続されている。内部電源配線には、ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの配置場所にそれぞれ対応する寄生抵抗としてｎ個の寄生抵抗Ｒ１〜Ｒｎが生じる。即ち、ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは、それぞれ、ｎ個の電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎを介して内部電源配線に接続され、内部電源配線の電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎ間には、それぞれ、ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに対応するｎ個の寄生抵抗Ｒ１〜Ｒｎが生じる。この場合、ｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは、寄生抵抗が最も小さいものから最も大きいものまで順番に配置されているものとする。ここで、説明簡便化のため、ｎ個の寄生抵抗Ｒ１〜Ｒｎの抵抗値は全て等しいものとする。

内部電源回路１０は、電圧を供給する第１電源（電源ＶＣＣ）と、第１電源よりも電圧が低い第２電源（接地）との間に設けられ、出力ノード１６に接続されている。内部電源回路１０は、内部電源電圧ＶＩＮＴ１を発生し、それを出力電圧ＶＩＮＴ１’として、出力ノード１１を介して内部電源配線に供給する。この内部電源回路１０は、内部電源制御回路１２と、分圧回路１３と、を備えている。

分圧回路１３は、出力ノード１１と接地との間に設けられ、直列接続された第１抵抗素子１４、第２抵抗素子１５を備えている。第１抵抗素子１４は、出力ノード１１と分圧ノード１６との間に設けられ、第２抵抗素子１５は、分圧ノード１６と接地との間に設けられている。分圧回路１３は、第１抵抗素子１４と第２抵抗素子１５により内部電源電圧ＶＩＮＴ１を分圧して分圧電圧ＦＢ１を生成し、分圧ノード１６に出力する。

内部電源制御回路１２は、差分増幅回路１７と、スイッチ１８と、を備えている。差分増幅回路１７は、２つの入力と、１つの出力と、を有している。差分増幅回路１７の２つの入力のうちの一方の入力には、分圧ノード１６が接続され、分圧電圧ＦＢ１が供給される。差分増幅回路１７の２つの入力のうちの他方の入力には、基準電圧ＶＲＥＦが供給される。スイッチ１８は、Ｐ型のＭＯＳトランジスタにより構成される。スイッチ１８は、電源ＶＣＣと出力ノード１１との間に設けられ、差分増幅回路１７の出力に接続されている。スイッチ１８は、差分増幅回路１７の出力である出力信号の信号レベルがロウレベル“Ｌ”である場合、オン（導通）し、その信号レベルがハイレベル“Ｈ”である場合、オフ（非導通）する。

ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎには、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎを供給するためのｎ本の信号線が接続されている。そのｎ本の信号線は、論理回路２０の入力にも接続されている。論理回路２０の出力は、内部電源回路１０内の分圧回路１３の第１抵抗素子１４に接続されている。論理回路２０は、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎにより、後述の分圧制御信号ＣＶｍ（ｍは０〜ｎを満たす整数）を分圧回路１３に供給する。

例えば、全てのＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎの信号レベルがロウレベル“Ｌ”の状態から、１つのＲＡＭ回路ブロック活性化信号の信号レベルがハイレベル“Ｈ”に切り替わる。本実施形態ではハイレベル“Ｈ”でＲＡＭ回路ブロックを活性化とし、ロウレベル“Ｌ”でＲＡＭ回路ブロックを非活性化として定義する。即ち、全てのＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎが非選択の状態であるとき、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの中から、上記１つのＲＡＭ回路ブロック活性化信号に対応する１つのＲＡＭ回路ブロック（選択ＲＡＭ回路ブロック）が選択されて動作状態になる。

内部電源回路１０において、分圧回路１３は、第１抵抗素子１４と第２抵抗素子１５により内部電源電圧ＶＩＮＴ１を分圧して分圧電圧ＦＢ１を生成する。内部電源制御回路１２の差分増幅回路１７は、分圧回路１３の出力である分圧電圧ＦＢ１と基準電圧ＶＲＥＦとを比較する。差分増幅回路１７は、分圧電圧ＦＢ１が基準電圧ＶＲＥＦよりも大きい場合、内部電源電圧ＶＩＮＴ１が低くなるように、出力信号の信号レベルをハイレベル“Ｈ”にする。スイッチ１８は、その出力信号“Ｈ”に応じてオフする。差分増幅回路１７は、分圧電圧ＦＢ１が基準電圧ＶＲＥＦよりも小さい場合、内部電源電圧ＶＩＮＴ１が高くなるように、出力信号の信号レベルをロウレベル“Ｌ”にする。スイッチ１８は、その出力信号“Ｌ”に応じてオンする。このように、内部電源制御回路１２は、分圧電圧ＦＢ１と基準電圧ＶＲＥＦとの比較結果に基づいて、内部電源電圧ＶＩＮＴ１を調整する。

上述のように、分圧電圧ＦＢ１は、第１抵抗素子１４と第２抵抗素子１５との分圧比により決まる。また、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎにより、選択ＲＡＭ回路ブロックが選択される。論理回路２０は、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎに応じて、選択ＲＡＭ回路ブロックに対する分圧比を設定するための分圧制御信号ＣＶ０〜ＣＶｎを分圧回路１３に供給する。この分圧比は、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの各々によって異なり、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎのうちのどのＲＡＭ回路ブロックが選択ＲＡＭ回路ブロックとして選択されるか否かによって決まる。分圧回路１３は、分圧制御信号ＣＶ０〜ＣＶｎに応じて、選択ＲＡＭ回路ブロックに対する分圧比を設定するために、第１抵抗素子１４の抵抗値を調整し、第１抵抗素子１４と第２抵抗素子１５により内部電源電圧ＶＩＮＴ１を分圧して分圧電圧ＦＢ１を生成する。

図２は、分圧回路１３及び論理回路２０の構成例を示している。

論理回路２０は、ＮＯＲ論理ゲート２１を備えている。ＮＯＲ論理ゲート２１は、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎを入力し、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎの信号レベルに基づいて否定論理和を施し、その結果として分圧制御信号ＣＶ０を分圧回路１３に出力する。また、論理回路２０は、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎをそれぞれ分圧制御信号ＣＶ１〜ＣＶｎとして分圧回路１３に出力する。

分圧回路１３は、上述のように、第１抵抗素子１４、第２抵抗素子１５を備えている。第１抵抗素子１４は、出力ノード１１と分圧ノード１６との間に設けられ、第２抵抗素子１５は、分圧ノード１６と接地との間に設けられている。そこで、第１抵抗素子１４は、並列接続された（ｎ＋１）個の電流経路部を備えている。（ｎ＋１）個の電流経路部のうちの、第０電流経路部は、出力ノード１１と分圧ノード１６との間に設けられたトランスミッションゲートＧ２０を備えている。第１電流経路部は、出力ノード１１と分圧ノード１６との間に設けられた１個の抵抗ＲＢ１と、その抵抗ＲＢ１と分圧ノード１６との間に設けられたトランスミッションゲートＧ２１を備えている。第２電流経路部は、出力ノード１１と分圧ノード１６との間に設けられ、１番目から２番目まで直列接続された２個の抵抗ＲＢ１と、２番目の抵抗ＲＢ１と分圧ノード１６との間に設けられたトランスミッションゲートＧ２２を備えている。第ｎ電流経路部は、出力ノード１１と分圧ノード１６との間に設けられ、１番目からｎ番目まで直列接続されたｎ個の抵抗ＲＢ１と、ｎ番目の抵抗ＲＢ１と分圧ノード１６との間に設けられたトランスミッションゲートＧ２ｎを備えている。トランスミッションゲートＧ２０〜Ｇ２ｎは、Ｎ型のＭＯＳトランジスタと、Ｐ型のＭＯＳトランジスタと、Ｎ型のＭＯＳトランジスタのゲートとＰ型のＭＯＳトランジスタのゲートとの間のインバータとで構成される。トランスミッションゲートＧ２０〜Ｇ２ｎは、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎの信号レベルがハイレベル“Ｈ”であるときにオンする。（ｎ＋１）個の電流経路部のうちの、１番目からｎ番目までの電流経路部は、それぞれ、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに対応する。

上述のように、全てのＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎの信号レベルがロウレベル“Ｌ”の状態から、１つのＲＡＭ回路ブロック活性化信号の信号レベルがハイレベル“Ｈ”に切り替わる場合、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの中から、上記１つのＲＡＭ回路ブロック活性化信号に対応する１つのＲＡＭ回路ブロック（選択ＲＡＭ回路ブロック）が選択される。この場合、（ｎ＋１）個の電流経路部のうちの、選択ＲＡＭ回路ブロックに対応する電流経路部（選択電流経路部）のトランスミッションゲートがオン（導通）する。

［動作］
本発明の第１実施形態による半導体集積回路装置の動作として、説明の簡便化のため、動作するＲＡＭ回路ブロックが１個の場合について説明する。ここで、ＲＡＭ回路ブロック１個の動作電流をＩａｃｔとする。

まず、内部電源回路１０から最も近いＲＡＭ回路ブロックＲＡＭ１が選択された場合について説明する。

ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎの信号レベルが全てロウレベル“Ｌ”の場合、論理回路２０内のＮＯＲ論理ゲート２１により、分圧制御信号ＣＶ０の信号レベルはハイレベル“Ｈ”である。そのため、内部電源回路１０の分圧回路１３の第１抵抗素子１４において、第０電流経路部のトランスミッションゲートＧ２０は導通している。他の分圧制御信号ＣＶ１〜ＣＶｍの信号レベルは、ロウレベル“Ｌ”なので、トランスミッションゲートＧ２１〜Ｇ２ｎは非導通である。このとき、分圧電圧ＦＢ１として、内部電源電圧ＶＩＮＴ１が分圧ノード１６に供給される。従って、ＲＡＭ回路ブロックが選択されていない場合、内部電源回路１０の内部電源制御回路１２は、その出力電圧ＶＩＮＴ１’として、内部電源電圧ＶＩＮＴ１を基準電圧ＶＲＥＦと同じ電圧にする。

次に、ＲＡＭ回路ブロックＲＡＭ１を選択するために、ＲＡＭ回路ブロック活性化信号ＳＥＬ１の信号レベルがハイレベル“Ｈ”に切り替わる。このとき、ＲＡＭ回路ブロックＲＡＭ１が動作状態になる。また、論理回路２０内のＮＯＲ論理ゲート２１により、分圧制御信号ＣＶ０の信号レベルはロウレベル“Ｌ”となる。そのため、内部電源回路１０の分圧回路１３の第１抵抗素子１４において、第０電流経路部のトランスミッションゲートＧ２０が非導通となる。ＲＡＭ回路ブロック活性化信号ＳＥＬ１の信号レベルがハイレベル“Ｈ”であるため、第１電流経路部のトランスミッションゲートＧ２１が導通する。これ以外のトランスミッションゲートＧ２２〜Ｇ２ｎは非導通である。このとき、分圧回路１３は、第１電流経路部の１個の抵抗ＲＢ１と、第２抵抗素子１５である抵抗ＲＢ２との比で決まる分圧比に切り替わる。従って、ＲＡＭ回路ブロックＲＡＭ１が選択された場合、ＲＡＭ回路ブロックＲＡＭ１に対する分圧比は、（（ＲＢ１＋ＲＢ２）／ＲＢ２）となり、内部電源回路１０の内部電源制御回路１２は、基準電圧ＶＲＥＦよりも高い内部電源電圧ＶＩＮＴ１を出力電圧ＶＩＮＴ１’として、ＶＩＮＴ１’＝ＶＲＥＦ×（（ＲＢ１＋ＲＢ２）／ＲＢ２）を出力する。

ＲＡＭ回路ブロックを選択したときに、どの程度高い電圧に変更するかは、選択したＲＡＭ回路ブロックの動作電流と、内部電源回路から選択したＲＡＭ回路ブロックの電源ポートに至る内部電源配線の寄生抵抗とで決まる。

ＲＡＭ回路ブロックＲＡＭ１を選択したとき、ＲＡＭ回路ブロックＲＡＭ１の動作電流Ｉａｃｔに、内部電源配線のＲＡＭ回路ブロックＲＡＭ１に対応する寄生抵抗Ｒ１を乗算した（Ｉａｃｔ×Ｒ１）分のドロップ電圧が発生する。これにより、ＲＡＭ回路ブロックＲＡＭ１の電源ポートＶＩＮＴ１１にかかる電圧は、内部電源回路１０の出力電圧である内部電源電圧ＶＩＮＴ１から、（Ｉａｃｔ×Ｒ１）分のドロップ電圧がドロップする。従って、ＲＡＭ回路ブロックＲＡＭ１を選択した場合には、内部電源回路１０の出力電圧を、このドロップ分、高くなるように、変更すればよい。即ち、ＲＡＭ回路ブロックＲＡＭ１が選択される場合に分圧回路１３の分圧比が所望の電圧変更分に見合うように抵抗ＲＢ１の値を決定すればよい。この場合、内部電源回路１０の出力電圧ＶＩＮＴ１’が、内部電源電圧ＶＩＮＴ１と（Ｉａｃｔ×Ｒ１）分のドロップ電圧とを加算した電圧、即ち、ＶＩＮＴ１＋（Ｉａｃｔ×Ｒ１）になるように、抵抗ＲＢ１の値を決定する。

従って、ＲＡＭ回路ブロックＲＡＭ１を選択したとき、内部電源回路１０は、その出力電圧ＶＩＮＴ１’として、ＶＩＮＴ１＋（Ｉａｃｔ×Ｒ１）を出力する。これにより、内部電源配線の寄生抵抗とＲＡＭ回路ブロック自身の動作電流によりドロップが生じても、ＲＡＭ回路ブロックＲＡＭ１の電源ポートＶＩＮＴ１１には、ＶＩＮＴ１の電圧がかかっている。このように、内部電源配線の寄生抵抗による電圧のドロップが存在しても、ＲＡＭ回路ブロックＲＡＭ１のアクセススピードが悪化しないＬＣＤドライバを実現できる。

次に、内部電源回路１０から最も遠いＲＡＭ回路ブロックＲＡＭｎが選択された場合について説明する。

ＲＡＭ回路ブロックＲＡＭｎを選択するために、ＲＡＭ回路ブロック活性化信号ＳＥＬｎの信号レベルがハイレベル“Ｈ”に切り替わる。このとき、ＲＡＭ回路ブロックＲＡＭｎが動作状態になる。また、論理回路２０内のＮＯＲ論理ゲート２１により、分圧制御信号ＣＶ０の信号レベルはロウレベル“Ｌ”となる。そのため、内部電源回路１０の分圧回路１３の第１抵抗素子１４において、第０電流経路部のトランスミッションゲートＧ２０が非導通となる。ＲＡＭ回路ブロック活性化信号ＳＥＬｎの信号レベルがハイレベル“Ｈ”であるため、第ｎ電流経路部のトランスミッションゲートＧ２ｎが導通する。これ以外のトランスミッションゲートＧ２１〜Ｇ２ｎ−１は非導通である。このとき、分圧回路１３は、第ｎ電流経路部のｎ個の抵抗ＲＢ１と、第２抵抗素子１５である抵抗ＲＢ２との比で決まる分圧比に切り替わる。従って、ＲＡＭ回路ブロックＲＡＭｎが選択された場合、ＲＡＭ回路ブロックＲＡＭｎに対する分圧比は、（（（ＲＢ１×ｎ）＋ＲＢ２）／ＲＢ２）となり、内部電源回路１０の内部電源制御回路１２は、出力電圧ＶＩＮＴ１’として、ＶＩＮＴ１’＝ＶＲＥＦ×（（（ＲＢ１×ｎ）＋ＲＢ２）／ＲＢ２）を出力する。この場合、出力電圧ＶＩＮＴ１’は、ＲＡＭ回路ブロックＲＡＭ１が選択されたときの出力電圧ＶＩＮＴ１’＝ＶＲＥＦ×（（ＲＢ１＋ＲＢ２）／ＲＢ２）よりも高い電圧である。

ＲＡＭ回路ブロックＲＡＭｎを選択したとき、ＲＡＭ回路ブロックＲＡＭｎの動作電流Ｉａｃｔに、内部電源配線のＲＡＭ回路ブロックＲＡＭｎに対応する寄生抵抗（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ）を乗算した（Ｉａｃｔ×（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ））分のドロップ電圧が発生する。これにより、ＲＡＭ回路ブロックＲＡＭｎの電源ポートＶＩＮＴ１ｎにかかる電圧は、内部電源回路１０の出力電圧である内部電源電圧ＶＩＮＴ１から、Ｉａｃｔ×（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ）分のドロップ電圧がドロップする。従って、ＲＡＭ回路ブロックＲＡＭｎを選択した場合には、内部電源回路１０の出力電圧を、このドロップ分、高くなるように、変更すればよい。即ち、ＲＡＭ回路ブロックＲＡＭ１が選択される場合に分圧回路１３の分圧比が所望の電圧変更分に見合うように抵抗（ＲＢ１×ｎ）の値を決定すればよい。この場合、内部電源回路１０の出力電圧ＶＩＮＴ１’が、内部電源電圧ＶＩＮＴ１と（Ｉａｃｔ×（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ））分のドロップ電圧とを加算した電圧、即ち、ＶＩＮＴ１＋（Ｉａｃｔ×（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ））になるように、抵抗（ＲＢ１×ｎ）の値を決定する。

従って、ＲＡＭ回路ブロックＲＡＭｎを選択したとき、内部電源回路１０は、その出力電圧ＶＩＮＴ１’として、ＶＩＮＴ１＋（Ｉａｃｔ×（Ｒ１＋Ｒ２＋Ｒ３＋・・・＋Ｒｎ−２＋Ｒｎ−１＋Ｒｎ））を出力する。これにより、内部電源配線の寄生抵抗とＲＡＭ回路ブロック自身の動作電流によりドロップが生じても、ＲＡＭ回路ブロックＲＡＭｎの電源ポートＶＩＮＴ１ｎには、ＶＩＮＴ１の電圧がかかっている。このように、ＲＡＭ回路ブロックが内部電源回路１０から遠い場所に配置されている場合であっても、即ち、内部電源配線の寄生抵抗による電圧のドロップが大きい場合でも、ＲＡＭ回路ブロックＲＡＭｎのアクセススピードが悪化しないＬＣＤドライバを実現できる。

図３Ａは、本発明の第１実施形態による半導体集積回路装置の動作として、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎと、内部電源回路１０の出力電圧ＶＩＮＴ１’と、電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎにかかるときの電圧との関係を示すタイミングチャートである。ここで、横軸は時間を表し、縦軸は電圧を表している。内部電源回路１０の出力電圧ＶＩＮＴ１’は、ＲＡＭ回路ブロックの動作状態に応じて可変制御されている。選択されて動作しているＲＡＭ回路ブロックがＲＡＭ回路ブロックＲＡＭ１である場合、内部電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎにかかる出力電圧ＶＩＮＴ１’は、ドロップせず一定に制御される。

第１実施形態では、内部電源回路１０に最も近い場所に配置されているＲＡＭ回路ブロックＲＡＭ１や、最も遠い場所に配置されているＲＡＭ回路ブロックＲＡＭｎについて説明を行ったが、図３Ｂに示されるように、その中間に配置されているＲＡＭ回路ブロックＲＡＭ２〜ＲＡＭｎ−１についても、同様の考え方で本発明は適用可能である。

［効果］
本発明の第１実施形態による半導体集積回路装置の効果について説明する。

本発明の第１実施形態による半導体集積回路装置によれば、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに分割されたＲＡＭ回路と、内部電源回路１０と、を具備している。ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎのうちの、１つのＲＡＭ回路ブロックである選択ＲＡＭ回路ブロックが選択される。このとき、内部電源回路１０から選択ＲＡＭ回路ブロックまでの内部電源配線の寄生抵抗と、選択ＲＡＭ回路ブロックの動作電流とで決まる電圧のドロップ量（ドロップ電圧）が生じる。その寄生抵抗やドロップ電圧は、選択ＲＡＭ回路ブロックの配置場所で決まる。従って、内部電源回路１０は、選択ＲＡＭ回路ブロックの配置場所に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置によれば、その効果として、動作している選択ＲＡＭ回路ブロックに対して不所望のドロップが生じないため、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの性能は悪化しない。即ち、チップ形状についての制約が大きく内部電源配線抵抗を低抵抗化する視点から最適なレイアウトができない場合でも、内部電源回路１０から遠い選択ＲＡＭメモリ回路ブロックに対して、そのアクセススピードが低下しない出力電圧ＶＩＮＴ１’を供給することができる。また、本発明の第１実施形態による半導体集積回路装置によれば、選択ＲＡＭメモリ回路ブロックが動作している期間だけ内部電源回路１０の出力レベル（出力電圧ＶＩＮＴ１’）を可変制御するため、内部電源回路１０の動作電流の増加を必要最小限に抑えることができる。また、本発明の第１実施形態による半導体集積回路装置によれば、内部電源配線の低抵抗化のために配線幅を必要以上に太くする必要がないので、チップサイズの増加を防ぎ、コスト削減を実現する。

本発明の第１実施形態による半導体集積回路装置によれば、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置されている。上述のように、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに対して、その配置場所に応じたドロップ電圧が生じる。そこで、上述の効果を実現するために、内部電源回路１０には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎのそれぞれに対して、寄生抵抗に応じたｎ通りの電圧が設定されている。即ち、ｎ通りの電圧は、寄生抵抗が最も小さいもの（Ｒ１）から最も大きいもの（Ｒ１＋…＋Ｒｎ）まで順番に高くなる。本実施形態では、ｎ通りの電圧は、内部電源回路１０に最も近いものから最も遠いものまで順番に高くなる。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｎ通りの電圧のうちの、選択ＲＡＭ回路ブロックの位置に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置によれば、上述の効果を更に実現するために、内部電源回路１０は、ｎ通りの電圧を設定するためのｎ通りの分圧比｛第１抵抗素子１４（（ｎ＋１）個の電流経路部）、第２抵抗素子１５｝を有する分圧回路１３を備えている。ｎ通りの分圧比｛１番目からｎ番目までの電流経路部、第２抵抗素子１５｝は、それぞれ、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに対応している。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｎ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択し、ｎ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置によれば、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎには、それぞれ、自身が選択されるときにＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎが供給される。そこで、上述の効果を更に実現するために、論理回路２０は、選択ＲＡＭ回路ブロックを選択するためのＲＡＭ回路ブロック活性化信号に応じて、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択するための分圧制御信号ＣＶｍを分圧回路１３に出力する。このとき、分圧回路１３は、分圧制御信号ＣＶｍに応じて、ｎ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択する。内部電源回路１０は、ｎ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置によれば、内部電源回路１０は、内部電源配線に接続され、内部電源電圧ＶＩＮＴ１を発生する。ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に、内部電源配線に並列に接続されている。内部電源配線には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの配置場所にそれぞれ対応する寄生抵抗Ｒ１〜Ｒｎが生じてしまう。ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎがそれぞれ選択されて動作したとき、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに対して、それぞれ、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの動作電流と、内部電源回路１０からＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎまでの寄生抵抗とによるｎ通りのドロップ電圧が発生する。そこで、上述の効果を更に実現するために、ｎ通りの電圧は、それぞれ、内部電源電圧ＶＩＮＴ１とｎ通りのドロップ電圧とを加算した電圧である。

具体的には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの配置場所にそれぞれ対応する寄生抵抗Ｒ１〜Ｒｎの抵抗値をＲ１〜Ｒｎとし、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎの各々の動作電流の電流値をＩａｃｔとし、内部電源電圧ＶＩＮＴ１の電圧値をＶＩＮＴ１とする。また、選択ＲＡＭ回路ブロックを第ｊ番目（ｊは１≦ｊ≦ｎを満たす整数）のＲＡＭ回路ブロックＲＡＭｊとする。また、ｎ通りの電圧のうちの、第ｊ番目のＲＡＭ回路ブロックＲＡＭｊに対する電圧を出力電圧ＶＩＮＴ１’とする。この場合、出力電圧ＶＩＮＴ１’は、

により表される。これにより、本発明の第１実施形態による半導体集積回路装置によれば、上述の効果を実現することができる。

なお、本発明の第１実施形態による半導体集積回路装置において、ＬＣＤドライバに搭載したＲＡＭ回路ブロックの個数ｎに対して、内部電源回路１０の出力電圧ＶＩＮＴ１’を、ＲＡＭ回路ブロックの選択状態に応じてｎ段階で制御することについて説明したが、これに限定するものではない。本発明の第１実施形態による半導体集積回路装置の変形例として、許容可能な内部電源電圧とアクセススピードの範囲内であれば（これについては図１０で説明済み）、制御するステップ数を減らしても構わない。

ここで、本発明の第１実施形態による半導体集積回路装置の変形例について説明する。

図４は、本発明の第１実施形態による半導体集積回路装置の変形例１の構成を示している。図５は、分圧回路１３及び論理回路２０の構成例を示している。

本発明の第１実施形態による半導体集積回路装置の変形例１では、１番目からｎ番目（ｎは整数である）までのＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎをｘ個（ｘは、ｎより小さい整数である）のＲＡＭ回路ブロック群とし、ｘ個のＲＡＭ回路ブロック群の各々の個数が同じＮであり、そのＮは、ｎ＝ｘ×Ｎを満たす整数であるものとする。そこで、Ｎ＝２としたとき、ｘ個のＲＡＭ回路ブロック群は、それぞれ、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎとして表される。ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置されている。この場合、内部電源回路１０に接続された内部電源配線には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎの配置場所にそれぞれ対応する寄生抵抗Ｒ１〜Ｒ２、…、Ｒｎ−１〜Ｒｎが生じる。これにより、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎに対して、その配置場所に応じたドロップ電圧が生じる。そこで、上述の効果を実現するために、内部電源回路１０には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎのそれぞれに対して、寄生抵抗に応じたｘ通りの電圧が設定されている。即ち、ｘ通りの電圧は、寄生抵抗が最も小さいもの（Ｒ１＋Ｒ２）から最も大きいもの（Ｒ１＋…＋Ｒｎ）まで順番に高くなる。本実施形態では、ｘ通りの電圧は、内部電源回路１０に最も近いものから最も遠いものまで順番に高くなる。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｘ通りの電圧のうちの、選択ＲＡＭ回路ブロックの位置に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例１によれば、制御するステップ数をｎからｘ｛ｘ＝（１／２）×ｎ｝に減らすことができる。

本発明の第１実施形態による半導体集積回路装置の変形例１では、上述の効果を更に実現するために、内部電源回路１０は、ｘ通りの電圧を設定するためのｘ通りの分圧比｛第１抵抗素子１４（（ｘ＋１）個の電流経路部）、第２抵抗素子１５｝を有する分圧回路１３を備えている。ｘ通りの分圧比｛１番目からｘ番目までの電流経路部、第２抵抗素子１５｝は、それぞれ、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎに対応している。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｘ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択し、ｘ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例１によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置の変形例１では、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎには、それぞれ、自身が選択されるときにＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬ２、…、ＳＥＬｎ−１〜ＳＥＬｎが供給される。具体的には、論理回路２０は、更に、ＮＯＲ論理ゲート２２−１〜２２−ｘと、インバータ（反転ゲート）２３−１〜２３−ｘと、を備えている。ＮＯＲ論理ゲート２２−１、…、２２−ｘは、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬ２、…、ＳＥＬｎ−１〜ＳＥＬｎを入力し、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬ２、…、ＳＥＬｎ−１〜ＳＥＬｎの信号レベルに基づいて否定論理和を施し、その結果をインバータ２３−１、…、２３−ｘに出力する。インバータ２３−１、…、２３−ｘは、上記の結果を反転してＮＯＲ論理ゲート２１に出力すると共に、その反転結果をそれぞれ分圧制御信号ＣＶ２、…、ＣＶｎとして分圧回路１３に出力する。ＮＯＲ論理ゲート２１は、分圧制御信号ＣＶ２、…、ＣＶｎを入力し、分圧制御信号ＣＶ２、…、ＣＶｎの信号レベルに基づいて否定論理和を施し、その結果として分圧制御信号ＣＶ０を分圧回路１３に出力する。分圧回路１３の第１抵抗素子１４は、ｘ通りの電圧を設定するために並列接続された（ｘ＋１）個の電流経路部を備えている。そこで、上述の効果を更に実現するために、論理回路２０は、選択ＲＡＭ回路ブロックを選択するためのＲＡＭ回路ブロック活性化信号に応じて、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択するための分圧制御信号ＣＶｍを分圧回路１３に出力する。このとき、分圧回路１３は、分圧制御信号ＣＶｍに応じて、ｘ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択する。内部電源回路１０は、ｘ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例１によれば、上述の効果を実現することができる。

図６は、本発明の第１実施形態による半導体集積回路装置の変形例２の構成を示している。図７は、分圧回路１３及び論理回路２０の構成例を示している。

本発明の第１実施形態による半導体集積回路装置の変形例２では、１番目からｎ番目（ｎは整数である）までのＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎをｘ個（ｘは、ｎより小さい整数である）のＲＡＭ回路ブロック群とし、ｘ個のＲＡＭ回路ブロック群の各々の個数が同じＮであり、そのＮは、ｎ＝ｘ×Ｎを満たす整数であるものとする。そこで、Ｎ＝４としたとき、ｘ個のＲＡＭ回路ブロック群は、それぞれ、ＲＡＭ回路ブロック群ＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎとして表される。ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置されている。この場合、内部電源回路１０に接続された内部電源配線には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎの配置場所にそれぞれ対応する寄生抵抗Ｒ１〜Ｒ４、…、Ｒｎ−３〜Ｒｎが生じる。これにより、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎに対して、その配置場所に応じたドロップ電圧が生じる。そこで、上述の効果を実現するために、内部電源回路１０には、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎのそれぞれに対して、寄生抵抗に応じたｘ通りの電圧が設定されている。即ち、ｘ通りの電圧は、寄生抵抗が最も小さいもの（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）から最も大きいもの（Ｒ１＋…＋Ｒｎ）まで順番に高くなる。本実施形態では、ｘ通りの電圧は、内部電源回路１０に最も近いものから最も遠いものまで順番に高くなる。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｘ通りの電圧のうちの、選択ＲＡＭ回路ブロックの位置に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例２によれば、制御するステップ数をｎからｘ｛ｘ＝（１／４）×ｎ｝に減らすことができる。

本発明の第１実施形態による半導体集積回路装置の変形例２では、上述の効果を更に実現するために、内部電源回路１０は、ｘ通りの電圧を設定するためのｘ通りの分圧比｛第１抵抗素子１４（（ｘ＋１）個の電流経路部）、第２抵抗素子１５｝を有する分圧回路１３を備えている。ｘ通りの分圧比｛１番目からｘ番目までの電流経路部、第２抵抗素子１５｝は、それぞれ、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎに対応している。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｘ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択し、ｘ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例２によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置の変形例２では、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎには、それぞれ、自身が選択されるときにＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬ４、…、ＳＥＬｎ−３〜ＳＥＬｎが供給される。具体的には、論理回路２０は、更に、ＮＯＲ論理ゲート２２−１〜２２−ｘと、インバータ（反転ゲート）２３−１〜２３−ｘと、を備えている。ＮＯＲ論理ゲート２２−１、…、２２−ｘは、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬ４、…、ＳＥＬｎ−３〜ＳＥＬｎを入力し、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬ４、…、ＳＥＬｎ−３〜ＳＥＬｎの信号レベルに基づいて否定論理和を施し、その結果をインバータ２３−１、…、２３−ｘに出力する。インバータ２３−１、…、２３−ｘは、上記の結果を反転してＮＯＲ論理ゲート２１に出力すると共に、その反転結果をそれぞれ分圧制御信号ＣＶ４、…、ＣＶｎとして分圧回路１３に出力する。ＮＯＲ論理ゲート２１は、分圧制御信号ＣＶ４、…、ＣＶｎを入力し、分圧制御信号ＣＶ４、…、ＣＶｎの信号レベルに基づいて否定論理和を施し、その結果として分圧制御信号ＣＶ０を分圧回路１３に出力する。分圧回路１３の第１抵抗素子１４は、ｘ通りの電圧を設定するために並列接続された（ｘ＋１）個の電流経路部を備えている。そこで、上述の効果を更に実現するために、論理回路２０は、選択ＲＡＭ回路ブロックを選択するためのＲＡＭ回路ブロック活性化信号に応じて、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択するための分圧制御信号ＣＶｍを分圧回路１３に出力する。このとき、分圧回路１３は、分圧制御信号ＣＶｍに応じて、ｘ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択する。内部電源回路１０は、ｘ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例２によれば、上述の効果を実現することができる。

図８は、本発明の第１実施形態による半導体集積回路装置の変形例３の構成を示している。図９は、分圧回路１３及び論理回路２０の構成例を示している。

本発明の第１実施形態による半導体集積回路装置の変形例３では、１番目からｎ番目（ｎは整数である）までのＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎをｘ個（ｘは、ｎより小さい整数である）のＲＡＭ回路ブロック群であるものとする。ここで、ｘ個のＲＡＭ回路ブロック群の各々の個数が異なるものとする。例えば、ｘ個のＲＡＭ回路ブロック群は、それぞれ、ＲＡＭ回路ブロック群ＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎとして表される。ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置されている。この場合、内部電源回路１０に接続された内部電源配線には、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎの配置場所にそれぞれ対応する寄生抵抗Ｒ１、Ｒ２〜Ｒ４、…、Ｒｎ−３〜Ｒｎが生じる。これにより、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎに対して、その配置場所に応じたドロップ電圧が生じる。そこで、上述の効果を実現するために、内部電源回路１０には、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎのそれぞれに対して、寄生抵抗に応じたｘ通りの電圧が設定されている。即ち、ｘ通りの電圧は、寄生抵抗が最も小さいもの（Ｒ１）から最も大きいもの（Ｒ１＋…＋Ｒｎ）まで順番に高くなる。本実施形態では、ｘ通りの電圧は、内部電源回路１０に最も近いものから最も遠いものまで順番に高くなる。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｘ通りの電圧のうちの、選択ＲＡＭ回路ブロックの位置に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例３によれば、制御するステップ数をｎからｘに減らすことができる。

本発明の第１実施形態による半導体集積回路装置の変形例３では、上述の効果を更に実現するために、内部電源回路１０は、ｘ通りの電圧を設定するためのｘ通りの分圧比｛第１抵抗素子１４（（ｘ＋１）個の電流経路部）、第２抵抗素子１５｝を有する分圧回路１３を備えている。ｘ通りの分圧比｛１番目からｘ番目までの電流経路部、第２抵抗素子１５｝は、それぞれ、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎに対応している。内部電源回路１０は、選択ＲＡＭ回路ブロックが選択されたとき、ｘ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択し、ｘ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例３によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置の変形例３では、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎには、それぞれ、自身が選択されるときにＲＡＭ回路ブロック活性化信号ＳＥＬ１、ＳＥＬ２〜ＳＥＬ４、…、ＳＥＬｎ−３〜ＳＥＬｎが供給される。具体的には、論理回路２０は、更に、ＮＯＲ論理ゲート２２−１〜２２−ｙ（この場合、ｙは、ｙ＝ｘ＋１を満たす整数）と、インバータ（反転ゲート）２３−１〜２３−ｙと、を備えている。この場合、論理回路２０は、ＲＡＭ回路ブロック活性化信号ＳＥＬ１を分圧制御信号ＣＶ１としてＮＯＲ論理ゲート２１と分圧回路１３とに出力する。ＮＯＲ論理ゲート２２−１、…、２２−ｙは、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬ２〜ＳＥＬ４、…、ＳＥＬｎ−３〜ＳＥＬｎを入力し、ＲＡＭ回路ブロック活性化信号ＳＥＬ２〜ＳＥＬ４、…、ＳＥＬｎ−３〜ＳＥＬｎの信号レベルに基づいて否定論理和を施し、その結果をインバータ２３−１、…、２３−ｙに出力する。インバータ２３−１、…、２３−ｙは、上記の結果を反転してＮＯＲ論理ゲート２１に出力すると共に、その反転結果をそれぞれ分圧制御信号ＣＶ４、…、ＣＶｎとして分圧回路１３に出力する。ＮＯＲ論理ゲート２１は、分圧制御信号ＣＶ１、ＣＶ４、…、ＣＶｎを入力し、分圧制御信号ＣＶ１、ＣＶ４、…、ＣＶｎの信号レベルに基づいて否定論理和を施し、その結果として分圧制御信号ＣＶ０を分圧回路１３に出力する。分圧回路１３の第１抵抗素子１４は、ｘ通りの電圧を設定するために並列接続された（ｘ＋１）個の電流経路部を備えている。そこで、上述の効果を更に実現するために、論理回路２０は、選択ＲＡＭ回路ブロックを選択するためのＲＡＭ回路ブロック活性化信号に応じて、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択するための分圧制御信号ＣＶｍを分圧回路１３に出力する。このとき、分圧回路１３は、分圧制御信号ＣＶｍに応じて、ｘ通りの分圧比のうちの、選択ＲＡＭ回路ブロックに対応する選択分圧比を選択する。内部電源回路１０は、ｘ通りの電圧のうちの選択分圧比に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第１実施形態による半導体集積回路装置の変形例３によれば、上述の効果を実現することができる。

本発明の第１実施形態による半導体集積回路装置の変形例３では、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎは、それぞれ、１個、…、３個、４個のＲＡＭ回路ブロックを有するＲＡＭ回路ブロック群として順番に配置されているが、これに限定されない。寄生抵抗の大きさにより、これらの順番が入れ替わってもよい。

（第２実施形態）
第１実施形態では、動作するＲＡＭ回路ブロックが１個の場合について説明したが、本発明の第２実施形態による半導体集積回路装置では、動作するＲＡＭ回路ブロックが同時に複数存在する場合について説明する。第２実施形態では、第１実施形態と重複する説明を省略する。

［構成］
本発明の第２実施形態による半導体集積回路装置の構成については、第１実施形態と同じである。

［動作］
本発明の第２実施形態による半導体集積回路装置の動作として、説明の簡便化のため、動作するＲＡＭ回路ブロックが２個同時に存在する場合について説明する。ここで、ＲＡＭ回路ブロック１個の動作電流をＩａｃｔとする。

ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２を選択するために、ＲＡＭ回路ブロック活性化信号ＳＥＬ１、ＳＥＬ２の信号レベルがハイレベル“Ｈ”に切り替わる。このとき、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２が動作状態になる。

内部電源回路１０は、分圧電圧ＦＢ１と基準電圧ＶＲＥＦとを比較して、内部電源電圧ＶＩＮＴ１を調整している。分圧電圧ＦＢ１は、論理回路２０の出力である分圧制御信号ＣＶ０〜ＣＶｍにより、その分圧比が可変制御される。第１実施形態で説明したように、本発明は、ＲＡＭ回路ブロックが選択され動作している期間、そのＲＡＭ回路ブロックが動作しているときの内部電源電圧のドロップ量に応じて、内部電源回路１０は、内部電源電圧ＶＩＮＴ１を高めにするというものである。そこで、複数のＲＡＭ回路ブロックが動作している場合、電圧変更量をどの程度高めにするかは、ＲＡＭ回路ブロックの性能のばらつきが、ＬＣＤドライバ全体の性能に影響をしないように、バランスを考えて決める必要がある。考え方について次に説明する。

図１０は、ＲＡＭ回路ブロックのアクセススピードとそのＲＡＭ回路ブロックにかかる電源電圧との関係を示すグラフである。横軸は電圧を表し、縦軸はアクセススピードを表している。図中右下がりの特性線は、ＲＡＭ回路ブロックのアクセススピードの負の内部電源電圧依存を示している。Ｖｃｃｉｎｔ１は、アクセススピードから決まる内部電源電圧の下限を示している。Ｖｃｃｉｎｔ２は、回路を構成するＴｒ寿命や信頼性を確保するためのＲＡＭ回路ブロックにかけてよい内部電源電圧の上限を示している。ｔａｃｃ１は、ＬＣＤドライバの性能を確保するためのＲＡＭ回路ブロックのアクセススピードの低速側限界であり、ｔａｃｃ２は、ＬＣＤドライバの性能を確保するためのＲＡＭ回路ブロックのアクセススピードの高速側限界である。ΔＶｃｃｉｎｔは、内部電源電圧ばらつき量の許容上限に相当する。Δｔａｃｃは、ＲＡＭ回路ブロックとデータをやりとりする論理回路が許容可能なＲＡＭ回路ブロックのアクセススピードばらつき量の上限である。

ＲＡＭ回路ブロックは、許容可能なアクセススピードばらつきΔｔａｃｃから決まる許容可能な内部電源電圧ばらつきΔＶｃｃｉｎｔが存在する。複数のＲＡＭ回路ブロックを同時に動作させる場合の、内部電源電圧のドロップ補償量は、この許容可能な内部電源電圧とアクセススピードの範囲に収まるように決めてやればよい。

一般には、内部電源電圧の低い側のほうが回路性能の発揮に対してマージンが少ない場合が多い。そこで、本実施形態では、例として、内部電源回路１０から遠い場所に配置しているＲＡＭ回路ブロックＲＡＭ２のほうの性能を補償する。即ち、ＲＡＭ回路ブロックＲＡＭ２の電源ポートにかかる内部電源電圧のドロップを補償する。

このような例では、選択したＲＡＭ回路ブロックＲＡＭ１及びＲＡＭ２の動作電流Ｉａｃｔ×２と、内部電源回路１０からＲＡＭ回路ブロックＲＡＭ２の電源ポートに至る内部電源配線の寄生抵抗（Ｒ１＋Ｒ２）より、内部電源電圧のドロップ補償量は、（（（Ｉａｃｔ×２）×Ｒ１）＋（Ｉａｃｔ×Ｒ２））となる。この場合、ＲＡＭ回路ブロックＲＡＭ１の電源ポートＶＩＮＴ１１にかかる内部電源電圧は、（ＶＩＮＴ１＋（Ｉａｃｔ×Ｒ２））となり、（Ｉａｃｔ×Ｒ２）分、ＲＡＭ回路ブロックＲＡＭ１にかかる内部電源電圧は高いことになる。もちろん先ほど説明したように、許容可能な内部電源電圧とアクセススピードの範囲に収まっていれば、回路動作上の問題はない。収まっていない場合は、ＲＡＭ回路ブロックの動作電流の削減や内部電源配線の寄生抵抗の削減等の工夫が必要になる（この場合については第３実施形態にて後述する）。

従って、ＲＡＭ回路ブロックＲＡＭ１及びＲＡＭ２を選択したとき、内部電源回路１０は、その出力電圧ＶＩＮＴ１’として、内部電源電圧ＶＩＮＴ１と（（（Ｉａｃｔ×２）×Ｒ１）＋（Ｉａｃｔ×Ｒ２））分のドロップ電圧とを加算した電圧、即ち、ＶＩＮＴ１＋（（（Ｉａｃｔ×２）×Ｒ１）＋（Ｉａｃｔ×Ｒ２））を出力する。これにより、内部電源配線の寄生抵抗とＲＡＭ回路ブロックＲＡＭ１及びＲＡＭ２の動作電流によりドロップが生じても、遠端側のＲＡＭ回路ブロックＲＡＭ２の電源ポートＶＩＮＴ１２には、ＶＩＮＴ１の電圧がかかっている。このように内部電源配線の寄生抵抗による電圧のドロップが存在しても、ＲＡＭ回路ブロックＲＡＭ２のアクセススピードが悪化しないＬＣＤドライバを実現できる。

図１１は、本発明の第２実施形態による半導体集積回路装置の動作として、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎと、内部電源回路１０の出力電圧ＶＩＮＴ１’と、電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎにかかるときの電圧との関係を示すタイミングチャートである。ここで、横軸は時間を表し、縦軸は電圧を表している。内部電源回路１０の出力電圧ＶＩＮＴ１’は、ＲＡＭ回路ブロックの動作状態に応じて可変制御されている。選択されて動作しているＲＡＭ回路ブロックがＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２である場合、内部電源ポートＶＩＮＴ１２〜ＶＩＮＴ１ｎにかかる出力電圧ＶＩＮＴ１’は、ドロップせず一定に制御される。

第２実施形態では、ＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２や、ＲＡＭ回路ブロックＲＡＭｎ−１、ＲＡＭｎについて説明を行ったが、同時に複数動作させるアクセスがあった場合でも、同様の考え方で本発明は適用可能である。

また内部電源電圧の設定レンジを小さくするという点から、同時に複数のＲＡＭ回路ブロックを活性化する場合は、隣接したＲＡＭ回路ブロックのほうが内部電源配線の寄生抵抗の差を小さくできるので、同時に動作するＲＡＭ回路ブロックを隣接して配置するほうが望ましい。逆に言えば、隣接しているＲＡＭ回路ブロックを同時に動作するように選択制御するほうが望ましい。しかし、図１０でも示したように、内部電源電圧のドロップ量が、許容可能な内部電源電圧ばらつき範囲とアクセススピードのばらつき範囲に整合して収まるのであれば、隣接するＲＡＭ回路ブロックを常に同時に選択するような制御でなくても構わない。従って、他の優先すべき設計上の課題があるならば、そちらを優先してＲＡＭ回路ブロックの配置や選択動作を最適化して構わない。

以上、第２実施形態として、２個同時に動作する場合について説明を行ったが、もちろん、３個以上のＲＡＭ回路ブロックを同時に動作させる場合でも、上述した制限の範囲内で本発明は適用可能である。

［効果］
本発明の第２実施形態による半導体集積回路装置の効果について説明する。

本発明の第２実施形態による半導体集積回路装置によれば、ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに分割されたＲＡＭ回路と、内部電源回路１０と、を具備している。ＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎのうちの、２つ以上のＲＡＭ回路ブロックである選択ＲＡＭ回路ブロックが選択される。このとき、内部電源回路１０は、選択ＲＡＭ回路ブロックの配置場所に応じた電圧を出力電圧ＶＩＮＴ１’として選択ＲＡＭ回路ブロックに供給する。これにより、本発明の第２実施形態による半導体集積回路装置によれば、第１実施形態と同じ効果を実現する。

また、本発明の第２実施形態による半導体集積回路装置によれば、第１実施形態の効果に加えて、複数のＲＡＭ回路ブロックを同時に動作させる場合でも適用可能である。本発明の第２実施形態による半導体集積回路装置によれば、複数のＲＡＭ回路ブロックを同時に動作させることでデータアクセスの高速化が可能になり、ＬＣＤドライバの高性能化が可能になる。

（第３実施形態）
第２実施形態で言及した許容可能な内部電源電圧とアクセススピードの範囲に収める工夫として、本発明の第３実施形態による半導体集積回路装置では、ＲＡＭ回路ブロックの動作電流の削減や内部電源配線の寄生抵抗の削減の方法について説明する。第３実施形態では、第１、２実施形態と重複する説明を省略する。

［構成］
図１２は、本発明の第３実施形態による半導体集積回路装置の構成を示している。この半導体集積回路装置のＲＡＭ回路は、複数のＲＡＭ回路ブロックとして、大きく２つに分けられてレイアウトされる。このＲＡＭ回路は、第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎ（ｎは整数である）と、第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎと、に分割されている。

第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎは、内部電源回路１０から近い順に１番目からｎ番目まで配置されているものとする。第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎは、内部電源回路１０から近い順に１番目からｎ番目まで配置されているものとする。内部電源回路１０には、内部電源配線が接続されている。内部電源配線は、内部電源回路１０から引き回されたあと、第１、２内部電源配線として分岐され、第１、２内部電源配線はそれぞれ第１、２グループに引き回される。内部電源配線は内部電源回路１０から分岐点までは、分岐点以降の寄生抵抗に比べて相対的に低抵抗にレイアウトされているものとする。

第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎは第１内部電源配線に並列に接続されている。第１内部電源配線には、第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎの配置場所にそれぞれ対応する寄生抵抗としてｎ個の寄生抵抗ＲＲ１〜ＲＲｎが生じる。即ち、第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎは、それぞれ、ｎ個の電源ポートを介して第１内部電源配線に接続され、第１内部電源配線の電源ポート間には、それぞれ、第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎに対応するｎ個の寄生抵抗ＲＲ１〜ＲＲｎが生じる。説明簡便化のため、ｎ個の寄生抵抗ＲＲ１〜ＲＲｎの抵抗値は全て等しいものとする。

第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎは第２内部電源配線に並列に接続されている。第２内部電源配線には、第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎの配置場所にそれぞれ対応する寄生抵抗としてｎ個の寄生抵抗ＲＬ１〜ＲＬｎが生じる。即ち、第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎは、それぞれ、ｎ個の電源ポートを介して第２内部電源配線に接続され、第２内部電源配線の電源ポート間には、それぞれ、第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎに対応するｎ個の寄生抵抗ＲＬ１〜ＲＬｎが生じる。説明簡便化のため、ｎ個の寄生抵抗ＲＬ１〜ＲＬｎの抵抗値は全て等しいものとする。

第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎには、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬＲ１〜ＳＥＬＲｎを供給するためのｎ本の信号線が接続されている。そのｎ本の信号線は、論理回路２０の入力にも接続されている。第２グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎには、それぞれ、ＲＡＭ回路ブロック活性化信号ＳＥＬＬ１〜ＳＥＬＬｎを供給するためのｎ本の信号線が接続されている。そのｎ本の信号線は、論理回路２０の入力にも接続されている。論理回路２０は、ＲＡＭ回路ブロック活性化信号ＳＥＬＲ１〜ＳＥＬＲｎ、ＳＥＬＬ１〜ＳＥＬＬｎにより、分圧制御信号ＣＶｍ（ｍは０〜ｎを満たす整数）を分圧回路１３に供給する。

例えば、第１グループにおけるｎ個のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎは、第１、２実施形態におけるｎ個のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭｎに対応し、ＲＡＭ回路ブロック活性化信号ＳＥＬＲ１〜ＳＥＬＲｎは、第１、２実施形態におけるＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎに対応する。

［動作］
本発明の第３実施形態による半導体集積回路装置の動作として、説明の簡便化のため、動作するＲＡＭ回路ブロックが２個同時に存在する場合について説明する。ここで、ＲＡＭ回路ブロック１個の動作電流をＩａｃｔとする。

ＲＡＭ回路ブロックＲＡＭＲ１、ＲＡＭＬ１を選択するために、ＲＡＭ回路ブロック活性化信号ＳＥＬＲ１、ＳＥＬＬ１の信号レベルがハイレベル“Ｈ”に切り替わる。このとき、ＲＡＭ回路ブロックＲＡＭＲ１、ＲＡＭＬ１が動作状態になる。

選択したＲＡＭ回路ブロックＲＡＭＲ１及びＲＡＭＬ１の動作電流Ｉａｃｔと、内部電源回路１０からそれぞれのＲＡＭ回路ブロックＲＡＭＲ１及びＲＡＭＬ１の電源ポートに至る内部電源配線の寄生抵抗ＲＲ１及びＲＬ１より、それぞれの内部電源電圧のドロップ補償量は、ＲＡＭ回路ブロックＲＡＭＲ１側で（Ｉａｃｔ×ＲＲ１）であり、ＲＡＭ回路ブロックＲＡＭＬ１側で（Ｉａｃｔ×ＲＬ１）となる。

ここで同時に動作するＲＡＭ回路ブロックの配置場所を、内部電源配線の寄生抵抗が等しくなるようにレイアウトする。望ましくは、電圧ドロップ量が等しくなるようにレイアウトする。もしくは内部電源配線の寄生抵抗が同じＲＡＭ回路ブロックを動作させるように選択動作させてもよい。そのようにすることで、内部電源回路の出力電圧のドロップ補償制御を単純化することができる。

このように、第３実施形態では、内部電源回路１０の出力電圧ＶＩＮＴ１’に対するドロップ補償量を考慮して、ＶＩＮＴ１＋（Ｉａｃｔ×ＲＬ１）に制御することで、複数のＲＡＭ回路ブロックＲＡＭＲ１及びＲＡＭＬ１を選択したときにも、それぞれのＲＡＭ回路ブロックの電源ポートにかかる電圧を同じ電圧とすることができる。

また、第３実施形態では、内部電源回路１０に最も近いＲＡＭ回路ブロックＲＡＭＲ１及びＲＡＭＬ１を例にして説明したが、内部電源回路１０から最も遠いＲＡＭ回路ブロックＲＡＭＲｎ及びＲＡＭＬｎを同時に動作させる場合でも同様に、それぞれのＲＡＭ回路ブロックの電源ポートにかかる電圧を同じ電圧とすることができる。

また、第３実施形態では、同時に動作するＲＡＭ回路ブロックを、異なる系統の内部電源配線に分散して配置することで、ひとつの系統に流れるＲＡＭ回路ブロックの動作電流を最小化し、回路動作で生じる内部電源電圧のドロップを抑制しているものである。この原理に添う内容であれば、ここで説明した大きく２グループに分割してレイアウトする実施例以外にも、例えば３グループ以上の分割したレイアウトでも適用可能である。

［効果］
本発明の第３実施形態による半導体集積回路装置の効果について説明する。

本発明の第３実施形態による半導体集積回路装置によれば、ＲＡＭ回路は、第１、２実施形態における複数のＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎを複数グループだけ有している。例えば、ＲＡＭ回路は、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎであるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎであるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎと、を有している。第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置される。内部電源配線には、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎの配置場所にそれぞれ対応する寄生抵抗ＲＲ１〜ＲＲｎが生じ、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎの配置場所にそれぞれ対応する寄生抵抗ＲＬ１〜ＲＬｎが生じる。選択ＲＡＭ回路ブロックは、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲｎのうちの少なくとも１つのＲＡＭ回路ブロックと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬｎのうちの少なくとも１つのＲＡＭ回路ブロックを含んでいる。これにより、本発明の第３実施形態による半導体集積回路装置によれば、その効果として、ＲＡＭ回路ブロックの動作電流の削減や内部電源配線の寄生抵抗の削減を実現できる。

なお、本発明の第３実施形態による半導体集積回路装置において、ＬＣＤドライバに搭載したＲＡＭ回路ブロックの個数ｎに対して、内部電源回路１０の出力電圧ＶＩＮＴ１’を、ＲＡＭ回路ブロックの選択状態に応じてｎ段階で制御することについて説明したが、これに限定するものではない。本発明の第３実施形態による半導体集積回路装置の変形例として、許容可能な内部電源電圧とアクセススピードの範囲内であれば（これについては図１０で説明済み）、制御するステップ数を減らしても構わない。

図１３Ａ、Ｂは、本発明の第３実施形態による半導体集積回路装置の変形例１の構成を示している。

本発明の第３実施形態による半導体集積回路装置の変形例１では、ＲＡＭ回路は、第１実施形態の変形例１における複数のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎを複数グループだけ有している。例えば、ＲＡＭ回路は、第１グループにおけるＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎであるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ２、…、ＲＡＭＲｎ−１〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ２、…、ＲＡＭｎ−１〜ＲＡＭｎであるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ２、…、ＲＡＭＬｎ−１〜ＲＡＭＬｎと、を有している。第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ２、…、ＲＡＭＲｎ−１〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ２、…、ＲＡＭＬｎ−１〜ＲＡＭＬｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置される。内部電源配線には、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ２、…、ＲＡＭＲｎ−１〜ＲＡＭＲｎの配置場所にそれぞれ対応する寄生抵抗ＲＲ１〜ＲＲ２、…、ＲＲｎ−１〜ＲＲｎが生じ、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ２、…、ＲＡＭＬｎ−１〜ＲＡＭＬｎの配置場所にそれぞれ対応する寄生抵抗ＲＬ１〜ＲＬ２、…、ＲＬｎ−１〜ＲＬｎが生じる。選択ＲＡＭ回路ブロックは、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ２、…、ＲＡＭＲｎ−１〜ＲＡＭＲｎのうちの少なくとも１つのＲＡＭ回路ブロックと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ２、…、ＲＡＭＬｎ−１〜ＲＡＭＬｎのうちの少なくとも１つのＲＡＭ回路ブロックを含んでいる。

図１４Ａ、Ｂは、本発明の第３実施形態による半導体集積回路装置の変形例２の構成を示している。

本発明の第３実施形態による半導体集積回路装置の変形例２では、ＲＡＭ回路は、第１実施形態の変形例２における複数のＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎを複数グループだけ有している。例えば、ＲＡＭ回路は、第１グループにおけるＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎであるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭ１〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎであるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎと、を有している。第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置される。内部電源配線には、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎの配置場所にそれぞれ対応する寄生抵抗ＲＲ１〜ＲＲ４、…、ＲＲｎ−３〜ＲＲｎが生じ、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎの配置場所にそれぞれ対応する寄生抵抗ＲＬ１〜ＲＬ４、…、ＲＬｎ−３〜ＲＬｎが生じる。選択ＲＡＭ回路ブロックは、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎのうちの少なくとも１つのＲＡＭ回路ブロックと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎのうちの少なくとも１つのＲＡＭ回路ブロックを含んでいる。

図１５Ａ、Ｂは、本発明の第３実施形態による半導体集積回路装置の変形例３の構成を示している。

本発明の第３実施形態による半導体集積回路装置の変形例３では、ＲＡＭ回路は、第１実施形態の変形例３における複数のＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎを複数グループだけ有している。例えば、ＲＡＭ回路は、第１グループにおけるＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎであるＲＡＭ回路ブロックＲＡＭＲ１、ＲＡＭＲ２〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭ１、ＲＡＭ２〜ＲＡＭ４、…、ＲＡＭｎ−３〜ＲＡＭｎであるＲＡＭ回路ブロックＲＡＭＬ１、ＲＡＭＬ２〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎと、を有している。第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１、ＲＡＭＲ２〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１、ＲＡＭＬ２〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎは、内部電源回路１０に最も近いものから最も遠いものまで順番に配置される。内部電源配線には、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１、ＲＡＭＲ２〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎの配置場所にそれぞれ対応する寄生抵抗ＲＲ１、ＲＲ２〜ＲＲ４、…、ＲＲｎ−３〜ＲＲｎが生じ、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１、ＲＡＭＬ２〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎの配置場所にそれぞれ対応する寄生抵抗ＲＬ１、ＲＬ２〜ＲＬ４、…、ＲＬｎ−３〜ＲＬｎが生じる。選択ＲＡＭ回路ブロックは、第１グループにおけるＲＡＭ回路ブロックＲＡＭＲ１、ＲＡＭＲ２〜ＲＡＭＲ４、…、ＲＡＭＲｎ−３〜ＲＡＭＲｎのうちの少なくとも１つのＲＡＭ回路ブロックと、第２グループにおけるＲＡＭ回路ブロックＲＡＭＬ１、ＲＡＭＬ２〜ＲＡＭＬ４、…、ＲＡＭＬｎ−３〜ＲＡＭＬｎのうちの少なくとも１つのＲＡＭ回路ブロックを含んでいる。

また、本発明の第１〜３実施形態による半導体集積回路装置において、同じ種類のＲＡＭ回路ブロックを用いたが、これに限定するものではない。異なる種類の回路ブロックの場合でも、適用可能である。また異なる種類の回路ブロックを混在させてもよい。動作電流はそれぞれ異なるだろうが、内部電源電圧のドロップ量に応じて内部電源回路１０の出力である内部電源電圧ＶＩＮＴ１を、制御するという原理にそって、適用可能である。

また、本発明の第１〜３実施形態による半導体集積回路装置において、内部電源回路１０の出力電圧ＶＩＮＴ１’の制御方式を分圧比の変更により制御する方法で説明したが、他の回路方式、制御方式で実現しても構わない。

また、本発明の第１〜３実施形態による半導体集積回路装置において、内部電源回路１０の出力電圧ＶＩＮＴ１’を高めに制御している期間を、ＲＡＭ回路ブロック活性化信号がハイレベル“Ｈ”になっている期間で説明を行ったが、回路によっては活性化信号がオフ状態となってもしばらく動作を継続する回路もある。従って、そのような回路に対して本発明を適用する場合、回路が活性化している期間中は、内部電源回路１０は内部電源電圧ＶＩＮＴ１を高めに制御しているように制御期間を設定すべきである。

また、本発明の第１〜３実施形態による半導体集積回路装置において、内部電源電圧を内部電源回路の出力電圧と同等程度に維持する視点で説明を行ったが、動作状態に応じて、必要な回路ブロックに対して、電圧ドロップを考慮しても、更に電源ポートにかかる電圧が高めになるように、内部電源回路の出力電圧を高めに制御してもよい。

また、本発明の第１〜３実施形態による半導体集積回路装置において、ＬＣＤドライバに搭載するＲＡＭ回路ブロックを例に本発明の説明を行ったが、電源配線の寄生抵抗による電源電圧のドロップを改善する目的に沿うものであれば、どのような半導体集積回路装置にも本発明は適用可能である。

図１は、本発明の第１、２実施形態による半導体集積回路装置の構成を示している。 図２は、本発明の第１、２実施形態による半導体集積回路装置における分圧回路１３及び論理回路２０の構成例を示している。 図３Ａは、本発明の第１実施形態による半導体集積回路装置の動作として、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎと、内部電源回路１０の出力電圧ＶＩＮＴ１’と、電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎにかかるときの電圧との関係を示すタイミングチャートである。 図３Ｂは、本発明の第１実施形態による半導体集積回路装置の動作として、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎと、内部電源回路１０の出力電圧ＶＩＮＴ１’と、電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎにかかるときの電圧との関係を示すタイミングチャートである。 図４は、本発明の第１実施形態による半導体集積回路装置の変形例１の構成を示している。 図５は、本発明の第１実施形態による半導体集積回路装置の変形例１における分圧回路１３及び論理回路２０の構成例を示している。 図６は、本発明の第１実施形態による半導体集積回路装置の変形例２の構成を示している。 図７は、本発明の第１実施形態による半導体集積回路装置の変形例２における分圧回路１３及び論理回路２０の構成例を示している。 図８は、本発明の第１実施形態による半導体集積回路装置の変形例３の構成を示している。 図９は、本発明の第１実施形態による半導体集積回路装置の変形例３における分圧回路１３及び論理回路２０の構成例を示している。 図１０は、本発明の第２実施形態による半導体集積回路装置の動作として、ＲＡＭ回路ブロックのアクセススピードとそのＲＡＭ回路ブロックにかかる電源電圧との関係を示すグラフである。 図１１は、本発明の第２実施形態による半導体集積回路装置の動作として、ＲＡＭ回路ブロック活性化信号ＳＥＬ１〜ＳＥＬｎと、内部電源回路１０の出力電圧ＶＩＮＴ１’と、電源ポートＶＩＮＴ１１〜ＶＩＮＴ１ｎにかかるときの電圧との関係を示すタイミングチャートである。 図１２は、本発明の第３実施形態による半導体集積回路装置の構成を示している。 図１３Ａは、本発明の第３実施形態による半導体集積回路装置の変形例１の構成を示している。 図１３Ｂは、本発明の第３実施形態による半導体集積回路装置の変形例１の構成を示している。 図１４Ａは、本発明の第３実施形態による半導体集積回路装置の変形例２の構成を示している。 図１４Ｂは、本発明の第３実施形態による半導体集積回路装置の変形例２の構成を示している。 図１５Ａは、本発明の第３実施形態による半導体集積回路装置の変形例３の構成を示している。 図１５Ｂは、本発明の第３実施形態による半導体集積回路装置の変形例３の構成を示している。

符号の説明

１０ 内部電源回路、
１１ 出力ノード、
１２ 内部電源制御回路、
１３ 分圧回路、
１４ 第１抵抗素子、
１５ 第２抵抗素子、
１６ 出力ノード、
１７ 差分増幅回路、
１８ スイッチ、
２０ 論理回路、
２１ ＮＯＲ論理ゲート、
ＣＶｍ、ＣＶ０〜ＣＶｎ 分圧制御信号、
ＦＢ１ 分圧電圧、
ＲＡＭ１〜ＲＡＭｎ ＲＡＭ回路ブロック、
ＲＢ１ 抵抗、
ＲＢ２ 抵抗、
Ｒ１〜Ｒｎ 寄生抵抗、
ＳＥＬ１〜ＳＥＬｎ ＲＡＭ回路ブロック活性化信号、
ＶＣＣ 電源、
ＶＩＮＴ１ 内部電源電圧、
ＶＩＮＴ１’ 出力電圧、
ＶＩＮＴ１１〜ＶＩＮＴ１ｎ 電源ポート、
ＲＡＭＲ１〜ＲＡＭＲｎ ＲＡＭ回路ブロック、
ＲＡＭＬ１〜ＲＡＭＬｎ ＲＡＭ回路ブロック、
ＲＲ１〜ＲＲｎ 寄生抵抗、
ＲＬ１〜ＲＬｎ 寄生抵抗、

Claims (16)

1. 複数のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路ブロックに分割されたＲＡＭ回路と、
   前記複数のＲＡＭ回路ブロックのうちの選択ＲＡＭ回路ブロックが選択されたとき、前記選択ＲＡＭ回路ブロックの配置場所に応じた電圧を出力電圧として前記選択ＲＡＭ回路ブロックに供給する内部電源回路と、
   を具備する半導体集積回路装置。
2. 前記内部電源回路は、内部電源配線に接続され、
   前記内部電源配線には、前記複数のＲＡＭ回路ブロックの配置場所にそれぞれ対応する寄生抵抗が生じ、
   前記内部電源回路には、前記複数のＲＡＭ回路ブロックのそれぞれに対して、前記寄生抵抗に応じた複数通りの電圧が設定され、
   前記内部電源回路は、前記選択ＲＡＭ回路ブロックが選択されたとき、
   前記複数通りの電圧のうちの、前記選択ＲＡＭ回路ブロックの位置に応じた電圧を前記出力電圧として前記選択ＲＡＭ回路ブロックに供給する、
   請求項１に記載の半導体集積回路装置。
3. 前記内部電源回路は、
   前記複数通りの電圧を設定するための複数通りの分圧比を有する分圧回路を備え、
   前記複数通りの分圧比は、それぞれ、前記複数のＲＡＭ回路ブロックに対応し、
   前記内部電源回路は、前記選択ＲＡＭ回路ブロックが選択されたとき、
   前記複数通りの分圧比のうちの、前記選択ＲＡＭ回路ブロックに対応する選択分圧比を選択し、
   前記複数通りの電圧のうちの前記選択分圧比に応じた電圧を前記出力電圧として前記選択ＲＡＭ回路ブロックに供給する、
   請求項２に記載の半導体集積回路装置。
4. 前記複数のＲＡＭ回路ブロックには、それぞれ、自身が選択されるときにＲＡＭ回路ブロック活性化信号が供給され、
   前記半導体集積回路装置は、
   前記選択ＲＡＭ回路ブロックを選択するための前記ＲＡＭ回路ブロック活性化信号に応じて、前記選択ＲＡＭ回路ブロックに対応する前記選択分圧比を選択するための分圧制御信号を前記分圧回路に出力する論理回路、
   を更に具備し、
   前記分圧回路は、前記分圧制御信号に応じて、前記複数通りの分圧比のうちの、前記選択ＲＡＭ回路ブロックに対応する前記選択分圧比を選択し、
   前記内部電源回路は、前記複数通りの電圧のうちの前記選択分圧比に応じた電圧を前記出力電圧として前記選択ＲＡＭ回路ブロックに供給する、
   請求項３に記載の半導体集積回路装置。
5. 前記内部電源回路は、内部電源電圧を発生し、
   前記複数のＲＡＭ回路ブロックの各々は、前記内部電源配線に並列に接続され、
   前記複数のＲＡＭ回路ブロックがそれぞれ選択されて動作したとき、前記複数のＲＡＭ回路ブロックに対して、それぞれ、前記複数のＲＡＭ回路ブロックの動作電流と、前記内部電源回路から前記複数のＲＡＭ回路ブロックまでの前記寄生抵抗とによる複数通りのドロップ電圧が発生し、
   前記複数通りの電圧は、それぞれ、前記内部電源電圧と前記複数通りのドロップ電圧とを加算した電圧である、
   請求項２〜４のいずれかに記載の半導体集積回路装置。
6. 前記複数のＲＡＭ回路ブロックを１番目からｎ番目（ｎは整数である）までのｎ個のＲＡＭ回路ブロックとし、
   前記ｎ個のＲＡＭ回路ブロックの配置場所にそれぞれ対応する前記寄生抵抗をＲ１、Ｒ１＋Ｒ２、…、Ｒ１＋…＋Ｒｎとし、
   前記ｎ個のＲＡＭ回路ブロックの各々の動作電流をＩａｃｔとし、
   前記内部電源電圧をＶＩＮＴ１とし、
   前記選択ＲＡＭ回路ブロックを第ｊ番目（ｊは１≦ｊ≦ｎを満たす整数）のＲＡＭ回路ブロックとし、
   前記複数通りの電圧のうちの、前記第ｊ番目のＲＡＭ回路ブロックに対する電圧を前記出力電圧とし、
   前記出力電圧をＶＩＮＴ１’としたとき、ＶＩＮＴ１’は、
   

   

   により表される、
   請求項５に記載の半導体集積回路装置。
7. 前記複数のＲＡＭ回路ブロックを１番目からｎ番目（ｎは整数である）までのｎ個のＲＡＭ回路ブロックとし、
   前記ｎ個のＲＡＭ回路ブロックをｘ個（ｘは、ｎより小さい整数である）のＲＡＭ回路ブロック群としたとき、
   前記内部電源回路は、内部電源配線に接続され、
   前記内部電源配線には、前記ｘ個のＲＡＭ回路ブロック群の配置場所にそれぞれ対応する寄生抵抗が生じ、
   前記内部電源回路には、前記ｘ個のＲＡＭ回路ブロック群のそれぞれに対して、前記寄生抵抗に応じたｘ通りの電圧が設定され、
   前記内部電源回路は、前記選択ＲＡＭ回路ブロックが選択されたとき、
   前記ｘ通りの電圧のうちの、前記選択ＲＡＭ回路ブロックの位置に応じた電圧を前記出力電圧として前記選択ＲＡＭ回路ブロックに供給する、
   請求項１に記載の半導体集積回路装置。
8. 前記ｘ個のＲＡＭ回路ブロック群の各々の個数が同じＮであり、
   前記Ｎは、ｎ＝ｘ×Ｎを満たす整数としたとき、
   前記ＲＡＭ回路ブロック群は、Ｎ個のＲＡＭ回路ブロックとして表される、
   請求項７に記載の半導体集積回路装置。
9. 前記内部電源回路は、
   前記ｘ通りの電圧を設定するためのｘ通りの分圧比を有する分圧回路を備え、
   前記ｘ通りの分圧比は、それぞれ、前記ｘ個のＲＡＭ回路ブロック群に対応し、
   前記内部電源回路は、前記選択ＲＡＭ回路ブロックが選択されたとき、
   前記ｘ通りの分圧比のうちの、前記選択ＲＡＭ回路ブロックに対応する選択分圧比を選択し、
   前記ｘ通りの電圧のうちの前記選択分圧比に応じた電圧を前記出力電圧として前記選択ＲＡＭ回路ブロックに供給する、
   請求項７又は８に記載の半導体集積回路装置。
10. 前記ｘ個のＲＡＭ回路ブロック群には、それぞれ、自身が選択されるときにＲＡＭ回路ブロック活性化信号が供給され、
    前記半導体集積回路装置は、
    前記選択ＲＡＭ回路ブロックを選択するための前記ＲＡＭ回路ブロック活性化信号に応じて、前記選択ＲＡＭ回路ブロックに対応する前記選択分圧比を選択するための分圧制御信号を前記分圧回路に出力する論理回路、
    を更に具備し、
    前記分圧回路は、前記分圧制御信号に応じて、前記ｘ通りの分圧比のうちの、前記選択ＲＡＭ回路ブロックに対応する前記選択分圧比を選択し、
    前記内部電源回路は、前記ｘ通りの電圧のうちの前記選択分圧比に応じた電圧を前記出力電圧として前記選択ＲＡＭ回路ブロックに供給する、
    請求項９に記載の半導体集積回路装置。
11. 前記複数のＲＡＭ回路ブロックは、前記寄生抵抗が最も小さいものから最も大きいものまで順番に配置されている、
    請求項２〜１０のいずれかに記載の半導体集積回路装置。
12. 前記複数のＲＡＭ回路ブロックは、前記内部電源回路に最も近いものから最も遠いものまで順番に配置されている、
    請求項１〜１１のいずれかに記載の半導体集積回路装置。
13. 前記選択ＲＡＭ回路ブロックは、前記複数のＲＡＭ回路ブロックのうちの１つのＲＡＭ回路ブロックである、
    請求項１〜１２のいずれかに記載の半導体集積回路装置。
14. 前記選択ＲＡＭ回路ブロックは、前記複数のＲＡＭ回路ブロックのうちの２つ以上のＲＡＭ回路ブロックである、
    請求項１〜１２のいずれかに記載の半導体集積回路装置。
15. 前記ＲＡＭ回路は、前記複数のＲＡＭ回路ブロックを複数グループだけ有し、
    前記選択ＲＡＭ回路ブロックは、
    前記複数グループの各々における前記複数のＲＡＭ回路ブロックのうちの少なくとも１つのＲＡＭ回路ブロック、
    を含む請求項１４に記載の半導体集積回路装置。
16. 請求項１〜１５のいずれかに記載の半導体集積回路装置が適用され、液晶ディスプレイパネルを駆動する液晶ディスプレイドライバ。

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