JPH05266224A - 半導体集積回路、及びそのレイアウト方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、電源配線で生じる不所望な
電圧低下を軽減することにある。 【構成】 外部から供給された電源電圧Ｖｄｄを降圧す
る降圧回路１０Ａ，１０Ｂ，１０Ｃと、この降圧回路に
よって生成された電圧を動作電圧とする複数の機能モジ
ュール２０Ａ，２０Ｂ，２０Ｃとを含んで半導体集積回
路が形成されるとき、上記機能モジュール毎に専用の降
圧回路を備えるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、及び
そのレイアウト技術に関し、例えばディジタル信号処理
プロセッサをコアユニットとするディジタル信号処理Ｌ
ＳＩが、スタンダードセル方式などにより特定用途向け
にＡＳＩＣ（アプリケーション・スペシフィック・イン
テグレーテッド・サーキット）展開されるような半導体
集積回路に適用して有効な技術に関する。

【０００２】

【従来の技術】ＭＯＳ−ＬＳＩの外部端子に供給される
電源電圧は、ＴＴＬコンパチブルを保つため通常５ボル
トとされるが、ＭＯＳＦＥＴのゲート酸化膜の薄膜化に
より、そのようなＭＯＳＦＥＴを含む機能モジュールの
動作電圧が３．３ボルトというように低下される傾向に
ある。そのように動作電圧が外部電源電圧よりも低く設
定された機能モジュールを含むＬＳＩにおいては、外部
から供給された電源電圧を低下させるための回路が必要
になり、そのような回路を降圧回路と称している。

【０００３】図４には従来の半導体集積回路における主
要ブロックが示される。

【０００４】図４において、１０は外部から供給される
Ｖｄｄを所定の電圧レベルにまで低下させるための降圧
回路、２０はこの降圧回路１０の出力電圧を動作電圧と
する複数の機能モジュールである。降圧回路１０と複数
の機能モジュール２０は半導体集積回路の内部電源線５
によって結合される。図４に示される構成では、複数の
機能モジュール２０によって単一の降圧回路１０が共有
されている。

【０００５】

【発明が解決しようとする課題】上記従来技術について
本発明者が検討したところ、以下のような問題点のある
ことが見いだされた。

【０００６】複数の機能モジュール２によって単一の降
圧回路１が共有されているため、ＬＳＩチップ全体の電
源容量を計算し、それを基に降圧回路１の容量設計を行
う必要があり、また、一度降圧電源回路１の設計が完了
した後に、何等かの事情により降圧回路の電源容量の変
更の必要性を生じた場合、降圧回路１の設計、及びレイ
アウトを再び行わなければならないから、工数増大が必
至とされる。さらに、内部電源回路５に存在する抵抗成
分により不所望の電圧降下を生じ、そのために、降圧回
路１から離れた位置にレイアウトされた機能モジュール
に印加される電圧が、所望値よりも低い値となってしま
う。

【０００７】本発明の目的は電源配線で生じる不所望な
電圧低下を軽減することにある。

【０００８】また、本発明の別の目的は、半導体集積回
路のレイアウト工数を低減することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、外部から供給された電源電圧を
降圧する降圧回路と、この降圧回路によって生成された
電圧を動作電圧とする複数の機能モジュールとを含んで
半導体集積回路が形成されるとき、上記機能モジュール
毎に専用の降圧回路を備えるものである。

【００１２】また、機能モジュールと、外部から供給さ
れる電源電圧を降圧して上記機能モジュールの動作電圧
を生成するための降圧回路とを組み合わせることによっ
てレイアウトブロックを形成し、このレイアウトブロッ
ク単位で半導体集積回路のレイアウトを行うものであ
る。

【００１３】

【作用】上記した手段によれば、上記機能モジュール毎
に専用の降圧回路を備えることは、半導体集積回路の内
部電源配線を等価的に短くし、このことが、当該電源配
線で生じる不所望な電圧低下を軽減する。

【００１４】また、機能モジュールと降圧回路とを組み
合わせることによってレイアウトブロックを形成し、こ
のレイアウトブロック単位で半導体集積回路のレイアウ
トを行うことは、レイアウト毎の降圧回路設計を不要と
し、このことが、レイアウト工数の低減を達成する。

【００１５】

【実施例】図５には本発明の一実施例に係る半導体集積
回路が示される。

【００１６】図５に示される回路は、特に制限されない
が、公知の半導体集積回路製造技術により、シリコンな
どの一つの半導体基板に形成され、ディジタル信号処理
プロセッサをコアユニットとするディジタル信号処理Ｌ
ＳＩが、スタンダードセル方式などにより特定用途向け
にＡＳＩＣ展開されるような半導体集積回路とされる。

【００１７】本実施例回路は、ディジタル信号処理プロ
セッサ１，外部レジスタ群２１，Ｄ／Ａ変換回路２２，
Ａ／Ｄ変換回路２３，パラレル入出力回路２４など、複
数の機能ブロックを含んで構成される。ディジタル信号
処理プロセッサ１は、命令制御系と演算実行系とが夫々
分離され、命令フェッチ、データ転送、演算を並列的に
パイプライン処理可能になっている。

【００１８】上記演算実行系は、特に制限されないが、
演算に際して汎用的に利用されるＲＡＭ（ランダム・ア
クセス・メモリ）及びフィルタリングやフーリエ変換な
どに利用される定数データが格納されるＲＯＭ（リード
・オンリ・メモリ）で構成されるようなデータメモリ
７、ディジタル信号処理において演算頻度の高い積和演
算を並列的に実行可能とするための乗算器８及び算術論
理演算器９、コントロールレジスタや汎用レジスタさら
には演算結果を一時的に蓄えるアキュムレータなどのレ
ジスタを含む内部レジスタ群３０、ペリフェラルモジュ
ールとして位置付けられるディジタル信号処理プロセッ
サ１を外部とインタフェースするための外部バスインタ
フェース１１などが内部データバス１２に結合されて成
る。外部バスインタフェース１１は、例えば、インプッ
トレジスタ及びアウトプットレジスタなどによって構成
され、これらレジスタと内部との間では、レジスタ転送
命令などの専用命令を介してデータのやりとりが行わ
れ、外部との間では非同期バス制御信号による非同期バ
ス制御に基づいてデータのやりとりが行われるようにな
っている。

【００１９】上記命令制御系は、インストラクションデ
コーダ２、プログラムメモリ３、シーケンスコントロー
ラ４が夫々インストラクションバス５０に結合されて構
成される。上記プログラムメモリ３には各種演算処理や
データ転送などのための一連の命令によって構成された
動作プログラムが格納される。上記シーケンスコントロ
ーラ４は、プログラムアドレスの指定や更新さらにはそ
の分岐制御などを行う。インストラクションデコーダ２
はプログラムメモリ３からインストラクションバス５０
に読み出される命令をフェッチしてこれをデコードし、
各種内部制御信号を生成する。内部制御信号は、特に制
限されないが、乗算器８、算術論理演算器９に対する演
算制御信号、データメモリ７に対するアクセス制御信
号、内部レジスタ群３０や外部バスインタフェース１１
などに含まれるレジスタの選択信号などとされる。

【００２０】インタフェース手段４０は、内部データバ
ス１２に接続されるデータ入出力端子や、インストラク
ションデコーダ２から出力される外部レジスタの選択信
号φｒｓ0〜φｒｓｎ，データの転送方向を意味するリ
ード・ライト信号Ｒ／Ｗ，外部レジスタに対するリード
・ライトタイミングを与えるストローブ信号のようなタ
イミング信号ＲＴを夫々外部に出力可能とする出力端子
にて構成される。ここで上記ストローブ信号のようなタ
イミング信号ＲＴによるリード・ライトタイミングは、
内部レジスタ群３０に含まれるレジスタに対するアクセ
スタイミングと同じ、もしくは内部の演算タイミングを
実質的に変更しないで外部レジスタをアクセス可能なタ
イミングとされる。

【００２１】図５においては電源系が省略されている
が、上記複数の機能ブロックは、図１に示されるよう
に、基本的に専用の降圧回路を介して供給されるように
なっている。

【００２２】図１において、１０Ａ乃至１０Ｃは外部か
ら供給されるＶｄｄを所定の電圧レベルにまで低下させ
るための降圧回路、２０Ａ乃至２０Ｂはそれぞれ降圧回
路１０Ａ乃至１０Ｂの出力電圧を動作電圧とする複数の
機能モジュールである。ここで、図１に示される機能モ
ジュール２０Ａ，２０Ｂ，２０Ｃは、特に制限されない
が、図５におけるディジタル信号処理プロセッサ１や、
外部レジスタ群２１、パラレル入出力回路２４などとさ
れる。

【００２３】本実施例においては、電源配線で生じる不
所望な電圧低下を軽減するため、また、半導体集積回路
のレイアウト工数を低減するために、機能モジュール１
０Ａ乃至１０Ｃ毎に専用の降圧回路２０Ａ乃至２０Ｃを
備える。すなわち、機能モジュールとそれに対応する降
圧回路とを組み合わせることによってレイアウトブロッ
クを形成し、このレイアウトブロック単位で半導体集積
回路のレイアウトを行うようにしている。尚、降圧回路
も汎用化し、レイアウトブロックの電源容量に応じて、
降圧回路を１ないし数個配置するレイアウトも考えられ
る。

【００２４】このように、機能モジュールと降圧回路を
隣接配置してそれをレイアウトブロック３１とすること
により、内部電源配線５による電圧降下を少なくするこ
とができる。また、降圧回路を機能モジュールに最適の
電源容量とすることができる。さらに、従来のようにチ
ップ全体の電源容量を計算し、それを基に降圧回路１の
容量設計を行う方式ではないから、レイアウトブロック
３１の追加、削除を行う場合に電源容量の変更が極めて
容易である。

【００２５】例えば回路変更により新たな機能モジュー
ルが追加されるような場合には、機能モジュールとそれ
と組になっている降圧回路を含むレイアウトブロック３
１を追加すると、電源容量は、回路変更に拘らず適切な
値となる。このようなレイアウト手法は、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）などの
汎用品よりはむしろ本実施例のようなＡＳＩＣ品で有効
とされる。すなわち、スタンダードセル方式のＡＳＩＣ
でモジュールをすべて降圧回路を備えたものとし、その
ようなモジュール体系とすることにより、セルを組み合
わせるだけで、設計したＬＳＩに最適な電源容量を得る
ことができる。

【００２６】尚、内部電源線５によって、複数の降圧回
路１０Ａ乃至１０Ｃの出力端子側を短絡しているは、こ
の電源線５とＶｓｓとの間に形成されるキャパシタを積
極的に利用することにより、電源ノイズを低減させるた
めである。

【００２７】また、レイアウトする単位は必ずしも降圧
回路と機能モジュールを組み合わせたレイアウトブロッ
ク３１としなくともよい。例えば、降圧回路と機能モジ
ュールとをそれぞれ別個に用意し、それらを適宜に組み
合わせてレイアウトすることも可能である。この場合、
機能モジュールに組み合わされるのは、当該モジュール
に必要な電源容量を有する降圧回路とされる。尚、機能
モジュールとは無関係に電源容量別の降圧回路を準備す
るレイアウト手法も考えられるが、その場合はチップ設
計終了時に全機能モジュールの電源容量を計算する必要
がある。

【００２８】図２には他の実施例が示される。

【００２９】外部からの電源供給が十分でなく、外部印
加電源４がＬＳＩ内部で電圧降下をおこすような場合、
降圧回路の降圧レベルを数種類用意して、内部電源線５
のレベルを一定に保つようにする。すなわち、電源Ｖｄ
ｄの伝達線に存在する抵抗成分Ｒに起因する電圧降下の
少ない箇所では、比較的降圧レベルの大きい降圧回路１
０Ａを適用し、また電源降下の大きい箇所では、比較的
降圧レベルの小さい降圧回路１０Ｃを用いる。それによ
り、上記抵抗成分Ｒの存在に拘らず、内部電源線５の電
圧レベルが一定に保たれる。

【００３０】図３にはさらに他の実施例が示される。

【００３１】一部の機能モジュールについて、それに供
給される電圧値を変えたい、あるいは外部から供給され
る電源Ｖｄｄを直接供給したい場合には、その機能モジ
ュールに対応する降圧回路のみを変更、若しくは省略す
ることで、容易に対処可能とされる。図３においては、
機能モジュール２０Ａへの供給電圧が他の機能モジュー
ル２０Ｂ，２０Ｃと異なる値とされ、また、機能モジュ
ール２０Ｄへは電源Ｖｄｄが直接供給されるようになっ
ている。この場合、機能モジュール２０Ａに対応する降
圧回路１０Ａの出力端子は、他の降圧回路５の出力端子
から切り放され、それによって降圧回路１０Ａの降圧レ
ベルを任意に変えることができる。尚、上記実施例に従
えば、機能モジュール２０Ｄに対応する降圧回路が存在
するが、本実施例おいては、当該機能モジュール２０Ｄ
に電源Ｖｄｄを直接供給するようにしているので、当然
ながらそれに対応する降圧回路は不要とされる。そのよ
うに不要とされる降圧回路は、レイアウト段階で削除さ
れるか、そうでなければ回路的に非活性状態（動作不能
状態）とされる。

【００３２】尚、降圧回路は一般に電源と接地ラインと
の間に所定のキャパシタを有する。このキャパシタは基
本的には降圧回路内に有する構成とされるが、場合によ
っては当該キャパシタのみを別レイアウトとしても良
い。

【００３３】上記実施例によれば、以下の作用効果を得
ることができる。

【００３４】（１）内部電源配線５を等価的に短くする
ことができるので、電源降下を少なくすることができ
る。例えば、１０ｍｍ角のチップサイズ、１ｍｍの配線
で１０ｍＶ一様に電圧降下をおこすＬＳＩモデルを考え
てみる。従来のレイアウト手法で降圧回路１０が一つの
みで、しかもチップ中央部に配置されるものとする
と、、当該チップの四隅での電圧降下は１００ｍＶとな
る（ただし、斜めに配線されていないものとする）。こ
れに対し、上記実施例においては、モジュールの最大サ
イズが１ｍｍ角とすると、電圧降下は１０ｍＶとなり、
従来技術に比べて大幅に改善される。

【００３５】（２）降圧回路１０Ａ乃至１０Ｃの設計、
レイアウトにおいて、セルを一度作ったらそれ以降、基
本的には作成する必要がないので、設計、レイアウト工
数を少なくすることができる。これは特にスタンダード
セル方式のＬＳＩにおいて顕著とされる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３７】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ディジタル信号処理装置に適用した場合について説明し
たが、本発明はそれに限定されるものではなく、汎用デ
ィジタル信号処理プロセッサなどのディジタル信号処理
のための装置や、その他の各種半導体集積回路に広く適
用することができる。

【００３８】本発明は、少なくとも電源電圧を降圧する
降圧回路の存在を条件に適用することができる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、機能モジュール毎に専用の降圧
回路を備えることにより、半導体集積回路の内部電源配
線を等価的に短くすることができ、それにより、当該電
源配線で生じる不所望な電圧低下を軽減することができ
る。また、機能モジュールと降圧回路とを組み合わせる
ことによってレイアウトブロックを形成し、このレイア
ウトブロック単位で半導体集積回路のレイアウトを行う
ことにより、レイアウト毎の降圧回路設計が不要とされ
るので、そのような半導体集積回路のレイアウト工数を
低減することができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係る半導体集積回路
の主要構成ブロック図である。

【図２】図２は他の実施例に係る半導体集積回路の主要
構成ブロック図である。

【図３】図３は他の実施例に係る半導体集積回路の主要
構成ブロック図である。

【図４】図４は従来の半導体集積回路の主要構成ブロッ
ク図である。

【図５】図５は図１乃至図３に示される半導体集積回路
の全体的な構成ブロック図である。

【符号の説明】

１ ディジタル信号処理プロセッサ ５ 内部電源線 ２１ 外部レジスタ群 ２２ Ｄ／Ａ変換回路 ２３ Ａ／Ｄ変換回路 ２４ パラレル入出力回路 １０Ａ〜１０Ｃ 降圧回路 ２０Ａ〜２０Ｃ 機能モジュール ３１ レイアウトブロック Ｒ 抵抗成分 Ｖｄｄ 高電位側電源 Ｖｓｓ 低電位側電源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から供給された電源電圧を降圧する
   降圧回路と、この降圧回路によって生成された電圧を動
   作電圧とする複数の機能モジュールとを含む半導体集積
   回路において、上記機能モジュール毎に専用の降圧回路
   を備えたことを特徴とする半導体集積回路。
2. 【請求項２】 機能モジュールと、外部から供給される
   電源電圧を降圧して上記機能モジュールの動作電圧を生
   成するための降圧回路とを組み合わせることによってレ
   イアウトブロックを形成し、このレイアウトブロック単
   位で半導体集積回路のレイアウトを行うことを特徴とす
   るレイアウト方法。
3. 【請求項３】 上記半導体集積回路は、プロセッサをコ
   アとして特定用途向けにＡＳＩＣ展開されたものとされ
   る請求項２記載のレイアウト方法。