JPH1117524A - プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 - Google Patents

Abstract

(57)【要約】 【課題】 再構成可能なプログラマブル論理回路装置
に、汎用性の高い再構成を行えるようにする。 【解決手段】外部データ記憶装置１２に、複数の再構成
回路の回路データのそれぞれを、前記再構成回路のレイ
アウト上の大きさおよび形状を、予め決められた大きさ
および形状に揃えたものとして記憶しておく。回路情報
制御手段１３により、外部データ記憶装置１２から再構
成回路の回路データを読み出し、プログラマブル論理回
路装置、例えばＦＰＧＡ１１に取り込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、動作中に回路構
成を部分的に再構成することができるプログラマブル論
理回路装置を含むシステムおよび再構成方法に関するも
のであり、特に再構成しようとする回路（この明細書で
は、再構成しようとする回路を再構成回路と称すること
とする）の回路データの格納方法に関するものである。

【０００２】

【従来の技術】デジタル論理回路製品、特に特定用途向
け集積回路（ＡＳＩＣ）の分野において、製品の開発期
間を短縮するために、フィールドプログラマブルゲート
アレイ（ＦＰＧＡ）やプログラマブルロジックデバイス
（ＰＬＤ）などのプログラマブル論理回路素子を用いた
プログラマブル論理回路装置が広く使われている。

【０００３】これらのプログラマブル論理回路装置は、
論理回路を記述する回路情報をこれら装置に読み込ませ
ることで、内部の論理回路と論理回路間の結線を自由に
構成することができる。このため、プログラマブル論理
回路装置を用いることで、従来は回路設計の終了後に数
週間から数か月を必要とした集積回路の作製時間が不要
になるというメリットがある。特に、米国特許第４，７
００，１８７号の発明のような電気的に再構成可能なプ
ログラマブル論理回路装置は、一度作製した回路を必要
に応じて自由に何度でも変更できるという利点があり、
プログラマブル論理回路装置は、ますます広く使われる
ようになってきている。

【０００４】ところで、最近の論理回路は複雑さが増
し、一つのプログラマブル論理回路装置では実現できな
い規模にまで回路規模が大きくなっている。

【０００５】この問題を解決するための一つの方法は、
複数個のプログラマブル論理回路装置を接続して使用す
ることである。しかしながら、プログラマブル論理回路
装置は、入出力接続端子の数が制限されているので、こ
の方法ですべての回路を実現することは困難である。ま
た、たとえこの方法で実現できたとしても、使用するプ
ログラマブル論理回路装置の数の増加に伴い、消費電力
が増加するという新たな欠点を引き起こす問題がある。

【０００６】別の解決方法は、異なる時間に異なる論理
回路を実現するためにプログラマブル論理回路装置を処
理の途中で再度構成し直すことである。この方法によれ
ば、プログラマブル論理回路装置の数が増加するわけで
はないので、上記の方法のような消費電力の問題は生じ
ない。

【０００７】ただし、この場合は、再構成する時に回路
情報を再度読み込ませる必要があるため、余分な時間が
かかるという問題がある。特に、処理の途中で論理回路
装置を再構成する際に、再構成前のデータを再構成後の
論理回路で使用する必要がある場合には、処理を一時中
断し、その時のデータをプログラマブル論理回路装置の
外部の記憶装置に記憶させ、新たな回路情報を読み込ん
で再構成し、その後、外部の記憶装置に記憶した再構成
前のデータと再構成に伴う新しいデータとを入力させる
という余分な処理が必要になり、再構成のために時間が
かかる。

【０００８】しかし、この再構成時の時間の問題には既
に解決手段が提供されている。例えば、米国アトメル社
の「ＣＯＮＦＩＧＵＲＡＢＬＥ ＬＯＧＩＣ」という名
のデータブックに記載されているプログラマブル論理回
路装置では、その論理回路装置内部に、再構成を行う時
にデータを記憶するためのデータ記憶装置を有し、回路
の動作中でも外部の記憶装置から回路情報の一部を読み
込んで部分的に再構成を行うことにより再構成をするた
めの時間を最小に留めることができるようにしている。

【０００９】

【発明が解決しようとする課題】このように、プログラ
マブル論理回路装置を、異なる時間に異なる論理回路を
実現するように処理の途中で再構成することにより、処
理に必要なすべての回路を最初から実現する場合には一
つのプログラマブル論理回路装置では実現できない規模
の回路であっても、一つのプログラマブル論理回路装置
で実現することができるようになる。

【００１０】ところで、上記のように、プログラマブル
論理回路装置において、部分的再構成を行うには、ベー
スとなる回路の空き領域と、後から加えられる再構成回
路の占める領域の大きさにマッチングがとれていなけれ
ばならない。

【００１１】しかしながら、プログラマブル論理回路装
置の再構成の際にベースとなる回路の空き領域は、その
ときに使用しなくなった回路領域であり、この空き領域
の大きさや形状はＦＰＧＡに読み込まれている論理回路
の機能や規模に応じたものであって、一定ではない。し
かも、論理回路の機能や規模が同じであっても、読み込
まれている論理回路の設計の仕方によって必ずしも同一
の空き領域の大きさや形状となるわけではない。

【００１２】一方、再構成回路、すなわち、再構成する
ために用意される論理回路も、その機能や規模に応じた
形状や大きさを有し、一定ではない。また、上述と同様
にして、機能や規模が同じであっても、その回路設計に
よっては、その論理回路の形状および大きさが異なるも
のとなる。

【００１３】このため、例えば、規模の大きい特定の論
理回路について上述の再構成方法を適用するものであっ
て、事前に、再構成の時点が定まっていて、その時点の
空き領域の大きさが判っており、しかも、再構成により
後から加える回路の占める領域の大きさを、その空き領
域に合わせて設計するようにする場合のように、事前に
判っている特定の回路を対象に再構成を行う場合には、
上述の空き領域と後から追加する論理回路の形状および
大きさのマッチングの問題は生じない。

【００１４】しかしながら、例えば、後から加える再構
成回路が何種類もあるような汎用性の高い再構成を行お
うとする場合には、後から加える再構成回路の占める領
域が、空き領域より大きくなったり、形状が異なって再
構成できない場合が生じるという問題がある。例えば、
後から加える再構成回路を複数個、ライブラリーとして
用意しておき、その中から適宜必要な再構成回路を検索
して、プログラマブル論理回路装置を再構成する場合
に、形状や大きさがマッチングせず実際には再構成が不
能になってしまうことになる。

【００１５】この発明は、以上の点にかんがみ、汎用性
の高い再構成が可能なプログラマブル論理回路システム
および再構成方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するた
め、この発明によるプログラマブル論理回路システム
は、動作中に回路機能を部分的に再構成可能なプログラ
マブル論理回路装置と、複数の再構成回路の回路データ
のそれぞれが、前記再構成回路のレイアウト上の大きさ
および形状が予め決められた大きさおよび形状に揃えれ
れて記憶されている外部記憶手段と、前記外部記憶手段
から再構成回路の回路データを読み出し、前記プログラ
マブル論理回路装置に取り込むようにする回路情報制御
手段と、を備えることを特徴とする。

【００１７】また、この発明によるプログラマブル論理
回路装置の再構成方法は、動作中に回路機能を部分的に
再構成可能なプログラマブル論理回路装置に、外部記憶
手段から再構成回路の回路データを取り込んで、前記プ
ログラマブル論理回路装置を再構成する方法において、
前記外部記憶手段には、複数の前記再構成回路の回路デ
ータのそれぞれが、前記再構成回路のレイアウト上の大
きさおよび形状を予め決められた大きさおよび形状に揃
えて記憶しておくことを特徴とする。

【００１８】

【作用】上記の構成のこの発明においては、外部記憶手
段には、再構成回路のレイアウト上の大きさおよび形状
が、回路の機能にかかわらず、予め決められた大きさお
よび形状に揃えられて、複数個の再構成回路の回路デー
タが格納されている。したがって、フィールドプログラ
マブルゲートアレイなどのプログラマブル論理回路装置
の回路設計時に、形状や大きさが揃えられている再構成
回路の形状や大きさを考慮して論理回路設計をすること
により、再構成の際には、比較的容易に空き領域と再構
成回路の形状や大きさをマッチングさせることができ
る。

【００１９】

【発明の実施の形態】以下、この発明によるプログラマ
ブル論理回路システムおよび再構成方法の実施の形態を
図を参照しならがら説明する。

【００２０】図１は、この実施の形態のプログラマブル
論理回路システムの構成を示すブロック図である。この
図１に示すように、この実施の形態のプログラマブル論
理回路システムは、プログラマブル論理回路装置の例と
してのフィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）１１と、外部データ記憶装置１２と、回路情報制御
手段１３と、第１および第２の一時記憶手段１４および
１５とからなり、各手段が内部バス１０により通信でき
るように構成されている。

【００２１】ＦＰＧＡ１１としては、回路動作中の部分
的再構成が可能なものが使用される。この回路動作中の
部分的再構成が可能なＦＰＧＡとしては、例えばアトメ
ル社のＡＴ６０００シリーズやザイリンクス社のＸＣ６
２００シリーズなどが用いられる。この場合、ＦＰＧＡ
１１は、数ゲートで構成されたセルを最小単位としてこ
れをアレイ状に並べて構成されたものである。

【００２２】外部データ記憶装置１２は、再構成のため
に用いる複数個の再構成回路の回路データをライブラリ
ーとして記憶するもので、ディスク記憶装置や半導体メ
モリ装置などで構成される。

【００２３】この場合、この外部データ記憶装置１２に
は、再構成回路の回路データとして、例えば乗算器、加
算器、カウンタなどの回路データがビットストリームと
して格納されている。この場合、外部データ記憶装置１
２に格納されている回路データは、機能に拘らず、回路
規模（つまり大きさ）および形状によって、数通りにカ
テゴライズ（分類）されている。

【００２４】回路規模に関しては、例えば再構成用回路
がカウンタの場合であれば、例えば、出力が１ビット幅
から４ビット幅までをひとつのクラスとし、５ビット幅
から８ビット幅までを次のクラス、さらにその上は次の
クラスというように、カテゴライズする。

【００２５】形状に関しては、ある回路規模のクラスに
対して、例えば、形状が長方形であれば、その長方形の
長辺と短辺の比が例えば１：１、１：２、１：５、…と
いうように何種類かに決めて、カテゴライズする。

【００２６】この場合、一つの分類（カテゴリー）に含
まれる複数個の再構成回路の回路データは、その回路デ
ータにより構築される再構成回路のレイアウト上の大き
さおよび形状が、予め決められた大きさおよび形状に揃
えられて記憶される。

【００２７】例えば、ＦＰＧＡ１１の構成の最小単位で
あるセルを基準に考えると、例えば１ビット幅から４ビ
ット幅までのクラスのカウンタのレイアウト上の大きさ
および形状は、ある一つのカテゴリーでは、図３に示す
ように、２×４のセル領域と規定される。図３におい
て、実線の四角形は一つのセル２０を示し、点線で囲ん
だ部分が再構成回路セル領域２１を示している。そし
て、図４（Ａ）〜（Ｄ）に示すように、塗り潰したセル
２０をカウンタとして利用するようにすることで、１ビ
ットカウンタから４ビットカウンタまでが実現される。
なお、図４において、塗り潰しが施されていないセル２
０は未使用のセルとなる。

【００２８】以上のように、このカテゴリーでは、１ビ
ット幅から４ビット幅までのクラスのカウンタは、図３
に示す２×４の再構成回路セル領域２１に、大きさおよ
び形状が揃えられる。

【００２９】また、１ビット幅から４ビット幅までのク
ラスのカウンタの別のカテゴリーでは、図５および図６
で点線で囲んで示すように、１×８の再構成回路セル領
域２２に規定される。そして、図６（Ａ）〜（Ｄ）に示
すように、塗り潰したセル２０をカウンタとして利用す
るようにすることで、１ビットカウンタから４ビットカ
ウンタまでが実現される。なお、図６において、塗り潰
しが施されていないセル２０は未使用のセルとなる。

【００３０】したがって、このカテゴリーでは、図５に
示す１×８の再構成回路セル領域２２に、大きさおよび
形状が揃えられる。

【００３１】回路情報制御手段１３は、ＦＰＧＡ１１と
外部データ記憶装置１２と第１の一時記憶手段１４を制
御して、後述するように再構成を実行する。その制御の
ためのプログラムおよび必要なデータは、第２の一時記
憶手段１５に格納されている。また、第１の一時記憶手
段１４は、後述するように、再構成のために外部データ
記憶装置１２から取り出した回路データを一時的に記憶
する。

【００３２】そして、この実施の形態では、ＦＰＧＡ１
１には、図２に示すように、予め、固定回路部分１１ａ
と再構成用回路部分１１ｂとが設計時に領域分けされて
設定されている。また、この設計時に、固定回路部分１
１ａおよび再構成用回路部分１１ｂの大きさおよび形状
が、データ記憶装置１２に格納されている再構成回路デ
ータによる再構成回路のレイアウト上の大きさおよび形
状を考慮して設計される。このうち、再構成用回路領域
部分１１ｂは、再構成する回路のすべての場合を考慮し
て、外部データ記憶装置１２内の回路データをもとに形
状を決めて設計される。すなわち、この例では、再構成
される回路のうち最も回路規模の大きい回路の占める領
域と等しい領域あるいはそれ以上の大きさの領域が再構
成回路部分１１ｂとされる。

【００３３】次に、この実施の形態の動作について説明
する。回路情報制御手段１３は、ＦＰＧＡ１１内の再構
成用回路領域部分１１ｂが担当する処理が終了すると、
次にこの再構成用回路領域部分１１ｂに入るべき再構成
回路を、第２の一時記憶手段１５に記憶されている回路
情報制御プログラムと、それと共に格納されているデー
タをもとにして、外部データ記憶装置１２から検索す
る。

【００３４】そして、回路情報制御手段１３は、検索に
より見付け出した再構成回路の回路データに該当したビ
ットストリームデータを、外部データ記憶装置１２から
第１の一時記憶手段１４に転送させる。さらに、回路情
報制御手段１３は、その再構成回路のビットストリーム
データを、第１の一時記憶手段１４からＦＰＧＡ１１に
ロードして、ＦＰＧＡ１１の再構成用回路領域部分１１
ｂを再構成する。

【００３５】すなわち、外部データ記憶装置１２から検
索されて取り出された回路データによる再構成回路が、
ＦＰＧＡ１１の再構成用回路領域部分１１ｂに構築され
る。

【００３６】この再構成時に、回路情報制御手段１３
は、ＦＰＧＡ１１内の再構成用回路領域部分１１ｂの形
状と接続情報およびロードされる再構成回路の形状と接
続情報により、必要に応じて、再構成回路を、そのレイ
アウト上、回転処理または鏡像反転処理するようにす
る。この場合、再構成用回路領域部分１１ｂの形状の情
報と接続情報は、第２の一時記憶手段１５に格納されて
おり、ロードされる再構成回路の形状の情報と接続情報
は、一時記憶手段１４に記憶される回路データに含まれ
ている。

【００３７】そして、再構成用回路領域部分１１ｂに再
構成された回路と、固定回路領域部分１１ａの回路との
間で接続を行う場合には、第２の一時記憶手段１５に格
納されている制御プログラムにある接続情報により、再
構成用回路領域部分１１ｂのうちの空いている領域を利
用して自動配線が行われる。

【００３８】以上の再構成処理により、ＦＰＧＡ１１の
回路機能は更新され、次の処理に移る。そして、この再
構成された回路部分が担当する処理が終了すると、上述
と同様にして、新たな再構成回路がＦＰＧＡ１１にロー
ドされる。

【００３９】以上のようにして、この実施の形態におい
ては、外部データ記憶装置１２には、複数個の再構成回
路の回路データが、その再構成用回路のレイアウト上の
大きさおよび形状が、予め決められた大きさおよび形状
に揃えられて記憶されているので、ＦＰＧＡ１１に読み
込む回路の設計に当たって、再構成用回路領域部分１１
ｂの大きさを、それら予め決まっている大きさおよび形
状に応じたものとして設計することが容易である。

【００４０】したがって、この実施の形態によれば、外
部データ記憶装置１２に格納されている複数個の再構成
回路の回路データのライブラリーを用いて、ＦＰＧＡ１
１に対して汎用性の高い再構成を行わせるようにするこ
とができる。

【００４１】以上の説明では、ＦＰＧＡ１１は、予め固
定回路領域部分１１ａと再構成用回路領域部分１１ｂと
に領域を分けておき、再構成用回路領域部分１１ｂの形
状および大きさを、外部データ記憶装置１２に格納され
ている複数個の再構成回路のうち最も回路規模の大きい
回路の占める領域と等しい領域あるいはそれ以上の大き
さの領域と設定しておくようにしたが、再構成用回路領
域部分１１ｂは、例えば揃えられた形状に応じた形状の
任意の大きさに設定しておくようにしてもよい。

【００４２】このように、再構成用回路領域部分１１ｂ
の形状および大きさの決定に関し、外部データ記憶装置
１２に格納されている再構成回路の形状および大きさの
すべての場合が考慮されていない場合には、回路情報制
御手段１３は、再構成のたびに、外部データ記憶装置１
２において、再構成用回路領域部分１１ｂに入るべき再
構成回路を、再構成用回路領域部分１１ｂより小さいこ
とを条件に検索する。そして、この検索により、該当す
る再構成回路の回路情報が見付かれば、上記のように再
構成を行う。しかし、該当する再構成回路の回路情報が
ない場合にはエラーとする。

【００４３】次に、外部データ記憶装置１２に格納する
再構成回路の回路データの分類法（カテゴライズ）の他
の形態について説明する。

【００４４】図７を用いて説明する分類法の例において
は、上記の分類法に加えて、外部データ記憶装置１２に
格納される再構成回路の回路データとして、大きさおよ
び形状が揃えられた再構成回路本体部分の周囲の全部あ
るいは一部に配線用の領域を設けたものとして、カテゴ
ライズするものである。

【００４５】例えば、図３および図４を用いて説明した
４ビットまでのクラスのカウンタの例であれば、図７
（Ａ）に示す２×４のセル領域の再構成回路本体部分の
周囲に、図７（Ｂ）に示すように、１セル分の配線用領
域を設ける。図７（Ｂ）では再構成回路本体部分が４ビ
ットカウンタの場合であり、塗り潰してあるセル２０が
カウンタを構成する。そして、図７（Ｂ）で、周囲の白
抜きのセル２０ｓが配線用の領域を形成するセルであ
る。したがって、この例の場合であれば、１ビット〜４
ビットのクラスのカウンタの回路データは、４×６セル
の領域２３として揃えられて外部データ記憶装置１２に
記憶されるものである。

【００４６】この例のように、配線用領域が再構成回路
本体部分の周囲に設けられた状態でカテゴライズされて
外部データ記憶装置１２に、ライブラリーとして再構成
する回路の回路データが記憶されている場合には、固定
回路領域部分１１ａの固定回路部分と、再構成用回路領
域部分１１ｂの再構成回路との間で接続がある場合、第
２の一時記憶手段１５に格納されている制御プログラム
にある接続情報により、配線用領域のセル２０Ｓで自動
配線処理が行われる。この自動配線処理は、例えば迷路
法などの既知のアルゴリズムによって実行することがで
きる。

【００４７】このように配線用領域を予め備えた形式で
再構成回路の回路データが外部データ記憶装置１２に記
憶されているので、再構成回路と固定回路部分との結線
処理についても汎用性を高めることができる。

【００４８】なお、再構成回路本体部分の周囲を囲むよ
うに配線用領域を設ける必要はなく、再構成回路本体部
分のセルの占める領域と配線用領域とのバランスによ
り、例えば、図７（Ｃ）に示すように、再構成回路本体
部分の上下のみに配線用領域を設けてもよい。また、配
線用領域の設け方は、以上の例には限定されず、再構成
回路本体部分のセル領域の周囲の任意の部分にだけ設け
てもよい。

【００４９】外部データ記憶装置１２に格納する再構成
回路の回路データの分類法（カテゴライズ）のさらに他
の形態について説明する。

【００５０】図８を用いて説明する分類法の例において
は、前記最初の例の分類法に加えて、外部データ記憶装
置１２に格納される再構成回路の回路データは、それに
よる再構成回路の入出力などの配線の位置を、その回路
規模および回路の種類に応じて決めて、カテゴライズす
るようにするものである。

【００５１】すなわち、この例の場合には、回路規模お
よび回路の種類に応じて再構成回路の形状および大きさ
を揃えておくと共に、揃えられた複数個の再構成回路の
入出力などの配線の位置を決めておく。そして、揃えら
れた複数個の再構成回路のうちの個々の再構成回路にお
いては、その回路に必要な分の入出力などの配線だけを
割り付けておく。

【００５２】図８の例は、前述の１ビット幅〜４ビット
幅のクラスのカウンタの例を示している。図８（Ａ）に
示すように、再構成回路の領域において、再構成回路セ
ル領域２１の上側の４つの配線位置３１は入力配線位置
であり、また、下側の４つの配線位置３２は出力配線位
置である。また、左側の配線位置３３はイネーブル信号
配線の位置である。さらに、右側の配線位置３４は、ア
ップダウン制御信号の配線位置と決められている。

【００５３】そして、図８（Ａ）〜図８（Ｄ）におい
て、「ＩＮ」が記載されている配線位置は入力配線が割
り付けられていることを示す。また、「ＯＵＴ」が記載
されている配線位置は出力配線が割り付けられているこ
とを示す。さらに、「Ｅｎａｂｌｅ」が記載されている
配線位置は、イネーブル信号配線が割り付けられている
ことを示す。これら「ＩＮ」，「ＯＵＴ」，「Ｅｎａｂ
ｌｅ」以外の何も記していない配線は未使用配線とな
る。なお、図８（Ａ）は１ビットカウンタ、図８（Ｂ）
は２ビットカウンタ、図８（Ｃ）は３ビットカウンタ、
図８（Ｄ）は４ビットカウンタ、をそれぞれ示すもので
ある。

【００５４】この図８のように１ビットから４ビットま
でのクラスのカウンタの配線を共通にしておくことで、
例えば２ビットカウンタを４ビットカウンタに再構成す
る場合など、回路の再構成が容易になる。

【００５５】この１ビットから４ビットまでのクラスの
カウンタとして揃えられる回路領域２１である２×４の
セル領域に、他の回路を割り付ける場合には、その回路
に適した配線の割当てが行われるものである。ただし、
機能的に入出力の方向などが等しくできる回路の間で
は、入力側と出力側とは共通化しておくことも可能であ
る。例えば、乗算器であった回路を加算器に再構成する
場合を考慮すると、入力側と出力側とは共通化しておく
方が望ましい。

【００５６】なお、図１において、第２の一時記憶手段
１５は、回路情報制御手段１３内に内蔵することによ
り、省略することができる。また、第１の一時記憶手段
１４は、再構成回路データストリームのバッファを構成
するものであり、これも省略することが可能である。

【００５７】また、これら第１および第２の一時記憶手
段１４、１５と、回路情報制御手段１３を、フィールド
プログラマブルゲートアレイ１１などのプログラマブル
論理回路装置内に構成することもできる。

【００５８】さらに、再構成を行うプログラマブル論理
回路装置としては、フィールドプログラマブルゲートア
レイに限られるものではなく、プログラマブルロジック
デバイスや、その他の再構成可能なプログラマブル論理
回路装置を用いることができる。

【００５９】また、図１における外部データ記憶装置１
２は、内部バス上のものに限らず、外部ネットワーク上
のサーバなどの記憶装置であってもよい。

【００６０】

【発明の効果】以上説明したように、この発明によれ
ば、動作中に回路機能を部分的に再構成可能なＦＰＧＡ
に、外部から再構成用の回路を取り込む場合において、
再構成用回路のレイアウト上の形状および大きさを、回
路の機能に拘わらずあらかじめ決められた形状および大
きさに揃えておくようにしたので、何通りもの回路を再
構成することができ、汎用性の高いプログラマブル論理
回路システムを実現することができる。

【００６１】また、再構成回路のレイアウト上の形状お
よび入出力用の配線の位置を回路の機能に拘わらずあら
かじめ決められた形状に揃えておくことにより、再構成
時の結線処理が単純化され再構成にかかる時間が短縮さ
れる。

【００６２】また、再構成回路をライブラリ化しておく
ことで、論理回路の設計が容易になり、設計期間の短縮
が可能となる。

【図面の簡単な説明】

【図１】この発明によるプログラマブル論理回路システ
ムの実施の形態の構成を示すブロック図である。

【図２】図１の実施の形態におけるＦＰＧＡの内部構成
を説明するための図である。

【図３】図１の実施の形態における一つの分類の複数個
の再構成回路の形状および大きさの一例を示す図であ
る。

【図４】図３の形状および大きさの分類に含まれる複数
個の再構成回路の例を説明するための図である。

【図５】図１の実施の形態における一つの分類の複数個
の再構成回路の形状および大きさの他の例を示す図であ
る。

【図６】図５の形状および大きさの分類に含まれる複数
個の再構成回路の例を説明するための図である。

【図７】配線用領域を含める分類の仕方の例を示す図で
ある。

【図８】配線位置をも分類の仕方の条件にした場合の例
を示す図である。

【符号の説明】

１１…ＦＰＧＡ（フィールドプログラマブルゲートアレ
イ） １２…外部データ記憶装置 １３…回路情報制御手段 １４…第１の一時記憶手段 １５…第２の一時記憶手段 １１ａ…固定回路領域部分 １１ｂ…再構成用回路領域部分 ２０…数ゲートで構成されるセル ２１，２２…再構成回路セル領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】動作中に回路機能を部分的に再構成可能な
   プログラマブル論理回路装置と、 複数の再構成回路の回路データのそれぞれが、前記再構
   成回路のレイアウト上の大きさおよび形状が予め決めら
   れた大きさおよび形状に揃えられて記憶されている外部
   記憶手段と、 前記外部記憶手段から再構成回路の回路データを読み出
   し、前記プログラマブル論理回路装置に取り込むように
   する回路情報制御手段と、を備えることを特徴とするプ
   ログラマブル論理回路システム。
2. 【請求項２】請求項１に記載のプログラマブル論理回路
   システムにおいて、 前記プログラマブル論理回路装置には、予め、再構成用
   回路領域部分と、再構成の対象とされない固定回路領域
   部分とが設定されており、 前記設定される再構成用回路領域部分の大きさおよび形
   状は、前記外部記憶手段に記憶されている回路データに
   よる再構成回路のレイアウト上の大きさおよび形状に応
   じて定められてなるプログラマブル論理回路システム。
3. 【請求項３】請求項１に記載のプログラマブル論理回路
   システムにおいて、 前記外部記憶手段に記憶される前記回路データにより記
   述される再構成回路には、隣接の回路と接続するための
   配線を施すための領域部分を含むことを特徴とするプロ
   グラマブル論理回路システム。
4. 【請求項４】請求項１に記載のプログラマブル論理回路
   システムにおいて、 前記外部記憶手段に記憶される再構成回路の回路データ
   は、それぞれの再構成回路のレイアウト上の大きさおよ
   び形状を予め決められた大きさおよび形状に揃えるだけ
   でなく、少なくとも入出力の配線の位置も予め決められ
   た状態に揃えたものとして記憶されていることを特徴と
   するプログラマブル論理回路システム。
5. 【請求項５】請求項１、請求項２または請求項３に記載
   のプログラマブル論理回路システムにおいて、 前記外部記憶手段に記憶されている再構成回路の回路デ
   ータは、前記再構成回路の回路規模の大きさに従ってラ
   ンク付けがされていることを特徴とするプログラマブル
   論理回路システム。
6. 【請求項６】前記回路情報制御手段は、前記プログラマ
   ブル論理回路装置内に構成されていることを特徴とする
   プログラマブル論理回路システム。
7. 【請求項７】動作中に回路機能を部分的に再構成可能な
   プログラマブル論理回路装置に、外部記憶手段から再構
   成回路の回路データを取り込んで、前記プログラマブル
   論理回路装置を再構成する方法において、 前記外部記憶手段には、複数の前記再構成回路の回路デ
   ータのそれぞれが、前記再構成回路のレイアウト上の大
   きさおよび形状を予め決められた大きさおよび形状に揃
   えて記憶しておくことを特徴とするプログラマブル論理
   回路装置の再構成方法。