JP2006518056A - プログラマブル回路、関連計算マシン、並びに、方法 - Google Patents

プログラマブル回路、関連計算マシン、並びに、方法 Download PDF

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Abstract

プログラマブル回路は、外部ソースからコンフィギュレーション・データを受信し、ファームウェアをメモリに記憶してから、そのメモリからそのファームウェアをダウンロードする。そうしたプログラマブル回路は、計算マシン等のシステムにプログラマブル回路のコンフィギュレーションを変更させて、コンフィギュレーション・メモリをマニュアルで再プログラムする必要性をなくしている。例えば、もしプログラマブル回路がパイプライン加速器の部分であるFPGAであれば、その加速器と結合されたプロセッサはFPGAのコンフィギュレーションを変更できる。より詳細には、プロセッサはコンフィギュレーション・レジストリから変更されたコンフィギュレーションを表すファームウェアを検索し、そのファームウェアをFPGAに送信し、次いで該FPGAがそのファームウェアを電気的に消去可能でプログラム可能な読み取り専用メモリ(EEPROM)等のメモリに記憶する。次に、FPGAはメモリからそのコンフィギュレーション・レジスタにそのファームウェアをダウンロードし、よってそれ自体を変更されたコンフィギュレーションを有するように再構成する。

Description

<優先権の請求>
この出願は、下記の特許文献1に対する優先権を請求するものであり、引用することでここに合体させる。
米国仮出願第60/422,503号(2002年10月31日出願)
<関連出願の相互参照>
この出願は、「改善された計算アーキテクチャ、関連システム、並びに、方法」と題された下記の特許文献2、「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された下記の特許文献3、「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された下記の特許文献4、「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された下記の特許文献5と関連し、これら特許文献は全て2003年10月9日に出力され、共通の所有者を有し、引用することでここに合体させる。
米国出願第10/684,102号 米国出願第10/684,053号 米国出願第10/683,929号 米国出願第10/683,932号
比較的大量のデータを比較的短い期間で処理する通常の計算アーキテクチャは、処理負担を分担する多数の相互接続プロセッサを含む。処理負担を分担することによって、これら多数のプロセッサは、しばしば、所与のクロック周波数で単一プロセッサができるものよりよりも迅速にデータを処理できる。例えば、これらプロセッサの各々はデータの各部分を処理できるか、或は、処理アルゴリズムの各部分を実行できる。
図1は、多数プロセッサ・アーキテクチャを有する従来の計算マシン10の概略ブロック図である。この計算マシン10は、マスター・プロセッサ12と、相互に通信すると共に該マスター・プロセッサとバス16を介して通信する共同プロセッサ141−14nと、遠隔装置(図1では不図示)から生データを受け取る入力ポート18と、該遠隔装置に処理データを提供する出力ポート20とを含む。また、計算マシン10はマスター・プロセッサ12に対するメモリ22と、共同プロセッサ141−14nに対する各メモリ241−24nと、マスター・プロセッサ及び共同プロセッサがバス16を介して共有するメモリ26とを含む。メモリ22はマスター・プロセッサ12に対するプログラム及び作業メモリの双方の役割を果たし、各メモリ241−24nは各共同メモリ141−14nに対するプログラム及び作業メモリの双方の役割を果たす。共有されたメモリ26は、マスター・プロセッサ12及び共同プロセッサ14がそれらの間でデータを転送すること、ポート18を介して遠隔装置からデータを転送すること、ポート20を介して遠隔装置にデータを転送することを可能としている。またマスター・プロセッサ12及び共同プロセッサ14は、マシン10が生データを処理する速度を制御する共通クロック信号を受け取る。
一般に、計算マシン10は、マスター・プロセッサ12及び共同プロセッサ14の間で生データの処理を効果的に分割する。ソナー・アレイ等の遠隔ソース(図1では不図示)は、ポート18を介して、生データに対する先入れ先出し(FIFO)バッファ(不図示)として作用する共有メモリ26の1つの区分に生データをロードする。マスター・プロセッサ12はバス16を介してメモリ26から生データを検索して、マスター・プロセッサ及び共同プロセッサ14はその生データを処理して、バス16を介して必要に応じてデータをそれらの間に転送する。マスター・プロセッサ12はその処理データを共有メモリ26内に規定された別のFIFOバッファ(不図示)にロードし、遠隔ソースがポート20を介してこのFIFOからその処理データを検索する。
演算例において、計算マシン10は生データに対するn+1個の各演算を順次実行することによって該生データを処理し、これら演算は一体的に高速フーリエ変換(FFT)等の処理アルゴリズムを構成する。より詳細には、マシン10はマスター・プロセッサ12及び共同プロセッサ14からのデータ-処理パイプラインを形成する。クロック信号の所与の周波数で、そうしたパイプラインはしばしばマシン10が単一プロセッサのみを有するマシンよりも高速に生データを処理することを可能としている。
メモリ26内における生データFIFO(不図示)からの生データ検索後、マスター・プロセッサ12はその生データに対して三角関数等の第1番演算を実行する。この演算は第1番結果を生み出し、それをプロセッサ12がメモリ26内に規定された第1番結果FIFO(不図示)に記憶する。典型的には、プロセッサ12はメモリ22内に記憶されたプログラムを実行し、そのプログラムの制御の下で上述した動作を実行する。プロセッサ12はメモリ22を作業メモリとしても使用し得て、当該プロセッサが第1番演算の中間期間に生成するデータを一時的に記憶する。
次に、メモリ26内における第1番結果FIFO(不図示)からの第1番結果検索後、共同プロセッサ141はその第1番結果に対して対数関数等の第2番演算を実行する。この第2番演算は第2番結果を生み出し、それを共同プロセッサ141がメモリ26内に規定された第2番結果FIFO(不図示)に記憶する。典型的には、共同プロセッサ141はメモリ241内に記憶されたプログラムを実行し、そのプログラムの制御の下で上述した動作を実行する。共同プロセッサ141はメモリ241を作業メモリとしても使用し得て、当該共同プロセッサが第2番演算の中間期間に生成するデータを一時的に記憶する。
次に共同プロセッサ242−24nは、共同プロセッサ241に対して先に議論されたものと同様に、(第2番結果−第(n−1)番)結果に対して(第3番演算−第n番)演算を順次実行する。
共同プロセッサ24nによって実行される第n番演算は最終結果、即ち処理データを生み出す。共同プロセッサ24nはその処理データをメモリ26内に規定された処理データFIFO(不図示)内にロードし、遠隔装置(図1では不図示)がこのFIFOからその処理データを検索する。
マスター・プロセッサ12及び共同プロセッサ14は処理アルゴリズムの種々の演算を同時に実行するので、計算マシン10は、しばしば、種々の演算を順次実行する単一プロセッサを有する計算マシンよりも生データを高速に処理することができる。詳細には、単一プロセッサは、生データから成る先行集合に対する全(n+1)個の演算を実行するまで、生データから成る新しい集合を検索できない。しかし、以上に議論したパイプライン技術を用いて、マスター・プロセッサ12は第1演算だけを実行後に生データから成る新しい集合を検索できる。結果として、所与のクロック周波数でこのパイプライン技術は、単一プロセッサ・マシン(図1では不図示)と比較して約n+1倍だけマシン10が生データを処理する速度を増大することができる。
代替的には、計算マシン10は、生データに対するFFT等の処理アルゴリズムの(n+1)例を同時に実行することによって該生データを並列して処理し得る。即ち、もしそのアルゴリズムが先行する例において先に記載されたような(n+1)個の順次演算を含めば、マスター・プロセッサ12及び共同プロセッサ14の各々は生データからそれぞれが成る各集合に対して、順次、全(n+1)個の演算を実行する。その結果として、所与のクロック周波数で、先のパイプライン技術と同様のこの並列処理技術は、単一プロセッサ・マシン(図1では不図示)と比較して約n+1倍だけマシン10が生データを処理する速度を増大することができる。
残念ながら、計算マシン10は単一プロセッサ・計算マシン(図1では不図示)と比べてより迅速にデータを処理できるが、マシン10のデータ処理速度はしばしばプロセッサ・クロックの周波数より非常に小さい。詳細には、計算マシン10のデータ処理速度はマスター・プロセッサ12及び共同プロセッサ14がデータ処理するのに必要な時間によって制限される。簡略化のため、この速度制限の例はマスター・プロセッサ12と連携して議論されているが、この議論は共同プロセッサ14にも適用されることを理解して頂きたい。先に議論されたように、マスター・プロセッサ12は所望の方式でデータを操作すべくプロセッサを制御するプログラムを実行する。このプログラムはプロセッサ12が実行する複数の命令から成るシーケンスを含む。残念ながら、プロセッサ12は典型的には単一命令を実行するために多数のクロック・サイクルを必要とし、そしてしばしばデータの単一値を処理すべく多数の命令を実行しなければならない。例えば、プロセッサ12が第1データ値A(不図示)を第2データ値B(不図示)で乗算することを仮定する。第1クロック・サイクル中、プロセッサ12はメモリ22から乗算命令を検索する。第2及び第3クロック・サイクル中、プロセッサ12はメモリ26からA及びBをそれぞれ検索する。第4クロック・サイクル中、プロセッサ12はA及びBを乗算し、そして第5クロック・サイクル中に結果としての積をメモリ22或は26に記憶するか、或は、その結果としての積を遠隔装置(不図示)に提供する。これは最良ケースのシナリオであり、その理由は多くの場合にプロセッサ12はカウンタの初期化及び閉鎖等のオーバーヘッド・タスクに対して付加的なクロック・サイクルを必要とするからである。それ故に、よくてもプロセッサ12はA及びBを処理すべく5クロック・サイクルを必要とするか、或は、1データ値当たり平均2.5クロック・サイクルを必要とする。
結果として、計算マシン10がデータを処理する速度は、しばしば、マスター・プロセッサ12及び共同プロセッサ14を駆動するクロックの周波数より非常に低い。例えば、もしプロセッサ12は1.0ギガヘルツ(GHz)でクロックされるが、1データ値当たり平均2.5クロック・サイクルを必要とすれば、効果的なデータ処理速度は(1.0GHz)/2.5=0.4GHzと同等である。この効果的なデータ処理速度は、しばしば、1秒当たり演算数の単位で特徴付けされる。それ故に、この例において、1.0GHzのクロック速度で、プロセッサ12は0.4ギガ演算数/秒(Gops)で使用限界が定められる。
図2は、所与クロック周波数で且つしばしば該パイプラインがクロックされる速度と略同一速度で、プロセッサが可能であるよりは高速で典型的にはデータを処理できるハードウェアに組み込まれたデータ・パイプライン30のブロック線図である。パイプライン30は、プログラム命令を実行することなく、各データに対する各演算を各々が実行する演算子回路321−32nを含む。即ち、所望の演算は回路32内に「書き込み」が為されて、それがプログラム命令の必要性なしに自動的にその演算を具現化するように為す。プログラム命令の実行と関連されたオーバーヘッドを減ずることによって、パイプライン30は所与のクロック周波数でプロセッサが可能であるよりは単位秒当たりより多くの演算を典型的には実行する。
例えば、パイプライン30は所与のクロック周波数でプロセッサが可能であるよりは高速で以下の数式1をしばしば解くことができる。
Y(xk)=(5xk+3)2xk
ここで、xkは複数の生データ値から成るシーケンスを表す。この例において、演算子回路321は5xkを計算する乗算器であり、回路322は5xk+3を計算する加算器であり、そして回路32n(n=3)は(5xk+3)2xkを計算する乗算器である。
第1クロック・サイクルk=1中、回路321はデータ値x1を受け取って、それを5で乗じて、5x1を生成する。
第2クロック・サイクルk=2中、回路322は回路321から5x1を受け取って、3を加えて、5x1+3を生成する。またこの第2クロック・サイクル中に回路321は5x2を生成する。
第3クロック・サイクルk=3中、回路323は回路322から5x1+3を受け取って、2x1で乗じて(効果としては、x1だけ5x1+3を左シフトする)、第1結果(5x1+3)2x1を生成する。またこの第3クロック・サイクル中に回路321は5x3を生成し、回路322は5x2+3を生成する。
このようにしてパイプライン30は、全ての生データ値が処理されるまで、引き続く生データ値xkの処理を続行する。
結果として、生データ値x1の受け取り後の2つのクロック・サイクルの遅延、即ち、この遅延はパイプライン30の待ち時間としばしば呼称され、パイプラインは結果(5x1+3)2x1を生成し、その後、1つの結果を生成する、即ち各クロック・サイクル毎に(5x2+3)2x2、(5x3+3)2x3、・・・、5xn+3)2xnを生成する。
待ち時間を無視して、パイプライン30はこうしてクロック速度と同等のデータ処理速度を有する。比較して、マスター・プロセッサ12及び共同プロセッサ14(図1)が先の例におけるようにクロック速度の0.4倍であるデータ処理速度を有すると仮定すれば、パイプライン30は、所与のクロック速度で、計算マシン10(図1)よりも2.5倍高速でデータを処理できる。
更に図2で参照されるように、設計者はフィールド・プログラマブル・ゲート・アレイ(FPGA)等のプログラマブル・ロジックIC(PLIC)にパイプライン30を具現化することを選ぶ可能性があり、その理由はPLICが特殊用途IC(ASIC)が為すよりも多くの設計及び変更の柔軟性を許容するからである。PLIC内にハードウェアに組み込まれた接続を構成するため、設計者はPLIC内に配置された相互接続構成レジスタを単に所定バイナリー状態に設定する。全てのこうしたバイナリー状態の組み合わせはしばしば「ファームウェア」と呼称される。典型的には、設計者はこのファームウェアをPLICと結合された不揮発性メモリ(図2では不図示)内にロードする。PLICを「ターンオン」すると、それはファームウェアをそのメモリから相互接続構成レジスタにダウンロードする。それ故に、PLICの機能を変更すべく、設計者は単にそのファームウェアを変更して、PLICがその変更されたファームウェアを相互接続構成レジスタにダウンロードすることを可能とする。ファームウェアを単に変更することによってPLICを変更する能力は、モデル作成段階中や「フィールド内」にパイプライン30をアップグレードするために特に有用である。
残念ながら、ハードウェアに組み込まれたパイプライン30は重要な意思決定、特に入れ子意思決定を引き起こすアルゴリズムを実行すべき最良の選択でない可能性がある。プロセッサは、典型的には、入れ子意思決定命令(例えば、「もしAであれば、Bを為し、またもしCであれば、Dを為し、・・・、またnを為し等々」のように、入れ子条件命令)を、比肩する長さの演算命令(例えば、「A+B」)を実行できる程に高速に実行できる。しかしパイプライン30は、比較的単純な決定(例えば、「A>B?」)を効率的に為し得るが、典型的にはプロセッサができる程に効率的に入れ子決定(例えば、「もしAであれば、Bを為し、またもしCであれば、Dを為し、・・・またnを為す」)を為すことができない。この非効率性の1つの理由は、パイプライン30はほんの僅かなオンボード・メモリしか持たないことがあり、したがって外部作業/プログラム・メモリ(不図示)にアクセスすることを必要とすることがあるからである。そして、こうした入れ子決定を実行すべくパイプライン30を設計することができるが、必要とされる回路のサイズ及び複雑性はしばしばそうした設計を非現実的に為し、特にアルゴリズムが多数の種々の入れ子決定を含む場合にそうである。
結果として、プロセッサは典型的には重要な意思決定を必要とする用途において使用され、ハードウェアに組み込まれたパイプラインは殆ど意思決定が為されないか或は意思決定されない「ナンバークランチング(数値データ処理)」用途に典型的には限定される。
更には、下記に議論されるように、典型的には、特にパイプライン30が多数のPLICを含む場合、図2のパイプライン30等のハードウェアに組み込まれたパイプラインを設計/変更するよりも、図1の計算マシン10等のプロセッサに基づく計算マシンを設計/変更することが非常に易しい。
プロセッサ及びそれらの周辺機器(例えば、メモリ)等の計算構成要素は、典型的には、プロセッサに基づく計算マシンを形成すべくそれら構成要素の相互接続を補助する工業規格通信インターフェースを含む。
典型的には、規格通信インターフェースは2つの層、即ち、物理層及びサービス層を含む。
物理層は、回路とこの回路のインターフェース及び動作パラメータを形成する対応回路相互接続とを含む。例えば、物理層はそれら構成要素を1つのバスに接続するピンと、それらのピンから受け取ったデータをラッチするバッファと、信号をそれらピンに駆動するドライバと、入力データ信号からデータを回復すると共にそのデータ信号或は外部クロック信号からクロック信号を回復する回路とを含む。動作パラメータは、ピンが受け取るデータ信号の許容可能電圧範囲と、データの書き込み及び読み取りのための信号タイミングと、動作の支援されたモード(例えば、バーストモード、ページモード)とを含む。従来の物理層はトランジスタ-トランジスタ論理(TTL)及びRAMBUSを含む。
サービス層は、計算構成要素のデータ転送のためのプロトコルを含む。このプロトコルはデータのフォーマットと、構成要素によるフォーマット済みデータの送受信の方式とを含む。従来の通信プロトコルは、ファイル転送プロトコル(FTP)及び伝送制御プロトコル/インターネット・プロトコル(TCP/IP)を含む。
結果として、製造業者やその他は工業規格通信インターフェースを有する計算構成要素を典型的には設定するので、そうした構成要素のインターフェースを典型的には設計できて、それを他の計算構成要素と比較的少ない労力で相互接続することができる。これは、計算マシンの他の部分の設計に設計者自信の時間を殆ど費やすことを可能として、各種構成要素を追加或は除去することによってそのマシンを変更することを可能としている。
工業規格通信インターフェースを支援する計算構成要素を設計することは、設計ライブラリから既存の物理層を用いることによって設計時間を節約することを可能としている。これは、設計者が構成要素を既製の計算構成要素と容易にインターフェースすることを保証するものでもある。
そして、共通した工業規格通信インターフェースを支援する計算構成要素を用いる計算マシンを設計することは、設計者がそれら構成要素を少しの時間及び労力で相互接続することを可能としている。それら構成要素は共通インターフェースを支援するので、設計者はそれらをシステム・バスを介して少しの設計労力で相互接続することができる。そして、その支援されたインターフェースは工業規格であるので、マシンを容易に変更することができる。例えば、システム設計が進化するに伴って種々の構成要素及び周辺機器をマシンに追加することができるか、或は、テクノロジーが進化するに伴って次世代の構成要素を追加/設計することが可能である。更には、構成要素が通常の工業規格サービス層を支援するので、計算マシンのソフトウェアに対応するプロトコルを具現化する既存のソフトウェア・モジュールを組み込むことができる。それ故に、インターフェース設計が本質的には既に整っているので少しの労力で構成要素をインターフェースでき、よって、マシンに所望の機能を実行させるマシンの各種部分(例えばソフトウェア)の設計に集中することができる。
しかし残念ながら、図2のパイプライン30等のハードウェアに組み込まれたパイプラインを形成すべく、使用されるPLIC等の各種構成要素に対する既知の工業規格サービス層が全くない。
結果として、多数のPLICを有するパイプラインを設計すべく、多大な時間を費やし、「ゼロから」設計し且つ種々のPLICの間の通信インターフェースのサービス層をデバッグする多大な労力を行使する。典型的には、そうしたその場限りのサービス層は種々のPLIC間で転送されるデータのパラメータに依存する。同じように、プロセッサとインターフェースするパイプラインを設計すべく、パイプライン及びプロセッサの間の通信インターフェースのサービス層の設計及びデバッグに関して多大な時間を費やし且つ多大な労力を行使する必要がある。
同様に、そうしたパイプラインをPLICを該パイプラインに追加することによって変更すべく、典型的には、その追加されたPLICと既存のPLICとの間の通信インターフェースのサービス層の設計及びデバッグに関して多大な時間を費やし且つ多大な労力を行使する。同じように、プロセッサを追加することによってパイプラインを変更すべく、或は、パイプラインを追加することによって計算マシンを変更すべく、パイプライン及びプロセッサの間の通信インターフェースのサービス層の設計及びデバッグに関して多大な時間を費やし且つ多大な労力を行使しなければならいであろう。
結果として、図1及び図2で参照されるように、多数のPLICをインターフェースすることとプロセッサをパイプラインにインターフェースすることとの難しさのため、計算マシンを設計する際に多大な妥協を為すことがしばしば強いられる。例えば、プロセッサに基づく計算マシンでは、ナンバークランチング速度を、複雑な意思決定を為す能力に対する設計/変更の柔軟性と交換することを強いられる。逆に、ハードウェアに組み込まれたパイプラインに基づく計算マシンでは、複雑な意思決定を為す能力と設計/変更の柔軟性を、ナンバークランチング速度と交換することを強いられる。更には、多数のPLICをインターフェースすることに関する難しさのため、少数のPLICよりも多くのPLICを有するパイプラインに基づくマシンを設計することはしばしば実際的ではない。その結果、実際的なパイプラインに基づくマシンはしばしば制限された機能しか有さない。そして、プロセッサをPLICとインターフェースすることに関する難しさのため、プロセッサを1つのPLICより多くのPLICにインターフェースすることは実際的ではない。その結果、プロセッサ及びパイプラインを組み合わせることによって獲得される利益は最少となる。
それ故に、プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャに対する要望が生じてきている。
本発明の実施例に従えば、プログラマブル回路は外部ソースからファームウェアを受信し、そのファームウェアをメモリ内に記憶してから、そのファームウェアをそのメモリからダウンロードする。
そうしたプログラマブル回路は、計算マシン等のシステムにプログラマブル回路のコンフィギュレーションを変更させることを可能とし、よってコンフィギュレーション・メモリをマニュアルで再プログラムする必要性を削減している。例えば、もしプログラマブル回路がパイプライン加速器の部分であるFPGAであれば、その加速器と結合されたプロセッサはFPGAのコンフィギュレーションを変更できる。より詳細には、プロセッサはコンフィギュレーション・レジストリからその変更されたコンフィギュレーションを表すファームウェアを検索して、そのファームウェアをFPGAに送信し、次いで該FPGAがそのファームウェアを、電気的に消去可能でプログラム可能な読み取り専用(EEPROM)等のメモリ内に記憶する。次に、FPGAはそのメモリからそのコンフィギュレーション・レジストリにファームウェアをダウンロードし、こうして変更されたコンフィギュレーションを有するようにそれ自体を効果的に再構成する。
図3は、本発明の一実施例に従ったピア-ベクトル・アーキテクチャを有する計算マシン40の概略ブロック線図である。ホストプロセッサ42に加えて、ピア-ベクトル・マシン40はパイプライン加速器44を含み、それがデータ処理の少なくとも一部を実行して、図1の計算マシン10における共同プロセッサ14の列と効果的に置き換わる。それ故に、ホストプロセッサ42及び加速器44(又は以下に議論されるようにそのパイプライン・ユニット)はデータ・ベクトルを前後に転送できる「ピア」である。加速器44がプログラム命令を実行しないので、所与のクロック周波数で共同プロセッサの列ができるものよりも著しく高速にデータに対して数学的に集中的な演算を典型的には実行する。結果として、プロセッサ42の意思決定能力と加速器44のナンバークランチング能力とを組み合わせることによって、マシン40はマシン10等の従来の計算マシンと同一の能力を有するが、しばしばそれよりもデータをより高速に処理することができる。更には、以下に議論されるように、加速器44にホストプロセッサ42の通信インターフェースと互換性がある通信インターフェースを設けることが、特にプロセッサの通信インターフェースが工業規格である場合に、マシン40の設計及び変更を補助する。そして、加速器44が1つ或はそれ以上のPLICを含む場合、ホストプロセッサ42は適切なファームウェアをそれらPLICに送信することによって加速器内における物理的な相互接続コネクタをハード的に構成できる。ホストプロセッサ42はピア-ベクトル・マシン40の初期化中にこの方式で加速器44を構成できるばかりではなく、以下に議論されると共に先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に議論されるように、ピア-ベクトル・マシンの動作中に加速器を再構成する能力を有し得る。更には、ピア-ベクトル・マシン40は以下に議論されると共に先行して引用された特許出願におけるような他の長所等をも提供し得る。
更に図3で参照されるように、ホストプロセッサ42及びパイプライン加速器44に加えて、ピア-ベクトル・計算マシン40は、プロセッサ・メモリ46、インターフェース・メモリ48、パイプライン・バス50、1つ或はそれ以上のファームウェア・メモリ52、任意選択的な生データ入力ポート54、処理済みデータ出力ポート58、任意選択的なルータ61、並びに、試験バス63を含む。
ホストプロセッサ42は処理ユニット62及びメッセージ・ハンドラー64を含み、プロセッサ・メモリ46は処理ユニット・メモリ66及びハンドラー・メモリ68を含み、そのそれぞれがプロセッサ・ユニット及びメッセージ・ハンドラーに対するプログラム及び作業の両メモリとして役立っている。プロセッサ・メモリ46は、加速器コンフィギュレーション・レジストリ70及びメッセージ・コンフィギュレーション・レジストリ72をも含み、それらが、ホストプロセッサ42に加速器44の機能とメッセージ・ハンドラー64が送信及び受信するメッセージのフォーマットと構成させることをそれぞれ可能とするファームウェア及びコンフィギュレーション・データを記憶する。加速器44及びメッセージ・ハンドラー64のコンフィギュレーションは、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論され、加速器44のコンフィギュレーションも図4乃至図6と連携して以下に更に議論される。
パイプライン加速器44は少なくとも1つのPLIC(図4)上に配置され、プログラム命令を実行することなしに各データを処理するハードウェアに組み込まれたパイプライン741−74nを含む。ファームウェア・メモリ52は加速器44に対するファームウェアを記憶する。より詳細には、ファームウェア・メモリ52は、図4乃至図6と連携して以下に更に議論されるように、加速器44を構成する複数のPLICに対するファームウェアを記憶する。代替的には、加速器44は少なくとも1つのASIC上に配置され得て、そのASICがひとたび形成されたならば構成不可能である内部相互接続を有し得る。加速器44がPLICを何等含まないこの代替例において、マシン40はファームウェア・メモリ52を省略し得る。更には、加速器44が多数パイプライン741−74nを含んで示されているが、ただ1つのパイプラインを含み得る。加えて、図示されていないが、加速器44はディジタル信号プロセッサ(DSP)等の1つ或はそれ以上のプロセッサを含み得る。更には、図示されていないが、加速器44はデータ入力ポート及び/或はデータ出力ポートを含み得る。
ピア-ベクトル・マシン40の一般動作は、先行して引用された「改善された計算アーキテクチャ、関連システム、並びに、方法」と題された特許文献2に議論されており、ホストプロセッサ42の構造及び動作は、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に議論されており、パイプライン加速器44の構造及び動作は、先行して引用された「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された特許文献4及び「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された特許文献5に議論されている。加速器44を構成するPLICの動作コンフィギュレーションは、先行して引用された「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された特許文献4や、図4乃至図6と連携して以下に議論されている。
図4乃至図6で参照されるように、加速器44PLICを「ハード」的に構成するための技術が議論される。上記に暗に触れているように、PLICのハード・コンフィギュレーションはファームウェアによってプログラムされ、PLICの種々の構成要素間での特定の物理的相互接続、即ち、どのようにして一方の論理ブロックが他方の論理ブロックと電気的に接続されているかを示す。これは、既にハード的に構成されたPLICのより高レベル・コンフィギュレーションを示す「ソフト」コンフィギュレーションとは対照的である。例えば、ハード的に構成されたPLICはバッファを含み得ると共にレジスタをも含み得て、そのレジスタによって対応するソフト・コンフィギュレーション・データを該レジスタにロードすることによって、そのバッファのサイズをソフト的に構成させることができる。加速器44のソフト・コンフィギュレーションは、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3及び「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された特許文献4に更に議論されている。
図4は、本発明の実施例に従った図3のパイプライン加速器44のパイプライン・ユニット78のブロック線図である。ハードウェアに組み込まれたパイプライン741−74n(図3)はパイプライン・ユニット78の部分であり、それは、以下に議論されるように、例えば、ハードウェアに組み込まれたパイプラインを制御すると共にそれらにデータを受信、送信、そして記憶させることを可能とする回路を含む。1つのみのパイプライン・ユニット78が図4に示されているが、加速器44は、先行して引用された「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された特許文献5に議論されたように、多数のパイプライン・ユニット(各々がハードウェアに組み込まれたパイプライン741−74nの内の少なくとも幾つかを含む)を含み得る。以下に議論されるように、1つの具現化例において、パイプライン・ユニット78のハード・コンフィギュレーションはファームウェアでプログラム可能である。これは、ファームウェアを単に変更することによって、パイプライン・ユニット78の機能を変更させることを可能としている。更には、ホストプロセッサ42(図3)はピア-ベクトル・マシン40(図3)の初期化中或は再構成中に変更されたファームウェアをパイプライン・ユニット78に提供でき、よってその変更ファームウェアをパイプライン・ユニットにマニュアルでロードさせる必要性をなくせる。
パイプライン・ユニット78は、PLIC或はASIC等のパイプライン回路80、ファームウェア・メモリ52(パイプライン回路がPLICの場合)、並びに、データ・メモリ81を含み、それら全てが回路ボード或はカード83上に配置されることになる。データ・メモリ81は、先行して引用された「プログラマブル回路、関連計算マシン、並びに、方法」と題された米国特許出願第10/684,057号に更に議論され、パイプライン回路80及びファームウェア・メモリ52の組み合わせはプログラマブル回路ユニットを形成する。
パイプライン回路80は通信インターフェース82を含み、それが、ホストプロセッサ42(図3)等のピアとデータ・メモリ81との間、そして、ピアと、通信シェル84を介したハードウェアに組み込まれたパイプライン741−74n、パイプライン・コントローラ86、例外マネージャ88、並びに、コンフィギュレーション・マネージャ90等の、パイプライン回路の他の構成要素との間でデータを転送する。パイプライン回路80は工業規格バス・インターフェース91及びインターフェース82をインターフェース91と接続する通信バス93をも含み得る。代替的には、インターフェース91の機能は通信インターフェース82内に含まれ得て、バス93は省略され得る。ハードウェアに組み込まれたパイプライン741−74n、コントローラ86、例外マネージャ88、コンフィギュレーション・マネージャ90、並びに、バス・インターフェース91の構造及び動作は、先行して引用された「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された特許文献4に議論されている。
通信インターフェース82はメッセージ・ハンドラー64(図3)によって認識されるフォーマットでデータを(存在する場合にはバス・インターフェース91を介して)送受信し、よってピア-ベクトル・マシン40(図3)の設計及び変更を典型的には補助する。例えば、もしデータ・フォーマットが高速I/Oフォーマット等の工業規格であれば、ホストプロセッサ42及びパイプライン・ユニット78の間にカスタムインターフェースを設計する必要がない。更には、パイプライン・ユニット78に非バス・インターフェースの代わりにパイプライン・バス50を介してホストプロセッサ42(図3)等の他のピアと通信させることを可能することによって、パイプライン・ユニットが追加或は除去されるたびにスクラッチから非バス・インターフェースを再設計する代わりに、パイプライン・バスにそれらパイプライン・ユニット(又はそれらを保持する回路カード)を単に接続或は接続解除することによってパイプライン・ユニットの数を変更できる。
パイプライン回路80がFPGA等のPLICである場合、通信インターフェース82はプログラマブル・ポート94を含み、それが以下に議論されるようにパイプライン回路にホストプロセッサ42(図3)からファームウェア・メモリ52にファームウェアをロードさせることを可能としている。例えば、もしファームウェア・メモリ52がEEPROMであるならば、プログラム・サイクル中にファームウェア・メモリが必要とするプログラミング信号を、通信インターフェース82は生成し、ポート94は配送する。そうしたプログラミング信号を生成する回路は従来的なものであり、よって更に議論されない。
通信インターフェース82の構造及び動作は、先行して引用された「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された特許文献4に更に議論されている。
更に図4で参照されるように、パイプライン回路80は、試験ポート96、パイプライン回路がPLICである場合にハード・コンフィギュレーション・ポート98をも含む。試験バス63と結合された試験ポート96は、ホストプロセッサ42(図3)に、以下に議論されるように、パイプライン回路80がピア-ベクトル・マシン40(図3)の初期化中に実行し得る自己試験の結果をモニタさせることを可能とする。製品には、典型的には、パイプライン回路80を伴う試験ポート96を含み、そして典型的には、試験ポートにJTAG等の工業規格試験プロトコルと互換性があるインターフェース(不図示)を提供する。ハード・コンフィギュレーション・ポート98は、以下に議論されるように、パイプライン回路80にメモリ52からファームウェアをダウンロードすることによってそれ自体を構成させることを可能とする。試験ポート96のように、製品には、典型的には、パイプライン回路80を伴うコンフィギュレーション・ポート98を含み、そして典型的にはコンフィギュレーション・ポートに工業規格メモリ・インターフェースと、メモリ52の所定アドレス範囲からファームウェアを順次ダウンロードする状態マシンと(双方とも不図示)を提供する。
先に議論されると共に以下に更に議論されるように、パイプライン回路80がPLICである場合、ファームウェア・メモリ52はパイプライン回路の1組或はそれ以上の組みのハード・コンフィギュレーションを表すファームウェアを記憶する。このファームウェア・メモリ52は試験ポート104と、プログラミング及びコンフィギュレーション・ポート106,108とを含む。試験バス63と結合された試験ポート104は、ホストプロセッサ42(図3)に、以下に議論されるように、ファームウェア・メモリ52がピア-ベクトル・マシン40(図3)の初期化中に実行し得る自己試験の結果をモニタさせることを可能とする。また以下に議論されるように、試験ポート104はホストプロセッサ42にファームウェアをメモリ52にロードさせることを可能とし得る。製品には、典型的には、メモリ52を伴う試験ポート104を含み、そして典型的にはその試験ポートにJTAG等の工業規格試験プロトコルと互換性があるインターフェース(不図示)を提供する。プログラミング・バス110を介して通信インターフェース82のプログラミング・ポート94と結合されたプログラミング・ポート106は、以下に議論されるようにパイプライン回路80にファームウェアをメモリ52にロードさせることを可能とする。そして、コンフィギュレーション・バス112を介してパイプライン回路80のハード・コンフィギュレーション・ポート98と結合されたハード・コンフィギュレーション・ポート108は、以下に議論されるように、パイプライン回路にメモリ52からファームウェアをダウンロードさせることを可能とする。典型的には、ファームウェア・メモリ52はEEPROM等の不揮発性メモリであり、電力が欠如している状態でデータを保持する。結果として、ファームウェア・メモリ52はパイプライン・ユニット78が電力がダウンした後もそのファームウェアを記憶し続ける。
更に図4に参照されるように、ファームウェア・メモリ52及びデータ・メモリ81がパイプライン回路80の外部であると説明されているが、何れか一方或は両方のメモリはパイプライン回路に組み込まれ得る。メモリ52がパイプライン回路80の内部に配置されている場合、設計者はそれに対応してプログラミング及びコンフィギュレーション・バス110,112の構造を変更する必要があり得る。更には、パイプライン・ユニット78がコンフィギュレーション・バス112から分離したプログラミング・バス110を有すると説明されているが、単一バス(不図示)はプログラミング及びコンフィギュレーションの両バスの機能を実行し得る。代替的には、パイプライン・ユニット78はこの単一バスの多数例を含み得るか、或は、プログラミング及びコンフィギュレーション112,110の一方或は両方の多数例を含み得る。
図5は、本発明の実施例に従った図4のファームウェア・メモリ52の論理区画の線図である。
メモリ52の区分114はパイプライン回路80(図4)の初期コンフィギュレーションを表すファームウェアを記憶する。即ち、パイプライン回路80にダウンロードされると、このファームウェアはパイプライン回路に初期コンフィギュレーションを所有させる。初期コンフィギュレーションの1つの具現化例において、パイプライン回路80は図4の通信インターフェース82(そしてもし必要があれば工業規格バス・インターフェース91)と、パイプライン回路及びデータ・メモリ81の自己試験を実行する自己試験回路(不図示)とを含む。パイプライン回路80は、次いで、試験バス63或は通信インターフェース82を介して自己試験の結果をホストプロセッサ42(図3)に提供できる。また初期コンフィギュレーションは、ホストプロセッサ42に変更されたファームウェアを、以下に議論されるように、通信インターフェース82及びプログラミング・バス110を介してファームウェア・メモリ52にロードさせることを可能としている。
メモリ52の区分1161−116iは、各々、パイプライン回路80の各動作コンフィギュレーションを表すファームウェアを記憶する。典型的には、パイプライン回路80は、加速器44(図3)の初期化の最後に区分1161−116iの内の所定の1つからファームウェアをダウンロードする。以下に議論されるように、パイプライン回路80は特定の区分1161−116nからファームウェアをダウンロードすべく予めプログラムされ得るか、或は、ホストプロセッサ42(図3)はパイプライン回路に特定の区分からファームウェアをダウンロードするように命令する。典型的には、i個の動作コンフィギュレーションの各々において、パイプライン回路80は図4に示される構成要素(例えば、ハードウェアに組み込まれたパイプライン741−74n、コントローラ86)を含む。しかし、これらコンフィギュレーションの各々において、パイプライン回路80は典型的には異なるように動作する。例えば、通信インターフェース82は一方のコンフィギュレーションにおいて一方のプロトコルを具現化し、他方のコンフィギュレーションにおいて他方のプロトコルを具現化する。或は、パイプライン741−74nは一方のコンフィギュレーションにおいてデータに対して一方の組の演算を実行し得て、他方のコンフィギュレーションにおいてデータに対して他方の組の演算を実行し得る。
任意選択的な区分118は、メモリ52の区分1161−116iに記憶されたファームウェアによってそれぞれ表される動作コンフィギュレーションの記述或は識別表示を記憶する。この記述/識別表示はホストプロセッサ42(図3)にメモリ52に記憶されたファームウェアを識別させることを可能とする。
任意選択的な区分120はパイプライン・ユニット78(図4)のプロファイルを記憶する。このプロファイルはパイプライン・ユニット78のハードウェア・レイアウトを充分に記述して、ホストプロセッサ42(図3)が、それ自体、パイプライン・ユニット、並びに、ピア-ベクトル・マシン40(図3)の別のピア(不図示)を相互通信のために適切に構成するように為す。例えばプロファイルは、パイプライン・ユニット78が具現化できるデータ演算及び通信プロトコル、データメモリ81のサイズ、区分1161−116iに記憶されたファームウェアによって表される動作コンフィギュレーション(もし区分118が省略された場合)、並びに、現行において所望された動作コンフィギュレーションを識別し得る。結果として、ピア-ベクトル・マシン40の初期化中にプロファイルを読み取ることによって、ホストプロセッサ42は、パイプライン・ユニット78と通信すべく、メッセージ・ハンドラー64(図3)を適切に構成できる。更には、ホストプロセッサ42はパイプライン回路80がダウンロードすべきファームウェアの区分1161−116iを選択し得る。或は、もしこのファームウェアの何れも適合しなければ、ホストプロセッサ42は変更されたファームウェアをメモリ52にロードし得る。この技術は「プラグ・アンド・プレイ」技術と類似し、それによってコンピュータはそれ自体を構成できて、新しくインストールされたディスク・ドライブ等の周辺機器と通信する。
代替的には、区分120は、ホストプロセッサ42(図3)に、例えば、加速器コンフィギュレーション・レジストリ70(図3)に記憶されているテーブルからプロファイルを検索させることを可能とする(しばしば「実行インデックス」と呼称される)プロファイル識別子を記憶し得る。典型的には、実行インデックスは数であり、製品の型番号と非常に似ており、ホストプロセッサ42は記憶されたプロファイルと照合することができる。
更に別の代替例において、パイプライン・ユニット78(図4)は「ハードウェアに組み込まれた」形態でプロファイル識別子を記憶し得て、区分120のプロファイルを故意ではなく上書きし得る機会をなくする。例えば、パイプライン・ユニット78は、ホストプロセッサ42(図3)が試験バス63或はパイプライン・バス50及びパイプライン回路80(図4)を介して読み取ることができるハードウェアに組み込まれた「レジスタ」に、そのプロファイル識別子を記憶し得る。このレジスタは、電気機械式スイッチ、ジャンパー、或は、半田付け接続部(不図示)等で形成され得る。
更に図5で参照されるように、ファームウェア・メモリ52の任意選択的な区分122は、ファームウェア・メモリ52が加速器44の初期化中に実行する自己試験ルーチン等のその他のデータを記憶し得る。
図3乃至図5で参照されるように、ピア-ベクトル・マシン40の動作(特にホストプロセッサ42、パイプライン回路80、並びに、ファームウェア・メモリ52の動作)は、本発明の実施例に従って以下に議論される。
ピア-ベクトル・マシン40は先ず電源投入されると、ホストプロセッサ42は、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に議論されているようにそれ自体を初期化し、加速器44はそれ自体を部分的に初期化する。より詳細には、この部分的初期化中、パイプライン回路80はメモリ52の区分114から初期コンフィギュレーション・ファームウェアをダウンロードする。先に議論されたように、初期コンフィギュレーションにおいて、パイプライン回路80は少なくとも通信インターフェース82及び試験回路(不図示)を含む。パイプライン回路80がその初期コンフィギュレーションで構成された後、試験回路はパイプライン回路及びデータ・メモリ81の自己試験を実行し、その自己試験の結果を試験ポート96及び試験バス63を介してホストプロセッサ42に提供する。ファームウェア・メモリ52も自己試験を実行し得て、図5と連携して先に議論されたように、その結果を試験ポート104及び試験バス63を介してホストプロセッサ42に提供する。
次に、ホストプロセッサ42は加速器44の部分的初期化中に例外が生じたかを決定する。例えば、ホストプロセッサ42は試験バス63からの自己試験結果を分析して、パイプライン回路80、データ・メモリ81、並びに、ファームウェア・メモリ52が適切に機能しているかを決定する。
もし例外が生じたならば、ホストプロセッサ42はそれを所定方式で取り扱う。例えば、もしホストプロセッサ42がパイプライン回路80から自己試験結果を受信しなければ、試験バス63を介して、初期コンフィギュレーション・ファームウェアがファームウェア・メモリ52の区分114内に記憶されているかを検査し得る。もしその初期コンフィギュレーション・ファームウェアが記憶されていなければ、ホストプロセッサ42はその初期コンフィギュレーション・ファームウェアをパイプライン・バス50或は試験バス63を介して区分114にロードして、パイプライン回路80にこのファームウェアをダウンロードさせてから、自己試験の結果を分析し得る。例外のホストプロセッサの取り扱いは、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論されている。
もし例外が生じなければ、ホストプロセッサ42はパイプライン・ユニット78からプロファイル識別子を読み取り、引き続き加速器コンフィギュレーション・レジストリ70からパイプライン・ユニットの対応するプロファイルを獲得する。ファームウェア・メモリ52の区分120からの代わりに、レジストリ70からプロファイルを獲得することはしばしばより好ましく、その理由は、もしパイプライン回路80がASICであれば、パイプライン・ユニット78がファームウェア・メモリ等の不揮発性メモリを含まないことがあり得るからである。もしそのプロファイル識別子がパイプライン回路80がASICであることを示せば、ホストプロセッサ42はファームウェアがパイプライン回路にダウンロードされる必要性が何等ないことを決定する。代替的には、ホストプロセッサ42(図3)はファームウェア・メモリ52の区分120からプロファイルを獲得し得る。この代替例において、プロファイル識別子を記憶することはパイプライン・ユニット78にとって不必要であるが、該パイプライン・ユニットはそのプロファイルが区分120から故意ではなく削除される場合にプロファイル識別子を記憶し得る。
次に、パイプライン・ユニット78(図4に1つのみ示されている)の全てからプロファイル識別子を読み取った後、ホストプロセッサ42は加速器44におけるパイプライン・ユニット78全てのマップを効果的に生成し、そのマップを例えばハンドラー・メモリ68内に記憶する。
次いで、各パイプライン・ユニット78に対して、ホストプロセッサ42はプロファイルからパイプライン回路80の所望の動作コンフィギュレーションの識別子を抽出する。加速器44の初期化中に所望の動作コンフィギュレーションを抽出することは、初期化に先行してそのプロファイルを単に更新するによってパイプライン回路80の動作を変更させることを可能とする。
次に、ホストプロセッサ42は所望の動作コンフィギュレーションを表すファームウェアがファームウェア・メモリ52に記憶されているかを決定する。例えば、ホストプロセッサ42は、プログラミング・バス110及び(パイプライン回路80が初期コンフィギュレーションにあるので、通信インターフェースが存在するので)通信インターフェース82を介してメモリ区分118からそのコンフィギュレーション記述を読み取ることができ、所望のファームウェアが区分1161−116iの何れかに記憶されているかを決定する。代替的には、ホストプロセッサ42は試験バス63及び試験ポート104を介してメモリ52から直にコンフィギュレーション記述を読み取り得る。
もし所望の動作コンフィギュレーションを表すファームウェアがファームウェア・メモリ52に記憶されていなければ、ホストプロセッサ42は通信インターフェース82、プログラミング・ポート94,106、並びに、プログラミング・バス110を介して加速器コンフィギュレーション・レジストリ70からファームウェア・メモリの区分1161−116iの内の1つにこのファームウェアをロードする。もしファームウェアがレジストリ70内になければ、ホストプロセッサ42は外部ライブラリ(不図示)からファームウェアを検索し得るか、或は、例外指標を生成し得て、システム動作(不図示)がそのファームウェアをレジストリ70にロードし得るように為す。
次に、ホストプロセッサ42は、パイプライン回路80にポート108、コンフィギュレーション・バス112、並びに、ポート98を介してメモリ52の対応する区分1161−116iから所望のファームウェアをダウンロードさせるように命令する。
パイプライン回路80が所望のファームウェアをダウンロードした後、所望の動作コンフィギュレーションとなって、データ処理を始める準備が為される。しかし、パイプライン回路80がその所望動作コンフィギュレーションとなった後でさえ、ホストプロセッサ42は通信インターフェース82或は試験バス63を介して新しいファームウェアをメモリ52の区分1161−116iにロードし得る。例えば、新しいファームウェアをロードすべく、ホストプロセッサ42は先ずパイプライン回路80にメモリ52の区分114からファームウェアを再ロードさせ得て、パイプライン回路が再び初期コンフィギュレーションとなるように為す。次いで、ホストプロセッサ42はパイプライン・バス50及び通信インターフェース82を介して新しいファームウェアを区分1161−116iの内の1つにロードする。次に、ホストプロセッサ42はパイプライン回路80にその新しいファームウェアをダウンロードさせて、パイプライン回路がその新しい動作コンフィギュレーションとなるように為す。初期コンフィギュレーションであるときにのみ、パイプライン回路80に新しいファームウェアをメモリ52にロードさせることは、2つの長所をもたらす。第1として、それはパイプライン回路80が動作コンフィギュレーションにある際に該パイプライン回路がメモリ52に記憶されているファームウェアを故意ではなく改変することを防止する。第2として、それは動作コンフィギュレーションに、さもなければファームウェアをメモリ52に書き込むために必要とされる回路用に使用されることになるパイプライン回路80のリソースを利用させることを可能とする。
図6は、本発明の別の実施例に従った図3のパイプライン加速器44のパイプライン・ユニット124のブロック線図である。
パイプライン・ユニット124は、そのパイプライン・ユニット124が多数のパイプライン回路80(ここでは2つのパイプライン回路80a及び80b)と、各パイプライン回路に対して1つずつのメモリである多数のファームウェア・メモリ(ここでは2つのメモリ52a及び52b)と、を含むことを除いて、図4のパイプライン・ユニット78と類似している。パイプライン回路80a及び80bとファームウェア・メモリ52a及び52bとの組み合わせはプログラマブル回路ユニットを形成する。1つの具現化例において、メモリ52a及び52bの各々は、ファームウェア52bが、パイプライン・ユニット124のプロファイルを記憶し、さもなければメモリ52aの区分120と重複するような区分120を省略し得ることを除いては、図5に示されるように仕切られる。代替的には、パイプライン回路80a及び80bはメモリ52a及び52bと動作的に類似している各区分を含む単一ファームウェア・メモリを共有し得る。パイプライン回路80の数を増大することは、典型的には、ハードウェアに組み込まれたパイプライン741−74nの数nに関する増大を許容し、よってパイプライン・ユニット78と比較してのパイプライン・ユニット124の機能に関する増大を許容する。更には、パイプライン回路80a及び80bの何れか一方或は双方はASICであり得て、その場合、対応するファームウェア・メモリ(又は対応する複数のファームウェア・メモリ)52は省略し得る。
パイプライン・ユニット124の構造及び動作の更なる詳細は、先行して引用された「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された特許文献4に議論されている。
パイプライン回路80aは試験ポート96a及びハード・コンフィギュレーション・ポート98aを含み、それらが図4の試験ポート96及びハード・コンフィギュレーション・ポート98とそれぞれ類似している。そして図4のパイプライン回路80と同じように、パイプライン回路80aはプログラミング・ポート94を有する通信インターフェース82を含む。
パイプライン回路80bは試験ポート96a及びハード・コンフィギュレーション・ポート98bを含み、それらも図4の試験ポート96及びハード・コンフィギュレーション・ポート98とそれぞれ類似している。そして、ホストプロセッサ42(図3)が以下に議論されるようにパイプライン回路80aの通信インターフェース82を介してファームウェア・メモリ52bをプログラムできるので、パイプライン回路80bはプログラミング・ポートを含まない。
ファームウェア・メモリ52aは試験、プログラミング、並びに、ハード・コンフィギュレーション・ポート104a,106a,108aを含み、それらが図4の試験、プログラミング、並びに、ハード・コンフィギュレーション・ポート104,106,108とそれぞれ類似している。試験ポート104aは試験バス63と結合され、プログラミング・ポート106aはプログラミング・バス110を介して通信インターフェース82のプログラミング・ポート94aと結合され、そしてハード・コンフィギュレーション・ポート108aはコンフィギュレーション・バス112aを介してパイプライン回路80aのハード・コンフィギュレーション・ポート98aと結合されている。
同様に、ファームウェア・メモリ52bは試験、プログラミング、並びに、ハード・コンフィギュレーション・ポート104b,106b,108bを含み、それらが図4の試験、プログラミング、並びに、ハード・コンフィギュレーション・ポート104,106,108とそれぞれ類似している。試験ポート104bは試験バス63と結合され、プログラミング・ポート106bはプログラミング・バス110を介して通信インターフェース82のプログラミング・ポート94aと結合され、そしてハード・コンフィギュレーション・ポート108bはコンフィギュレーション・バス112bを介してパイプライン回路80bのハード・コンフィギュレーション・ポート98bと結合されている。
図3、図5、並びに、図6で参照されるように、ピア-ベクトル・マシン40の動作(特にホストプロセッサ42、パイプライン回路80a及び80b、ファームウェア・メモリ52a及び52bの動作)は本発明の実施例に従って以下に議論されている。
ピア-ベクトル・マシン40が先ず電源投入されると、ホストプロセッサ42は、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3で議論されたようにそれ自体を初期化し、加速器44はそれ自体を部分的に初期化する。より詳細には、この部分的初期化中、パイプライン回路80a及び80bは、それぞれ、ファームウェア・メモリ52a及び52bの区分114a及び114bから初期コンフィギュレーション・ファームウェアをダウンロードする。それぞれの初期コンフィギュレーションにおいて、パイプライン回路80aは少なくとも通信インターフェース82及び試験回路(不図示)を含み、パイプライン回路80bは少なくとも試験回路(不図示)を含む。パイプライン回路80a及び80bがそれらの各初期コンフィギュレーションに構成された後、各パイプライン回路内の試験回路はパイプライン回路の各自己試験を実行し(パイプライン回路80a及び80bの一方或は双方の試験回路もデータ・メモリ81を試験し得て)試験ポート96a及び96bのそれぞれと試験バス63とを介してホストプロセッサ42にそれら自己試験の結果を提供する。ファームウェア・メモリ52a及び52bも各自己試験を実行し得て、図5と連携されて先に議論されたように、試験ポート104a及び104bのそれぞれと試験バス63とを介してホストプロセッサ42にその結果を提供する。
次に、ホストプロセッサ42は加速器44の部分的初期化中に例外が生じたかを決定する。例えば、ホストプロセッサ42は試験バス63からの自己試験結果を分析して、パイプライン回路80a及び80b、データ・メモリ81、並びに、ファームウェア・メモリ52a及び52bが適切に機能しているかを決定する。
もし例外が生じたならば、ホストプロセッサ42はそれを所定の方式で取り扱う。例えば、もしホストプロセッサ42がパイプライン回路80aから自己試験結果を受信しなければ、初期コンフィギュレーション・ファームウェアがファームウェア・メモリ52aの区分114aに記憶されているかを試験バス63を介して検査し得る。もし初期コンフィギュレーション・ファームウェアが記憶されていなければ、ホストプロセッサ42はその初期コンフィギュレーション・ファームウェアを区分114aにロードして、パイプライン回路80aにそのファームウェアをダウンロードさせてから、自己試験の結果を分析し得る。この例はパイプライン回路50b及びファームウェア・メモリ52bにも適用される。例外のホストプロセッサの取り扱いは、先行して引用された「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論されている。
もし例外が何等生じなかったならば、ホストプロセッサ42はパイプライン・ユニット124からプロファイル識別子を読み取り、続いて、図4と連携して先に議論されたように、加速器コンフィギュレーション・レジストリ70から或はファームウェア・メモリ52aの区分120からパイプライン・ユニットの対応するプロファイルを獲得する。
次に、パイプライン・ユニット124(図4には1つのみ示されている)の全てからプロファイル識別子を読み取った後、ホストプロセッサ42は加速器44における全パイプライン・ユニットのマップを効果的に生成して、そのマップを例えばハンドラー・メモリ68に記憶する。
次いで、ホストプロセッサ42はプロファイルからパイプライン回路80a及び80bの所望の動作コンフィギュレーションの識別子を抽出する。加速器44の初期化中に所望の動作コンフィギュレーションを抽出することは、そのプロファイルを初期化に先行して単に更新することによってパイプライン回路80a及び/或は80bの動作を変更させることを可能とする。
次に、ホストプロセッサ42は所望の動作コンフィギュレーションを表すファームウェアがファームウェア・メモリ52a及び52bに記憶されているかを決定する。例えば、ホストプロセッサ42はプログラミング・バス110及び(パイプライン回路80aが初期コンフィギュレーションであるので、通信インターフェースが存在するので)通信インターフェース82を介してメモリ52aのメモリ区分118aからコンフィギュレーション記述を読み取ることができ、所望のファームウェアが区分116a1−116aiの何れかに記憶されていることを決定する。代替的には、ホストプロセッサ42は試験バス63及び試験ポート104aを介してメモリ52aから直にコンフィギュレーション記述を読み取り得る。この例もパイプライン回路50b及びファームウェア・メモリ52bに適用される。
もし所望の動作コンフィギュレーションの一方或は双方を表すファームウェアがファームウェア・メモリ52a及び/或は52bに記憶されていなければ、ホストプロセッサ42は加速器コンフィギュレーション・レジストリ70からそのファームウェアを通信インターフェース82、プログラミング・ポート94,106、並びに、プログラミング・バス110を介して適切なファームウェア・メモリの区分1161−116iの内の1つにロードする。例えば、もしパイプライン回路80bの所望の動作コンフィギュレーションを表すファームウェアがメモリ52bに記憶されていなければ、ホストプロセッサ42はそのファームウェアをレジストリ70から、インターフェース82、プログラミング・ポート94,106b、並びに、プログラミング・バス110を介して区分116b1−116biの内の1つにロードする。もしファームウェアがレジストリ70になければ、ホストプロセッサ42はそのファームウェアを外部ライブラリ(不図示)から検索し得るか、或は、例外指標を生成し得て、システムオペレータ(不図示)がそのファームウェアをレジストリ70にロードし得るように為す。
次にホストプロセッサ42は、パイプライン回路80aに、ポート108a、コンフィギュレーション・バス112a、並びに、ポート98aを介してメモリ52aの対応する区分116a1−116aiから所望のファームウェアをダウンロードするように命令し、パイプライン回路80bに、ポート108b、コンフィギュレーション・バス112b、並びに、ポート98bを介してメモリ52bの対応する区分116b1−116biから所望のファームウェアをダウンロードするように命令する。
パイプライン回路80a及び80bが所望のファームウェアをダウンロードした後、それは所望の動作コンフィギュレーションにあって、データ処理を始める準備が為される。しかし、パイプライン回路80a及び80bがそれらの所望の動作コンフィギュレーションになった後でさえ、ホストプロセッサ42は新しいファームウェアを通信インターフェース82或は試験バス63を介して、図4と連携されて先に議論されたものと同様な方式でメモリ52a及び52bの区分1161−116iにロードし得る。
先行する議論は当業者が本発明を作製し使用することを可能とすべく提示されている。種々実施例への様々な変更は当業者には容易に明かであろうし、ここでの包括的な原則は本発明の精神及び範囲から逸脱することなしに他の実施例及び適用例に適用され得る。よって、本発明は図示された実施例に限定されることが意図されておらず、ここに開示された原理及び特徴と一貫した最も広い範囲と一致されるべきものである。
図1は、従来の多数プロセッサ・アーキテクチャを有する計算マシンのブロック線図である。 図2は、従来のハードウェアに組み込まれたパイプラインのブロック線図である。 図3は、本発明の実施例に従ったピア-ベクトル・アーキテクチャを有する計算マシンのブロック線図である。 図4は、本発明の実施例に従った図3のパイプライン加速器におけるパイプライン・ユニットのブロック線図である。 図5は、本発明の実施例に従った図4のファームウェア・メモリの論理区画の線図である。 図6は、本発明の別の実施例に従った図3のパイプライン加速器のパイプライン・ユニットのブロック線図である。
符号の説明
10 計算マシン
14 共同プロセッサ
40 ピア-ベクトル・マシン
42 ホストプロセッサ
44 パイプライン加速器
46 プロセッサ・メモリ
48 インターフェース・メモリ
50 パイプライン・バス
52 ファームウェア・メモリ
54 生データ入力ポート
58 処理済みデータ出力ポート
61 ルータ
62 処理ユニット
66 処理ユニット・メモリ
68 ハンドラー・メモリ
70 加速器コンフィギュレーション・レジストリ
72 メッセージ・コンフィギュレーション・レジストリ
74 ハードウェアに組み込まれたパイプライン
78 パイプライン・ユニット
80 パイプライン回路
86 パイプライン・コントローラ
88 例外マネージャ
90 コンフィギュレーション・マネージャ
91 工業規格バス・インターフェース
93 通信バス

Claims (38)

  1. プログラマブル回路であって、
    外部ソースからコンフィギュレーションを表すファームウェアを受信し、
    前記ファームウェアをメモリに記憶し、
    前記メモリから前記ファームウェアをダウンロードするように動作できるプログラマブル回路。
  2. 前記ファームウェアの前記メモリからのダウンロード後に前記コンフィギュレーションで更に動作できる、請求項1に記載のプログラマブル回路。
  3. 前記メモリが不揮発性メモリを含む、請求項1に記載のプログラマブル回路。
  4. 前記メモリが外部メモリを含む、請求項1に記載のプログラマブル回路。
  5. プログラマブル回路であって、
    メモリから第1コンフィギュレーションを表す第1ファームウェアをダウンロードし、
    前記第1コンフィギュレーションで動作し、
    前記メモリから第2コンフィギュレーションを表す第2ファームウェアをダウンロードし、
    前記第2コンフィギュレーションで動作できるプログラマブル回路。
  6. 前記プログラマブル回路が、
    前記第1コンフィギュレーションで動作している一方で外部ソースから前記第2ファームウェアを受信し、
    前記第1コンフィギュレーションで動作している一方で前記メモリに前記第2ファームウェアを記憶するように更に動作できる、請求項5に記載のプログラマブル回路。
  7. プログラマブル回路ユニットであって、
    メモリと、
    前記メモリと結合されたプログラマブル回路と、を含み、
    前記プログラマブル回路が、
    前記プログラマブル回路のコンフィギュレーションを表すファームウェアを外部ソースから受信し、
    前記ファームウェアを前記メモリに記憶し、
    前記メモリから前記ファームウェアをダウンロードするように動作できるプログラマブル回路と、
    を含むことから成るプログラマブル回路ユニット。
  8. 前記メモリが電気的に消去可能でプログラム可能な読み取り専用メモリを含む、請求項7に記載のプログラマブル回路ユニット。
  9. 前記プログラマブル回路がフィールド・プログラマブル・ゲート・アレイを含む、請求項7に記載のプログラマブル回路ユニット。
  10. プログラマブル回路ユニットであって、
    それぞれ第1及び第2のコンフィギュレーションを表す第1及び第2のファームウェアを記憶するように動作できるメモリと、
    前記メモリと結合されたプログラマブル回路と、を含み、
    前記プログラマブル回路が、
    前記メモリから前記第1ファームウェアをダウンロードし、
    前記第1コンフィギュレーションで動作し、
    前記メモリから第2ファームウェアをダウンロードし、
    前記第2コンフィギュレーションで動作するように動作できことから成るプログラマブル回路ユニット。
  11. 前記プログラマブル回路が、
    前記第1コンフィギュレーションで動作している一方で外部ソースから前記第2ファームウェアを受信し、
    前記第1コンフィギュレーションで動作している一方で前記メモリに前記第2ファームウェアを記憶するように更に動作できる、請求項10に記載のプログラマブル回路ユニット。
  12. 前記プログラマブル回路が、前記第1コンフィギュレーションで動作している一方で前記第2ファームウェアをロードするように動作できる、請求項10に記載のプログラマブル回路ユニット。
  13. プログラマブル回路ユニットであって、
    それぞれ、第1、第2、第3、並びに、第4のコンフィギュレーションを表す第1、第2、第3、並びに、第4のファームウェアを記憶するように動作できるメモリと、
    前記メモリと結合された第1プログラマブル回路と、を含み、
    前記第1プログラマブル回路が、
    前記メモリから前記第1ファームウェアをダウンロードし、
    前記第1コンフィギュレーションで動作し、
    前記メモリから第2ファームウェアをダウンロードし、
    前記第2コンフィギュレーションで動作するように動作でき、
    前記メモリと結合されると共に前記第1プログラマブル回路と結合された第2プログラマブル回路を更に含み、
    前記第2プログラマブル回路が、
    前記メモリから前記第3ファームウェアをダウンロードし、
    前記第3コンフィギュレーションで動作し、
    前記メモリから第4ファームウェアをダウンロードし、
    前記第4コンフィギュレーションで動作するように動作できることから成るプログラマブル回路ユニット。
  14. 前記第1プログラマブル回路が、
    前記第1コンフィギュレーションで動作している一方で外部ソースから前記第2及び第4のファームウェアを受信し、
    前記第1コンフィギュレーションで動作している一方で前記メモリに前記第2及び第4のファームウェアを記憶するように動作できる、請求項13に記載のプログラマブル回路ユニット。
  15. 前記第1及び第2のプログラマブル回路が各フィールド・プログラマブル・ゲート・アレイを含む、請求項13に記載のプログラマブル回路ユニット。
  16. 計算マシンであって、
    プロセッサと、
    前記プロセッサと結合されたプログラマブル回路ユニットと、を含み、
    前記プログラマブル回路ユニットが、
    メモリと、
    前記メモリと結合されたプログラマブル回路と、を含み、
    前記プログラマブル回路が、
    前記プログラマブル回路のコンフィギュレーションを表すファームウェアを前記プロセッサから受信し、
    前記メモリに前記ファームウェアを記憶し、
    前記プロセッサに応じて前記メモリから前記ファームウェアをダウンロードするように動作できることから成る計算マシン。
  17. 前記プロセッサが、
    前記ファームウェアを前記プログラマブル回路に送信する前、そのファームウェアが前記メモリに既に記憶されているかを決定し、
    前記ファームウェアが前記メモリに未だ記憶されていない場合だけ、前記プログラマブル回路に前記ファームウェアを送信するように動作できる、請求項16に記載の計算マシン。
  18. 前記プロセッサと結合されると共に、前記ファームウェアを記憶するように且つ前記ファームウェアが前記プログラマブル回路用の所望コンフィギュレーションを表していることを示すように動作できるコンフィギュレーション・レジストリと、
    前記プロセッサが前記ファームウェアを前記コンフィギュレーション・レジストリから前記プログラマブル回路にダウンロードするように動作できることと、
    を更に含む、請求項16に記載の計算マシン。
  19. 前記プログラマブル回路ユニットがパイプライン・ユニットを含み、
    前記プログラマブル回路がデータに対して動作するように動作できるハードウェアに組み込まれたパイプラインを含む、請求項16に記載の計算マシン。
  20. 計算マシンであって、
    プロセッサと、
    前記プロセッサと結合されたプログラマブル回路ユニットと、を含み、
    前記プログラマブル回路ユニットが、
    それぞれ第1及び第2のコンフィギュレーションを表す第1及び第2のファームウェアを記憶するように動作できるメモリと、
    プログラマブル回路と、を含み、
    前記プログラマブル回路が、
    前記メモリから前記第1ファームウェアをダウンロードし、
    前記第1コンフィギュレーションで動作し、
    前記プロセッサに応じて前記メモリから前記第2ファームウェアをダウンロードし、
    前記第2コンフィギュレーションで動作するように、
    動作できることから成る計算マシン。
  21. 前記プロセッサが第1試験ポートを含み、
    前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
    前記プロセッサが前記第1及び第2の試験ポートを介して前記第1ファームウェアをメモリにロードするように動作できる、請求項20に記載の計算マシン。
  22. 前記プロセッサが第1試験ポートを含み、
    前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
    前記第1コンフィギュレーションで動作している一方で、前記プログラマブル回路が自己試験を実行するように且つ自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作でき、
    前記プロセッサが、前記自己試験データが前記自己試験の所定結果を示す場合だけ、前記プログラマブル回路に前記メモリから前記第2ファームウェアをダウンロードさせるように動作できる、請求項20に記載の計算マシン。
  23. 前記プロセッサが前記第2ファームウェアを前記プログラマブル回路に送信するように動作でき、
    前記第1コンフィギュレーションで動作している一方で、前記プログラマブル回路が前記プロセッサに応じて前記第2ファームウェアを前記メモリにロードするように動作できる、請求項20に記載の計算マシン。
  24. 計算マシンであって、
    プロセッサと、
    前記プロセッサと結合されたプログラマブル回路ユニットと、を含み、
    前記プログラマブル回路ユニットが、
    それぞれ第1、第2、第3、並びに、第4のコンフィギュレーションを表す第1、第2、第3、並びに、第4のファームウェアを記憶するように動作できるメモリと、
    前記メモリと結合された第1プログラマブル回路であり、
    前記メモリから前記第1ファームウェアをダウンロードし、
    前記第1コンフィギュレーションで動作し、
    前記プロセッサに応じて前記メモリから第2ファームウェアをダウンロードし、
    前記第2コンフィギュレーションで動作するように、
    動作できることから成る第1プログラマブル回路と、
    前記メモリと結合されると共に前記第1プログラマブル回路と結合された第2プログラマブル回路であり、
    前記メモリから前記第3ファームウェアをダウンロードし、
    前記第3コンフィギュレーションで動作し、
    前記プロセッサに応じて前記メモリから第4ファームウェアをダウンロードし、
    前記第4コンフィギュレーションで動作するように、
    動作できる第2プログラマブル回路と、
    を含む、計算マシン。
  25. 前記プロセッサが第1試験ポートを含み、
    前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
    前記プロセッサが前記第1及び第2の試験ポートを介して前記第1及び第2のファームウェアをメモリにロードするように動作できる、請求項24に記載の計算マシン。
  26. 前記プロセッサが第1試験ポートを含み、
    前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
    前記第1コンフィギュレーションで動作している一方で、前記第1プログラマブル回路が第1自己試験を実行するように且つ第1自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作でき、
    前記第3コンフィギュレーションで動作している一方で、前記第2プログラマブル回路が第2自己試験を実行するように且つ第2自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作でき、
    前記プロセッサが、前記第1及び第2のプログラマブル回路に、前記第1及び第2の自己試験データが前記第1及び第2の自己試験の各所定結果を示す場合だけ、前記メモリから第2及び第4のファームウェアをそれぞれロードさせるように動作できる、請求項24に記載の計算マシン。
  27. 前記プロセッサが前記第2及び第4のファームウェアを前記第1プログラマブル回路に送信するように動作でき、
    前記第1コンフィギュレーションで動作している一方で、前記第1プログラマブル回路が前記プロセッサに応じて前記第2及び第4のファームウェアを前記メモリにロードするように動作できる、請求項24に記載の計算マシン。
  28. 前記メモリが、
    前記第1プログラマブル回路と結合され且つ前記第1及び第2のファームウェアを記憶するように動作できる第1メモリ区分と、
    前記第1及び第2のプログラマブル回路と結合され且つ前記第3及び第4のファームウェアを記憶するように動作できる第2メモリ区分と、
    を含む、請求項24に記載の計算マシン。
  29. 前記第1及び第2のメモリ区分が第1及び第2の集積回路上にそれぞれ配置されている、請求項28に記載の計算マシン。
  30. 方法であって、
    プログラマブル回路にその回路のコンフィギュレーションを表すファームウェアを提供し、
    前記プログラマブル回路によって前記コンフィギュレーション・データをメモリに記憶し、
    前記メモリから前記プログラマブル回路に前記コンフィギュレーション・データをダウンロードすることを含む方法。
  31. 前記メモリから前記コンフィギュレーション・データをダウンロードした後、前記コンフィギュレーションで動作すること、
    を更に含む、請求項30に記載の方法。
  32. 方法であって、
    第1コンフィギュレーションを表す第1ファームウェアをプログラマブル回路にダウンロードし、
    前記プログラマブル回路を前記第1コンフィギュレーションで動作し、
    第2コンフィギュレーションを表す第2ファームウェアを前記プログラマブル回路にダウンロードし、
    前記第2ファームウェアをダウンロードした後、前記プログラマブル回路を前記第2コンフィギュレーションで動作することを含む方法。
  33. 前記第2ファームウェアをダウンロードすることが、
    前記第2ファームウェアを前記プログラマブル回路に送信し、
    前記プログラマブル回路が前記第1コンフィギュレーションで動作している一方で、該プログラマブル回路によって前記第2ファームウェアをメモリにロードし、
    前記メモリから前記プログラマブル回路に前記第2ファームウェアをダウンロードすることを含む、請求項32に記載の方法。
  34. 前記第2ファームウェアをダウンロードすることが、
    前記第2ファームウェアが前記プログラマブル回路と結合されたメモリに記憶されているかを決定し、
    前記第2ファームウェアが前記メモリに記憶されていない場合だけ、前記第2ファームウェアを前記プログラマブル回路に送信し、
    前記プログラマブル回路が前記第1コンフィギュレーションで動作している一方で、該プログラマブル回路によって前記第2ファームウェアを前記メモリにロードし、
    前記メモリから前記プログラマブル回路に前記ファームウェアをダウンロードすることを含む、請求項32に記載の方法。
  35. 前記第1コンフィギュレーションで前記プログラマブル回路を動作することが、該プログラマブル回路を試験することを含み、
    前記第2ファームウェアをダウンロードすることが前記プログラマブル回路が前記試験を通過した場合だけ前記第2ファームウェアをダウンロードすることを含む、請求項32に記載の方法。
  36. 方法であって、
    第1及び第2のファームウェアを第1及び第2のプログラマブル回路にそれぞれダウンロードし、
    前記第1及び第2のプログラマブル回路を前記第1及び第2のコンフィギュレーションでそれぞれ動作し、
    第3及び第4のファームウェアを前記第1及び第2のプログラマブル回路に、前記第1プログラマブル回路を介して、それぞれダウンロードし、
    前記第1及び第2のプログラマブル回路を前記第3及び第4のコンフィギュレーションでそれぞれ動作することを含む方法。
  37. 前記第1及び第2のファームウェアをダウンロードすることが、前記第1及び第2のファームウェアを前記第1及び第2のプログラマブル回路に、試験ポートを介して、ダウンロードすることを含む、請求項36に記載の方法。
  38. 前記第1及び第2のプログラマブル回路を前記第1及び第2のコンフィギュレーションで動作することが、前記第1及び第2のプログラマブル回路を試験することを含み、
    前記第3及び第4のファームウェアを前記第1及び第2のプログラマブル回路にロードすることが、
    前記試験が、前記第1プログラマブル回路が所望通りに機能していることを示す場合だけ、前記第3ファームウェアをロードし、
    前記試験が、前記第2プログラマブル回路が所望通りに機能していることを示す場合だけ、前記第4ファームウェアをロードすることを含む、請求項36に記載の方法。
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