JP2006518056A - プログラマブル回路、関連計算マシン、並びに、方法 - Google Patents
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Abstract
Description
この出願は、下記の特許文献1に対する優先権を請求するものであり、引用することでここに合体させる。
この出願は、「改善された計算アーキテクチャ、関連システム、並びに、方法」と題された下記の特許文献2、「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された下記の特許文献3、「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された下記の特許文献4、「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された下記の特許文献5と関連し、これら特許文献は全て2003年10月9日に出力され、共通の所有者を有し、引用することでここに合体させる。
Y(xk)=(5xk+3)2xk
ここで、xkは複数の生データ値から成るシーケンスを表す。この例において、演算子回路321は5xkを計算する乗算器であり、回路322は5xk+3を計算する加算器であり、そして回路32n(n=3)は(5xk+3)2xkを計算する乗算器である。
14 共同プロセッサ
40 ピア-ベクトル・マシン
42 ホストプロセッサ
44 パイプライン加速器
46 プロセッサ・メモリ
48 インターフェース・メモリ
50 パイプライン・バス
52 ファームウェア・メモリ
54 生データ入力ポート
58 処理済みデータ出力ポート
61 ルータ
62 処理ユニット
66 処理ユニット・メモリ
68 ハンドラー・メモリ
70 加速器コンフィギュレーション・レジストリ
72 メッセージ・コンフィギュレーション・レジストリ
74 ハードウェアに組み込まれたパイプライン
78 パイプライン・ユニット
80 パイプライン回路
86 パイプライン・コントローラ
88 例外マネージャ
90 コンフィギュレーション・マネージャ
91 工業規格バス・インターフェース
93 通信バス
Claims (38)
- プログラマブル回路であって、
外部ソースからコンフィギュレーションを表すファームウェアを受信し、
前記ファームウェアをメモリに記憶し、
前記メモリから前記ファームウェアをダウンロードするように動作できるプログラマブル回路。 - 前記ファームウェアの前記メモリからのダウンロード後に前記コンフィギュレーションで更に動作できる、請求項1に記載のプログラマブル回路。
- 前記メモリが不揮発性メモリを含む、請求項1に記載のプログラマブル回路。
- 前記メモリが外部メモリを含む、請求項1に記載のプログラマブル回路。
- プログラマブル回路であって、
メモリから第1コンフィギュレーションを表す第1ファームウェアをダウンロードし、
前記第1コンフィギュレーションで動作し、
前記メモリから第2コンフィギュレーションを表す第2ファームウェアをダウンロードし、
前記第2コンフィギュレーションで動作できるプログラマブル回路。 - 前記プログラマブル回路が、
前記第1コンフィギュレーションで動作している一方で外部ソースから前記第2ファームウェアを受信し、
前記第1コンフィギュレーションで動作している一方で前記メモリに前記第2ファームウェアを記憶するように更に動作できる、請求項5に記載のプログラマブル回路。 - プログラマブル回路ユニットであって、
メモリと、
前記メモリと結合されたプログラマブル回路と、を含み、
前記プログラマブル回路が、
前記プログラマブル回路のコンフィギュレーションを表すファームウェアを外部ソースから受信し、
前記ファームウェアを前記メモリに記憶し、
前記メモリから前記ファームウェアをダウンロードするように動作できるプログラマブル回路と、
を含むことから成るプログラマブル回路ユニット。 - 前記メモリが電気的に消去可能でプログラム可能な読み取り専用メモリを含む、請求項7に記載のプログラマブル回路ユニット。
- 前記プログラマブル回路がフィールド・プログラマブル・ゲート・アレイを含む、請求項7に記載のプログラマブル回路ユニット。
- プログラマブル回路ユニットであって、
それぞれ第1及び第2のコンフィギュレーションを表す第1及び第2のファームウェアを記憶するように動作できるメモリと、
前記メモリと結合されたプログラマブル回路と、を含み、
前記プログラマブル回路が、
前記メモリから前記第1ファームウェアをダウンロードし、
前記第1コンフィギュレーションで動作し、
前記メモリから第2ファームウェアをダウンロードし、
前記第2コンフィギュレーションで動作するように動作できことから成るプログラマブル回路ユニット。 - 前記プログラマブル回路が、
前記第1コンフィギュレーションで動作している一方で外部ソースから前記第2ファームウェアを受信し、
前記第1コンフィギュレーションで動作している一方で前記メモリに前記第2ファームウェアを記憶するように更に動作できる、請求項10に記載のプログラマブル回路ユニット。 - 前記プログラマブル回路が、前記第1コンフィギュレーションで動作している一方で前記第2ファームウェアをロードするように動作できる、請求項10に記載のプログラマブル回路ユニット。
- プログラマブル回路ユニットであって、
それぞれ、第1、第2、第3、並びに、第4のコンフィギュレーションを表す第1、第2、第3、並びに、第4のファームウェアを記憶するように動作できるメモリと、
前記メモリと結合された第1プログラマブル回路と、を含み、
前記第1プログラマブル回路が、
前記メモリから前記第1ファームウェアをダウンロードし、
前記第1コンフィギュレーションで動作し、
前記メモリから第2ファームウェアをダウンロードし、
前記第2コンフィギュレーションで動作するように動作でき、
前記メモリと結合されると共に前記第1プログラマブル回路と結合された第2プログラマブル回路を更に含み、
前記第2プログラマブル回路が、
前記メモリから前記第3ファームウェアをダウンロードし、
前記第3コンフィギュレーションで動作し、
前記メモリから第4ファームウェアをダウンロードし、
前記第4コンフィギュレーションで動作するように動作できることから成るプログラマブル回路ユニット。 - 前記第1プログラマブル回路が、
前記第1コンフィギュレーションで動作している一方で外部ソースから前記第2及び第4のファームウェアを受信し、
前記第1コンフィギュレーションで動作している一方で前記メモリに前記第2及び第4のファームウェアを記憶するように動作できる、請求項13に記載のプログラマブル回路ユニット。 - 前記第1及び第2のプログラマブル回路が各フィールド・プログラマブル・ゲート・アレイを含む、請求項13に記載のプログラマブル回路ユニット。
- 計算マシンであって、
プロセッサと、
前記プロセッサと結合されたプログラマブル回路ユニットと、を含み、
前記プログラマブル回路ユニットが、
メモリと、
前記メモリと結合されたプログラマブル回路と、を含み、
前記プログラマブル回路が、
前記プログラマブル回路のコンフィギュレーションを表すファームウェアを前記プロセッサから受信し、
前記メモリに前記ファームウェアを記憶し、
前記プロセッサに応じて前記メモリから前記ファームウェアをダウンロードするように動作できることから成る計算マシン。 - 前記プロセッサが、
前記ファームウェアを前記プログラマブル回路に送信する前、そのファームウェアが前記メモリに既に記憶されているかを決定し、
前記ファームウェアが前記メモリに未だ記憶されていない場合だけ、前記プログラマブル回路に前記ファームウェアを送信するように動作できる、請求項16に記載の計算マシン。 - 前記プロセッサと結合されると共に、前記ファームウェアを記憶するように且つ前記ファームウェアが前記プログラマブル回路用の所望コンフィギュレーションを表していることを示すように動作できるコンフィギュレーション・レジストリと、
前記プロセッサが前記ファームウェアを前記コンフィギュレーション・レジストリから前記プログラマブル回路にダウンロードするように動作できることと、
を更に含む、請求項16に記載の計算マシン。 - 前記プログラマブル回路ユニットがパイプライン・ユニットを含み、
前記プログラマブル回路がデータに対して動作するように動作できるハードウェアに組み込まれたパイプラインを含む、請求項16に記載の計算マシン。 - 計算マシンであって、
プロセッサと、
前記プロセッサと結合されたプログラマブル回路ユニットと、を含み、
前記プログラマブル回路ユニットが、
それぞれ第1及び第2のコンフィギュレーションを表す第1及び第2のファームウェアを記憶するように動作できるメモリと、
プログラマブル回路と、を含み、
前記プログラマブル回路が、
前記メモリから前記第1ファームウェアをダウンロードし、
前記第1コンフィギュレーションで動作し、
前記プロセッサに応じて前記メモリから前記第2ファームウェアをダウンロードし、
前記第2コンフィギュレーションで動作するように、
動作できることから成る計算マシン。 - 前記プロセッサが第1試験ポートを含み、
前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
前記プロセッサが前記第1及び第2の試験ポートを介して前記第1ファームウェアをメモリにロードするように動作できる、請求項20に記載の計算マシン。 - 前記プロセッサが第1試験ポートを含み、
前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
前記第1コンフィギュレーションで動作している一方で、前記プログラマブル回路が自己試験を実行するように且つ自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作でき、
前記プロセッサが、前記自己試験データが前記自己試験の所定結果を示す場合だけ、前記プログラマブル回路に前記メモリから前記第2ファームウェアをダウンロードさせるように動作できる、請求項20に記載の計算マシン。 - 前記プロセッサが前記第2ファームウェアを前記プログラマブル回路に送信するように動作でき、
前記第1コンフィギュレーションで動作している一方で、前記プログラマブル回路が前記プロセッサに応じて前記第2ファームウェアを前記メモリにロードするように動作できる、請求項20に記載の計算マシン。 - 計算マシンであって、
プロセッサと、
前記プロセッサと結合されたプログラマブル回路ユニットと、を含み、
前記プログラマブル回路ユニットが、
それぞれ第1、第2、第3、並びに、第4のコンフィギュレーションを表す第1、第2、第3、並びに、第4のファームウェアを記憶するように動作できるメモリと、
前記メモリと結合された第1プログラマブル回路であり、
前記メモリから前記第1ファームウェアをダウンロードし、
前記第1コンフィギュレーションで動作し、
前記プロセッサに応じて前記メモリから第2ファームウェアをダウンロードし、
前記第2コンフィギュレーションで動作するように、
動作できることから成る第1プログラマブル回路と、
前記メモリと結合されると共に前記第1プログラマブル回路と結合された第2プログラマブル回路であり、
前記メモリから前記第3ファームウェアをダウンロードし、
前記第3コンフィギュレーションで動作し、
前記プロセッサに応じて前記メモリから第4ファームウェアをダウンロードし、
前記第4コンフィギュレーションで動作するように、
動作できる第2プログラマブル回路と、
を含む、計算マシン。 - 前記プロセッサが第1試験ポートを含み、
前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
前記プロセッサが前記第1及び第2の試験ポートを介して前記第1及び第2のファームウェアをメモリにロードするように動作できる、請求項24に記載の計算マシン。 - 前記プロセッサが第1試験ポートを含み、
前記プログラマブル回路ユニットが前記第1試験ポートと結合された第2試験ポートを含み、
前記第1コンフィギュレーションで動作している一方で、前記第1プログラマブル回路が第1自己試験を実行するように且つ第1自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作でき、
前記第3コンフィギュレーションで動作している一方で、前記第2プログラマブル回路が第2自己試験を実行するように且つ第2自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作でき、
前記プロセッサが、前記第1及び第2のプログラマブル回路に、前記第1及び第2の自己試験データが前記第1及び第2の自己試験の各所定結果を示す場合だけ、前記メモリから第2及び第4のファームウェアをそれぞれロードさせるように動作できる、請求項24に記載の計算マシン。 - 前記プロセッサが前記第2及び第4のファームウェアを前記第1プログラマブル回路に送信するように動作でき、
前記第1コンフィギュレーションで動作している一方で、前記第1プログラマブル回路が前記プロセッサに応じて前記第2及び第4のファームウェアを前記メモリにロードするように動作できる、請求項24に記載の計算マシン。 - 前記メモリが、
前記第1プログラマブル回路と結合され且つ前記第1及び第2のファームウェアを記憶するように動作できる第1メモリ区分と、
前記第1及び第2のプログラマブル回路と結合され且つ前記第3及び第4のファームウェアを記憶するように動作できる第2メモリ区分と、
を含む、請求項24に記載の計算マシン。 - 前記第1及び第2のメモリ区分が第1及び第2の集積回路上にそれぞれ配置されている、請求項28に記載の計算マシン。
- 方法であって、
プログラマブル回路にその回路のコンフィギュレーションを表すファームウェアを提供し、
前記プログラマブル回路によって前記コンフィギュレーション・データをメモリに記憶し、
前記メモリから前記プログラマブル回路に前記コンフィギュレーション・データをダウンロードすることを含む方法。 - 前記メモリから前記コンフィギュレーション・データをダウンロードした後、前記コンフィギュレーションで動作すること、
を更に含む、請求項30に記載の方法。 - 方法であって、
第1コンフィギュレーションを表す第1ファームウェアをプログラマブル回路にダウンロードし、
前記プログラマブル回路を前記第1コンフィギュレーションで動作し、
第2コンフィギュレーションを表す第2ファームウェアを前記プログラマブル回路にダウンロードし、
前記第2ファームウェアをダウンロードした後、前記プログラマブル回路を前記第2コンフィギュレーションで動作することを含む方法。 - 前記第2ファームウェアをダウンロードすることが、
前記第2ファームウェアを前記プログラマブル回路に送信し、
前記プログラマブル回路が前記第1コンフィギュレーションで動作している一方で、該プログラマブル回路によって前記第2ファームウェアをメモリにロードし、
前記メモリから前記プログラマブル回路に前記第2ファームウェアをダウンロードすることを含む、請求項32に記載の方法。 - 前記第2ファームウェアをダウンロードすることが、
前記第2ファームウェアが前記プログラマブル回路と結合されたメモリに記憶されているかを決定し、
前記第2ファームウェアが前記メモリに記憶されていない場合だけ、前記第2ファームウェアを前記プログラマブル回路に送信し、
前記プログラマブル回路が前記第1コンフィギュレーションで動作している一方で、該プログラマブル回路によって前記第2ファームウェアを前記メモリにロードし、
前記メモリから前記プログラマブル回路に前記ファームウェアをダウンロードすることを含む、請求項32に記載の方法。 - 前記第1コンフィギュレーションで前記プログラマブル回路を動作することが、該プログラマブル回路を試験することを含み、
前記第2ファームウェアをダウンロードすることが前記プログラマブル回路が前記試験を通過した場合だけ前記第2ファームウェアをダウンロードすることを含む、請求項32に記載の方法。 - 方法であって、
第1及び第2のファームウェアを第1及び第2のプログラマブル回路にそれぞれダウンロードし、
前記第1及び第2のプログラマブル回路を前記第1及び第2のコンフィギュレーションでそれぞれ動作し、
第3及び第4のファームウェアを前記第1及び第2のプログラマブル回路に、前記第1プログラマブル回路を介して、それぞれダウンロードし、
前記第1及び第2のプログラマブル回路を前記第3及び第4のコンフィギュレーションでそれぞれ動作することを含む方法。 - 前記第1及び第2のファームウェアをダウンロードすることが、前記第1及び第2のファームウェアを前記第1及び第2のプログラマブル回路に、試験ポートを介して、ダウンロードすることを含む、請求項36に記載の方法。
- 前記第1及び第2のプログラマブル回路を前記第1及び第2のコンフィギュレーションで動作することが、前記第1及び第2のプログラマブル回路を試験することを含み、
前記第3及び第4のファームウェアを前記第1及び第2のプログラマブル回路にロードすることが、
前記試験が、前記第1プログラマブル回路が所望通りに機能していることを示す場合だけ、前記第3ファームウェアをロードし、
前記試験が、前記第2プログラマブル回路が所望通りに機能していることを示す場合だけ、前記第4ファームウェアをロードすることを含む、請求項36に記載の方法。
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