JP2011181078A - プログラマブル回路、関連計算マシン、並びに、方法 - Google Patents
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Abstract
【解決手段】プログラマブル回路は、外部ソースからコンフィギュレーション・データを受信し、ファームウェアをメモリに記憶してから、そのメモリからそのファームウェアをダウンロードすることで、計算マシン等のコンフィギュレーション・メモリをマニュアルで再プログラムする必要性をなくす。プログラマブル回路がパイプライン加速器の部分であるFPGAであれば、その加速器と結合されたプロセッサはコンフィギュレーションを表すファームウェアを検索し、そのファームウェアをFPGAに送信し、次いで該FPGAがそのファームウェアを電気的に消去可能でプログラム可能な読み取り専用メモリ(EEPROM)等のメモリに記憶する。次に、FPGAはメモリからそのコンフィギュレーション・レジスタにそのファームウェアをダウンロードし、それ自体を再構成する。
【選択図】図3
Description
この出願は、下記の特許文献1に対する優先権を請求するものであり、引用することでここに合体させる。
この出願は、「改善された計算アーキテクチャ、関連システム、並びに、方法」と題された下記の特許文献2、「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された下記の特許文献3、「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された下記の特許文献4、「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された下記の特許文献5と関連し、これら特許文献は全て2003年10月9日に出力され、共通の所有者を有し、引用することでここに合体させる。
ロセッサ12及び共同プロセッサ14がそれらの間でデータを転送すること、ポート18を介して遠隔装置からデータを転送すること、ポート20を介して遠隔装置にデータを転送することを可能としている。またマスター・プロセッサ12及び共同プロセッサ14は、マシン10が生データを処理する速度を制御する共通クロック信号を受け取る。
一命令を実行するために多数のクロック・サイクルを必要とし、そしてしばしばデータの単一値を処理すべく多数の命令を実行しなければならない。例えば、プロセッサ12が第1データ値A(不図示)を第2データ値B(不図示)で乗算することを仮定する。第1クロック・サイクル中、プロセッサ12はメモリ22から乗算命令を検索する。第2及び第3クロック・サイクル中、プロセッサ12はメモリ26からA及びBをそれぞれ検索する。第4クロック・サイクル中、プロセッサ12はA及びBを乗算し、そして第5クロック・サイクル中に結果としての積をメモリ22或は26に記憶するか、或は、その結果としての積を遠隔装置(不図示)に提供する。これは最良ケースのシナリオであり、その理由は多くの場合にプロセッサ12はカウンタの初期化及び閉鎖等のオーバーヘッド・タスク
に対して付加的なクロック・サイクルを必要とするからである。それ故に、よくてもプロセッサ12はA及びBを処理すべく5クロック・サイクルを必要とするか、或は、1データ値当たり平均2.5クロック・サイクルを必要とする。
Y(xk)=(5xk+3)2xk
ここで、xkは複数の生データ値から成るシーケンスを表す。この例において、演算子回路321は5xkを計算する乗算器であり、回路322は5xk+3を計算する加算器であり、そして回路32n(n=3)は(5xk+3)2xkを計算する乗算器である。
ウェア・モジュールを組み込むことができる。それ故に、インターフェース設計が本質的には既に整っているので少しの労力で構成要素をインターフェースでき、よって、マシンに所望の機能を実行させるマシンの各種部分(例えばソフトウェア)の設計に集中することができる。
た計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論され、加速器44のコンフィギュレーションも図4乃至図6と連携して以下に更に議論される。
ン・バスにそれらパイプライン・ユニット(又はそれらを保持する回路カード)を単に接続或は接続解除することによってパイプライン・ユニットの数を変更できる。
れ自体を構成させることを可能とする。試験ポート96のように、製品には、典型的には、パイプライン回路80を伴うコンフィギュレーション・ポート98を含み、そして典型的にはコンフィギュレーション・ポートに工業規格メモリ・インターフェースと、メモリ52の所定アドレス範囲からファームウェアを順次ダウンロードする状態マシンと(双方とも不図示)を提供する。
的には、メモリ52を伴う試験ポート104を含み、そして典型的にはその試験ポートにJTAG等の工業規格試験プロトコルと互換性があるインターフェース(不図示)を提供する。プログラミング・バス110を介して通信インターフェース82のプログラミング・ポート94と結合されたプログラミング・ポート106は、以下に議論されるようにパイプライン回路80にファームウェアをメモリ52にロードさせることを可能とする。そして、コンフィギュレーション・バス112を介してパイプライン回路80のハード・コンフィギュレーション・ポート98と結合されたハード・コンフィギュレーション・ポート108は、以下に議論されるように、パイプライン回路にメモリ52からファームウェアをダウンロードさせることを可能とする。典型的には、ファームウェア・メモリ52は
EEPROM等の不揮発性メモリであり、電力が欠如している状態でデータを保持する。結果として、ファームウェア・メモリ52はパイプライン・ユニット78が電力がダウンした後もそのファームウェアを記憶し続ける。
110の一方或は両方の多数例を含み得る。
、以下に議論されるように、通信インターフェース82及びプログラミング・バス110を介してファームウェア・メモリ52にロードさせることを可能としている。
信すべく、メッセージ・ハンドラー64(図3)を適切に構成できる。更には、ホストプロセッサ42はパイプライン回路80がダウンロードすべきファームウェアの区分1161−116iを選択し得る。或は、もしこのファームウェアの何れも適合しなければ、ホストプロセッサ42は変更されたファームウェアをメモリ52にロードし得る。この技術は「プラグ・アンド・プレイ」技術と類似し、それによってコンピュータはそれ自体を構成できて、新しくインストールされたディスク・ドライブ等の周辺機器と通信する。
的には、パイプライン回路80a及び80bはメモリ52a及び52bと動作的に類似している各区分を含む単一ファームウェア・メモリを共有し得る。パイプライン回路80の数を増大することは、典型的には、ハードウェアに組み込まれたパイプライン741−74nの数nに関する増大を許容し、よってパイプライン・ユニット78と比較してのパイプライン・ユニット124の機能に関する増大を許容する。更には、パイプライン回路80a及び80bの何れか一方或は双方はASICであり得て、その場合、対応するファームウェア・メモリ(又は対応する複数のファームウェア・メモリ)52は省略し得る。
テクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論されている。
14 共同プロセッサ
40 ピア-ベクトル・マシン
42 ホストプロセッサ
44 パイプライン加速器
46 プロセッサ・メモリ
48 インターフェース・メモリ
50 パイプライン・バス
52 ファームウェア・メモリ
54 生データ入力ポート
58 処理済みデータ出力ポート
61 ルータ
62 処理ユニット
66 処理ユニット・メモリ
68 ハンドラー・メモリ
70 加速器コンフィギュレーション・レジストリ
72 メッセージ・コンフィギュレーション・レジストリ
74 ハードウェアに組み込まれたパイプライン
78 パイプライン・ユニット
80 パイプライン回路
86 パイプライン・コントローラ
88 例外マネージャ
90 コンフィギュレーション・マネージャ
91 工業規格バス・インターフェース
93 通信バス
Claims (31)
- 複数のバージョンのファームウェアであってそれぞれが対応する動作コンフィギュレーションを表す複数のバージョンのファームウェアを外部ソースから受信し、
複数バージョンの前記ファームウェアをメモリに記憶し、
ホストプロセッサからの信号に応答して、選択された1つのバージョンの前記ファームウェアを前記メモリからダウンロードし、
対応する前記動作コンフィギュレーションで動作すべくダウンロードされた前記ファームウェアを使用することで自身を構成するように、
インターフェースを介して動作し、また工業規格バスへのインターフェースを含み、該工業規格バス上の通信端点として機能するように動作するプログラム論理集積回路であって、
プログラムインストラクションを実行することなく各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプライン回路に結合され、該ハードワイヤパイプラインへデータを転送し又前記ハードワイヤパイプラインからデータが転送されるように動作する通信シェルと、
前記工業規格バスへのインターフェースに結合された通信インターフェースであって、工業規格バスを通じて、前記プログラマブル論理集積回路へデータを転送し、また前記プログラマブル論理集積回路からデータが転送されるように通信すべく前記工業規格バスへ向けて前記インターフェースにより動作し、前記通信インターフェースは前記通信シェルを通して各ハードワイヤパイプラインへデータを転送し又各ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースとを含む、プログラマブル論理集積回路。 - 前記メモリが不揮発性メモリを含む、請求項1に記載のプログラマブ回路。
- 前記メモリが前記プログラマブル論理回路の外部にあるメモリを含む、請求項1に記載のプログラマブル回路。
- 工業規格バスへのインターフェースを含み、該工業規格バス上の通信端点として機能するように動作するプログラム論理集積回路であって、
ホストプロセッサからの信号に応答して、複数のバージョンのファームウェアを記憶しているメモリから、第1コンフィギュレーションを表す第1バージョンのファームウェアをダウンロードし、
前記第1バージョンのファームウェアで自身を構成し、
前記第1コンフィギュレーションで動作し、
前記ホストプロセッサからの信号に応答して、前記メモリから第2コンフィギュレーションを表す第2バージョンのファームウェアをダウンロードし、
前記第2バージョンのファームウェアを使用して自身を構成し、
前記第2コンフィギュレーションで動作し、
また、前記第1コンフィギュレーションで動作している間に、工業規格バス及び前記工業規格バスへのインターフェースを介して外部ソースから前記第2バージョンのファームウェアを受信し、
前記第1コンフィギュレーションで動作している間に、前記第2バージョンのファームウェアをメモリに記憶し、また前記第2バージョンのファームウェアは前記第1コンフィギュレーションで動作しているときにのみ受信される、プログラマブル論理集積回路。 - 前記メモリが電気的に消去可能でプログラム可能な読み取り専用メモリを含む、請求項4に記載のプログラマブル論理集積回路。
- 前記プログラマブル回路がフィールドプログラマブルゲートアレイを含む、請求項4に記載のプログラマブル論理集積回路。
- 複数のバージョンのファームウェアデータであってそれぞれが前記プログラマブル回路装置の対応するコンフィギュレーションを表す複数バージョンのファームウェアデータを記憶するように動作するメモリと、
前記メモリと結合され、パイプラインバス上の通信端点として機能するように動作し、前記パイプラインバスへのインターフェースとを備えるプログラマブル論理集積回路とを含むプログラマブル回路装置であって、
前記プログラマブル論理集積回路は、
前記メモリから選択された1つの第1バージョンの前記ファームウェアデータをダウンロードし、
前記コンフィギュレーションを試験すべく、選択された前記第1バージョンのファームウェアデータに対応する前記コンフィギュレーションで動作し、
第1コンフィギュレーションが試験を通過した場合にのみ、前記メモリから選択された1つの第2バージョンの前記ファームウェアデータをダウンロードし
選択された第2バージョンの前記ファームウェアデータに対応する前記コンフィギュレーションで動作し、また
前記第1コンフィギュレーションで動作している間に、前記パイプラインバス及び前記パイプラインバスへの前記インターフェースを介して、前記選択された第2バージョンのファームウェアデータを外部ソースから受信し、
前記第1コンフィギュレーションで動作している間に、前記選択された第2バージョンの前記ファームウェアをメモリに記憶し、また選択された前記第2バージョンのファームウェアは、選択された前記第1バージョンのファームウェアに対応するコンフィギュレーションで動作しているときにのみ受信され又は記憶される、プログラマブル回路装置。 - 前記プログラマブル論理集積回路が、前記第1コンフィギュレーションで動作している間に前記第2ファームウェアをロードするように動作する、請求項7に記載のプログラマブル論理集積回路装置。
- 前記パイプラインバスに結合されたルータを含む、請求項7に記載のプログラマブル回路装置。
- 複数のファームウェアコンフィギュレーションであってそれぞれが対応する動作コンフィギュレーションをそれぞれ表す複数のファームウェアコンフィギュレーションを記憶するように動作するメモリと、
前記メモリと結合され、工業規格インターフェースを有する第1プログラマブル論理集積回路と、前記メモリと結合されると共に前記第1プログラマブル回路と結合され、インターフェースを有する第2プログラマブル論理集積回路とを含み、
前記第1プログラマブル論理集積回路は、
工業規格バス及び前記工業規格インターフェースを介して複数の前記ファームウェアコンフィギュレーションを受信し、前記メモリに複数の前記ファームウェアコンフィギュレーションを記憶するように動作し、
前記メモリから、選択された前記第1ファームウェアコンフィギュレーションをダウンロードし、
前記コンフィギュレーションを試験すべく、選択された前記ファームウェアコンフィギュレーションに対応した前記動作コンフィギュレーションで動作し、
前記第1ファームウェアコンフィギュレーションが試験を通過した場合にのみ、前記メモリから異なる1つの前記第1ファームウェアコンフィギュレーションをダウンロードし、
前記異なる第1ファームウェアに対応する前記動作コンフィギュレーションで動作するように動作し、
前記第2プログラマブル論理集積回路が、
メモリから選択された1つの前記第2ファームウェアコンフィギュレーションをダウンロードし、
選択された1つの前記第2ファームウェアコンフィギュレーションに対応する動作コンフィギュレーションで動作し、
メモリから異なる1つの前記第2ファームウェアコンフィギュレーションをダウンロードし、
異なる前記第2ファームウェアコンフィギュレーションに対応する前記動作コンフィギュレーションで動作し、
前記第2プログラマブル集積回路は、
プログラムインストラクションを実行せずに各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプライン結合され、また前記ハードワイヤパイプラインへデータを転送し又前記ハードワイヤパイプラインからデータが転送されるように動作する通信シェルとを有し、
前記第1プログラマブル集積回路は、
前記工業規格バスについての前記インターフェースに結合された通信インターフェースであって前記工業規格バスを通して前記第1プログラマブル集積回路へデータを転送し又前記第1プログラマブル集積回路からデータが転送されるように工業規格バスへのインターフェースにより通信すべく動作し、前記通信シェルを介して各ハードワイヤパイプラインへデータを転送し又各ハードワイヤパイプラインからデータの転送がされるように動作する通信インターフェースを有する、プログラマブル回路装置。 - 前記第1プログラマブル論理集積回路が、
前記第1コンフィギュレーションで動作している間に外部ソースから前記工業規格バスを介して前記異なる第1及び第2ファームウェアコンフィギュレーションを受信し、
前記第1コンフィギュレーションで動作している間に前記メモリに前記異なる第1及び第2ファームウェアコンフィギュレーションを記憶するように動作する、請求項10に記載のプログラマブル回路装置。 - 前記第1及び第2プログラマブル論理集積回路が各フィールドプログラマブルゲートアレイを含む、請求項10に記載のプログラマブル回路装置。
- プロセッサと、
前記プロセッサと結合され、標準周辺機器に結合されるべく適合された工業規格バスと、
複数のファームウェアコンフィギュレーションを記憶するメモリと、
前記メモリに結合され、また前記工業規格バスに直接結合され、このバスを通して前記プロセッサに結合されたプログラマブル論理集積回路とを含む計算マシンであって、
前記プログラマブル論理集積回路は
前記プログラマブル回路の新しいコンフィギュレーションを表す新しいファームウェアコンフィギュレーションを前記プロセッサから受信し、
前記メモリに前記ファームウェアコンフィギュレーションを記憶し、
前記プロセッサに応答して前記メモリから前記新しいファームウェアコンフィギュレーションをダウンロードするように動作し、
前記プログラマブル論理集積回路が、
プログラムインストラクションを実行することなく各ハードワイヤパイプラインが各データを処理するように動作する少なくとも1つのパイプラインと、
前記ハードワイヤパイプラインに結合され、前記ハードワイヤパイプラインへデータを転送し又前記ハードワイヤパイプラインからデータが転送されるように動作する通信シェルと、
前記工業規格バスへのインターフェースに結合された通信インターフェースであって、前記工業規格バスを通して前記第1プログラマブル集積回路へデータを転送し又前記第1プログラマブル集積回路からデータが転送されるように工業規格バスへのインターフェースにより通信すべく動作し、前記通信シェルを介して各前記ハードワイヤパイプラインへデータを転送し又各前記ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースとを有する、計算マシン。 - 前記プロセッサが、
前記新しいファームウェアコンフィギュレーションを前記プログラマブル論理集積回路に送信する前、前記新しいファームウェアコンフィギュレーションが前記メモリに既に記憶されているかを決定し、
前記新しいファームウェアコンフィギュレーションが前記メモリに未だ記憶されていない場合だけ、前記プログラマブル回路に前記新しいファームウェアコンフィギュレーションを送信するように動作する、請求項13に記載の計算マシン。 - 前記プロセッサと結合されると共に、前記新しいファームウェアコンフィギュレーションを記憶するように且つ前記ファームウェアコンフィギュレーションが前記プログラマブル回路用の所望コンフィギュレーションを表していることを示すように動作するコンフィギュレーションレジストリと、
前記プロセッサが前記ファームウェアコンフィギュレーションを前記コンフィギュレーションレジストリから
前記プログラマブル回路にダウンロードするように動作することとを含む、請求項13に記載の計算マシン。 - 前記プログラマブル論理集積回路がデータに対して動作するように動作するハードウェアに組み込まれたパイプラインを含む、請求項13に記載の計算マシン。
- プロセッサと、
前記プロセッサに結合され、標準周辺機器に結合されるべく適合された工業規格バスと、
複数バージョンのファームウェアであってそれぞれがプログラマブル論理集積回路のコンフィギュレーションを表す複数バージョンのファームウェアを記憶するように動作するメモリとを含む計算マシンであって、
前記プログラマブル論理集積回路は、前記メモリに結合され、また前記工業規格バスに直接結合され、該バスを通して前記プロセッサに結合され、
前記プロセッサからの信号に応答して、前記メモリから選択された1つのバージョンのファームウェアをダウンロードし、
ダウンロードされた前記ファームウェアに対応する前記コンフィギュレーションで動作し、
前記プロセッサからの信号に応答して、前記メモリから異なるバージョンのファームウェアをダウンロードし、
前記異なるバージョンのファームウェアに対応する前記コンフィギュレーションで動作し、
また、前記プログラマブル論理集積回路は、
プログラムインストラクションを実行することなく各ハードワイヤパイプラインが各データを処理するように動作する少なくとも1つのパイプラインと、
前記ハードワイヤパイプラインに結合され、前記ハードワイヤパイプラインへデータを転送し又前記ハードワイヤパイプラインからデータが転送されるように動作する通信シェルと、
前記工業規格バスについての前記インターフェースに結合された通信インターフェースであって前記工業規格バスを越えて前記第1プログラマブル集積回路へデータを転送し又前記第1プログラマブル集積回路からデータが転送されるように工業規格バスへのインターフェースにより通信すべく動作し、前記通信シェルを介して各前記ハードワイヤパイプラインへデータを転送し又各前記ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースとを有する、計算マシン。 - 前記プロセッサが第1試験ポートを含み、
前記プログラマブル論理集積回路装置が前記第1試験ポートと結合された第2試験ポートを含み、
前記プロセッサが前記第1及び第2の試験ポートを介して前記選択された1バージョンのファームウェアをメモリにロードするように動作する、請求項17に記載の計算マシン。 - 前記プロセッサが第1試験ポートを含み、
前記プログラマブル回路装置が前記第1試験ポートと結合された第2試験ポートを含み、
前記第1プログラマブル論理集積回路が、前記第1コンフィギュレーションで動作している間に、第1自己試験を実行するように且つ第1自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作し、
前記プログラマブル論理集積回路が、前記選択された1バージョンのファームウェアに対応するコンフィギュレーションで動作している間に、第2自己試験を実行するように且つ第2自己試験データを前記第1及び第2の試験ポートを介して前記プロセッサに提供するように動作し、
前記プロセッサが、前記プログラマブル論理集積回路に、自己試験データが前記自己試験の各所定結果を示す場合だけ、前記メモリから前記異なるバージョンのファームウェアをそれぞれダウンロードさせるように動作する、請求項17に記載の計算マシン。 - 前記プロセッサが選択された1つのバージョンの前記ファームウェアを前記第1プログラマブル論理集積回路に送信するように動作し、
前記選択された1つのバージョンのファームウェアに対応する前記コンフィギュレーションで動作している間に、前記プログラマブル論理集積回路が前記プロセッサに応じて異なるバージョン前記ファームウェアを前記メモリにロードするように動作する、請求項17に記載の計算マシン。 - プロセッサと、
前記プロセッサに結合され、標準周辺機器に結合されるべく適合された工業規格バスと、
コンフィギュレーションをそれぞれ表す複数のファームウェアバージョンを記憶するように動作するメモリと、
前記メモリに結合され、また前記工業規格バスに直接接続され、このバスを通して前記プロセッサに接続された第1プログラマブル論理集積回路と、
前記メモリ及び前記第1プログラマブル回路に結合され、また前記第1プログラマブル回路を通して前記工業規格バスに接続され、このバスを通して前記プロセッサに接続された第2プログラマブル論理集積回路とを含む計算マシンであって、
前記第1プログラマブル論理集積回路が、
前記メモリから第1ファームウェアコードをダウンロードし、
前記コンフィギュレーションを試験すべく、前記第1ファームウェアコードに対応する第1コンフィギュレーションで動作し、
前記プロセッサに応じて前記メモリから第2ファームウェアコードをダウンロードし、
前記第2ファームウェアコードに対応する第2コンフィギュレーションで動作するように動作し、
前記第2プログラマブル論理集積回路が、
前記メモリから第3ファームウェアコードをダウンロードし、
前記第3ファームウェアコードに対応した第3コンフィギュレーションで動作し、
前記プロセッサに応じて前記メモリから第4ファームウェアコードをダウンロードし、
前記第1プログラマブル論理集積回路は、
プログラムインストラクションを実行することなく各ハードワイヤパイプラインが各データを処理するように動作する少なくとも1つのパイプラインと、
前記ハードワイヤパイプラインに結合され、前記ハードワイヤパイプラインへ又前記ハードワイヤパイプラインからデータが転送されるように動作する通信シェルと、
前記工業規格バスへの前記インターフェースに結合された通信インターフェースであって、前記工業規格バスを通して前記第1プログラマブル集積回路へデータを転送し又前記第1プログラマブル集積回路からデータが転送されるように工業規格バスについてのインターフェースにより通信すべく動作し、前記通信シェルを介して各ハードワイヤパイプラインへデータを転送し又各ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースとを有する、計算マシン。 - 前記第1プログラマブル論理集積回路が、前記第1コンフィギュレーションで動作している間に、第1自己試験を実行するように且つ第1自己試験データを前記プロセッサに提供するように動作し、
前記第2プログラマブル論理集積回路が、前記第3コンフィギュレーションで動作している間に、第2自己試験を実行するように且つ第2自己試験データを前記プロセッサに提供するように動作し、
前記プロセッサが、前記第1及び第2のプログラマブル回路に、前記第1及び第2の自己試験データが前記第1及び第2の自己試験の各所定結果を示す場合だけ、前記メモリから第2及び第4のファームウェアコードをそれぞれロードさせるように動作する、請求項21に記載の計算マシン。 - 前記プロセッサが前記第2及び第4のファームウェアを前記第1プログラマブル論理集積回路に送信するように動作し、
前記第1コンフィギュレーションで動作している間に、前記第1プログラマブル論理集積回路が前記プロセッサに応じて前記第2及び第4のファームウェアを前記メモリにロードするように動作する、請求項21に記載の計算マシン。 - 前記メモリが、
前記第1プログラマブル論理集積回路と結合され且つ前記第1及び第2のファームウェアコードを記憶するように動作する第1メモリ区分と、
前記第1及び第2のプログラマブル論理集積回路と結合され且つ前記第3及び第4のファームウェアを記憶するように動作する第2メモリ区分と、
を含む、請求項21に記載の計算マシン。 - 前記第1及び第2のメモリ区分が第1及び第2集積回路上にそれぞれ配置されている、請求項24に記載の計算マシン。
- 複数のファームウェアコードであってそれぞれがプログラマブル論理集積回路のコンフィギュレーションを表す複数のファームウェアコードをメモリが記憶し、
第1コンフィギュレーションを表す第1ファームウェアコードを前記プログラマブル論理集積回路が工業規格バスを通して直接ダウンロードし、
前記プログラマブル論理集積回路が前記第1コンフィギュレーションで動作し、
ホストプロセッサからの信号に応答して、第2コンフィギュレーションを表す第2ファームウェアを前記プログラマブル回路がダウンロードし、
前記第2ファームウェアをダウンロードした後、前記プログラマブル論理集積回路が前記第2コンフィギュレーションで動作する方法であって、
前記プログラマブル論理集積回路が前記第1コンフィギュレーションで動作するときにのみ、前記第2コンフィギュレーションを表す前記ファームウェアが記憶される、方法。 - 前記第2ファームウェアをダウンロードすることが、
前記第2ファームウェアコードを前記プログラマブル論理集積回路に送信し、
前記プログラマブル回路が前記第1コンフィギュレーションで動作している間に、該プログラマブル回路が前記第2ファームウェアコードをメモリからロードし、
前記メモリから前記プログラマブル論理集積回路が前記第2ファームウェアコードをダウンロードすることを含む、請求項26に記載の方法。 - 前記第2ファームウェアコードをダウンロードすることが、
前記第2ファームウェアコードが前記プログラマブル論理集積回路と結合されたメモリに記憶されているかを決定し、
前記第2ファームウェアコードが前記メモリに記憶されていない場合だけ、前記第2ファームウェアを前記プログラマブル論理集積回路に送信し、
前記プログラマブル論理集積回路が前記第1コンフィギュレーションで動作している間に、該プログラマブル回路が前記第2ファームウェアコードを前記メモリにロードし、
前記メモリから前記プログラマブル回路が前記ファームウェアをダウンロードすることを含む、請求項26に記載の方法。 - 前記第1コンフィギュレーションで前記プログラマブル論理集積回路が動作することは、該プログラマブル論理集積回路を試験することを含み、
前記第2ファームウェアコードをダウンロードすることが、前記プログラマブル論理集積回路が前記試験を通過した場合だけ前記第2ファームウェアをダウンロードすることを含む、請求項26に記載の方法。 - 各フェームウェアコードが第1及び第2プログラマブル論理集積回路の1つ用の動作コンフィギュレーションを特徴づける複数のファームウェアコードをメモリが記憶し、
ホストプロセッサに応答して、第1及び第2ファームウェアコードの1つを第1及び第2プログラマブル論理集積回路が工業規格バスを通して直接ダウンロードし、
前記第1及び第2のプログラマブル論理集積回路が前記第1及び第2のコンフィギュレーションでそれぞれ動作し、
ホストプロセッサに応答して、第3及び第4のファームウェアコードを前記第1及び第2のプログラマブル論理集積回路が、前記第1プログラマブル論理集積回路を介して、それぞれダウンロードし、
前記第1及び第2のプログラマブル回路が前記第3及び第4のコンフィギュレーションでそれぞれ動作する方法であって、
前記第1及び2プログラマブル論理集積回路がそれぞれ前記第1及び第2動作コンフィギュレーションで動作しているときにのみ前記第3及び第4ファームウェアコードが記憶される、方法。 - 前記第1及び第2のプログラマブル回路が前記第1及び第2のコンフィギュレーションで動作することは、前記第1及び第2のプログラマブル論理集積回路を試験することを含み、
前記第3及び第4のファームウェアコードを前記第1及び第2のプログラマブル論理集積回路がダウンロードすることは、
前記試験が、前記第1プログラマブル論理集積回路が所望通りに機能していることを示す場合だけ、前記第3ファームウェアコードをロードし、
前記試験が、前記第2プログラマブル論理集積回路が所望通りに機能していることを示す場合だけ、前記第4ファームウェアコードをロードすることを含む、請求項30に記載の方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109976209A (zh) * | 2014-07-28 | 2019-07-05 | 计算系统有限公司 | 分布式控制系统本机处理机械保护和故障预测数据的方法 |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8095508B2 (en) | 2000-04-07 | 2012-01-10 | Washington University | Intelligent data storage and processing using FPGA devices |
US7711844B2 (en) | 2002-08-15 | 2010-05-04 | Washington University Of St. Louis | TCP-splitter: reliable packet monitoring methods and apparatus for high speed networks |
CA2503620A1 (en) * | 2002-10-31 | 2004-05-21 | Lockheed Martin Corporation | Programmable circuit and related computing machine and method |
US7987341B2 (en) | 2002-10-31 | 2011-07-26 | Lockheed Martin Corporation | Computing machine using software objects for transferring data that includes no destination information |
EP2528000B1 (en) | 2003-05-23 | 2017-07-26 | IP Reservoir, LLC | Intelligent data storage and processing using FPGA devices |
US10572824B2 (en) | 2003-05-23 | 2020-02-25 | Ip Reservoir, Llc | System and method for low latency multi-functional pipeline with correlation logic and selectively activated/deactivated pipelined data processing engines |
US7487302B2 (en) | 2004-10-01 | 2009-02-03 | Lockheed Martin Corporation | Service layer architecture for memory access system and method |
WO2006096324A2 (en) | 2005-03-03 | 2006-09-14 | Washington University | Method and apparatus for performing biosequence similarity searching |
JP4527571B2 (ja) * | 2005-03-14 | 2010-08-18 | 富士通株式会社 | 再構成可能演算処理装置 |
WO2007011203A1 (en) * | 2005-07-22 | 2007-01-25 | Stichting Astron | Scalable control interface for large-scale signal processing systems. |
US7702629B2 (en) | 2005-12-02 | 2010-04-20 | Exegy Incorporated | Method and device for high performance regular expression pattern matching |
JP2007164472A (ja) * | 2005-12-14 | 2007-06-28 | Sonac Kk | 待ち合わせ機構を有する演算装置 |
US7954114B2 (en) * | 2006-01-26 | 2011-05-31 | Exegy Incorporated | Firmware socket module for FPGA-based pipeline processing |
US7840482B2 (en) | 2006-06-19 | 2010-11-23 | Exegy Incorporated | Method and system for high speed options pricing |
US7921046B2 (en) | 2006-06-19 | 2011-04-05 | Exegy Incorporated | High speed processing of financial information using FPGA devices |
US7660793B2 (en) | 2006-11-13 | 2010-02-09 | Exegy Incorporated | Method and system for high performance integration, processing and searching of structured and unstructured data using coprocessors |
US8326819B2 (en) | 2006-11-13 | 2012-12-04 | Exegy Incorporated | Method and system for high performance data metatagging and data indexing using coprocessors |
US8374986B2 (en) | 2008-05-15 | 2013-02-12 | Exegy Incorporated | Method and system for accelerated stream processing |
US20110138158A1 (en) * | 2008-07-30 | 2011-06-09 | Masatomo Mitsuhashi | Integrated circuit |
CA3059606C (en) | 2008-12-15 | 2023-01-17 | Ip Reservoir, Llc | Method and apparatus for high-speed processing of financial market depth data |
US8478965B2 (en) | 2009-10-30 | 2013-07-02 | International Business Machines Corporation | Cascaded accelerator functions |
EP2649580A4 (en) | 2010-12-09 | 2014-05-07 | Ip Reservoir Llc | METHOD AND DEVICE FOR THE MANAGEMENT OF CONTRACTS IN FINANCIAL MARKETS |
US10650452B2 (en) | 2012-03-27 | 2020-05-12 | Ip Reservoir, Llc | Offload processing of data packets |
US9990393B2 (en) | 2012-03-27 | 2018-06-05 | Ip Reservoir, Llc | Intelligent feed switch |
US10121196B2 (en) | 2012-03-27 | 2018-11-06 | Ip Reservoir, Llc | Offload processing of data packets containing financial market data |
US11436672B2 (en) | 2012-03-27 | 2022-09-06 | Exegy Incorporated | Intelligent switch for processing financial market data |
FR2996657B1 (fr) * | 2012-10-09 | 2016-01-22 | Sagem Defense Securite | Organe electrique generique configurable |
US9633093B2 (en) | 2012-10-23 | 2017-04-25 | Ip Reservoir, Llc | Method and apparatus for accelerated format translation of data in a delimited data format |
WO2014066416A2 (en) | 2012-10-23 | 2014-05-01 | Ip Reservoir, Llc | Method and apparatus for accelerated format translation of data in a delimited data format |
US9633097B2 (en) | 2012-10-23 | 2017-04-25 | Ip Reservoir, Llc | Method and apparatus for record pivoting to accelerate processing of data fields |
KR101753866B1 (ko) | 2013-05-10 | 2017-07-04 | 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 | 메모리 액세스의 가속 |
GB2541577A (en) | 2014-04-23 | 2017-02-22 | Ip Reservoir Llc | Method and apparatus for accelerated data translation |
US10942943B2 (en) | 2015-10-29 | 2021-03-09 | Ip Reservoir, Llc | Dynamic field data translation to support high performance stream data processing |
JP2017135698A (ja) * | 2015-12-29 | 2017-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置、コンピュータ及び電子機器 |
CN108701029A (zh) * | 2016-02-29 | 2018-10-23 | 奥林巴斯株式会社 | 图像处理装置 |
WO2018119035A1 (en) | 2016-12-22 | 2018-06-28 | Ip Reservoir, Llc | Pipelines for hardware-accelerated machine learning |
JP6781089B2 (ja) * | 2017-03-28 | 2020-11-04 | 日立オートモティブシステムズ株式会社 | 電子制御装置、電子制御システム、電子制御装置の制御方法 |
GB2570729B (en) * | 2018-02-06 | 2022-04-06 | Xmos Ltd | Processing system |
IT202100020033A1 (it) * | 2021-07-27 | 2023-01-27 | Carmelo Ferrante | Sistema di interfacciamento tra due dispositivi a controllo elettronico e unità a controllo elettronico comprendente tale sistema di interfacciamento |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11507751A (ja) * | 1995-06-13 | 1999-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | データ処理システム用のユーザ取外し可能中央処理装置カード |
JPH11271404A (ja) * | 1998-03-23 | 1999-10-08 | Nippon Telegr & Teleph Corp <Ntt> | プログラムによって再構成可能な回路における自己試験方法および自己試験装置 |
JP2000278116A (ja) * | 1999-03-19 | 2000-10-06 | Matsushita Electric Ind Co Ltd | Fpga用コンフィギュレーションインターフェース |
JP2000295613A (ja) * | 1999-04-09 | 2000-10-20 | Nippon Telegr & Teleph Corp <Ntt> | 再構成可能なハードウェアを用いた画像符号化方法,画像符号化装置および画像符号化のためのプログラム記録媒体 |
JP2001054168A (ja) * | 1999-08-11 | 2001-02-23 | Nippon Telegr & Teleph Corp <Ntt> | 通信方式切替無線端末及び通信方式切替方法 |
JP2001320271A (ja) * | 2000-05-02 | 2001-11-16 | Fuji Xerox Co Ltd | プログラマブル論理回路への回路の再構成方法および情報処理システム |
US6326806B1 (en) * | 2000-03-29 | 2001-12-04 | Xilinx, Inc. | FPGA-based communications access point and system for reconfiguration |
WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
Family Cites Families (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4703475A (en) * | 1985-12-04 | 1987-10-27 | American Telephone And Telegraph Company At&T Bell Laboratories | Data communication method and apparatus using multiple physical data links |
US4811214A (en) * | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
US4914653A (en) * | 1986-12-22 | 1990-04-03 | American Telephone And Telegraph Company | Inter-processor communication protocol |
US4956771A (en) * | 1988-05-24 | 1990-09-11 | Prime Computer, Inc. | Method for inter-processor data transfer |
JP2522048B2 (ja) * | 1989-05-15 | 1996-08-07 | 三菱電機株式会社 | マイクロプロセッサ及びそれを使用したデ―タ処理装置 |
JP2858602B2 (ja) * | 1991-09-20 | 1999-02-17 | 三菱重工業株式会社 | パイプライン演算回路 |
US5283883A (en) * | 1991-10-17 | 1994-02-01 | Sun Microsystems, Inc. | Method and direct memory access controller for asynchronously reading/writing data from/to a memory with improved throughput |
US5268962A (en) * | 1992-07-21 | 1993-12-07 | Digital Equipment Corporation | Computer network with modified host-to-host encryption keys |
US5440687A (en) * | 1993-01-29 | 1995-08-08 | International Business Machines Corporation | Communication protocol for handling arbitrarily varying data strides in a distributed processing environment |
JPH06282432A (ja) * | 1993-03-26 | 1994-10-07 | Olympus Optical Co Ltd | 演算処理装置 |
US5583964A (en) * | 1994-05-02 | 1996-12-10 | Motorola, Inc. | Computer utilizing neural network and method of using same |
US5568614A (en) * | 1994-07-29 | 1996-10-22 | International Business Machines Corporation | Data streaming between peer subsystems of a computer system |
US5692183A (en) * | 1995-03-31 | 1997-11-25 | Sun Microsystems, Inc. | Methods and apparatus for providing transparent persistence in a distributed object operating environment |
JP2987308B2 (ja) * | 1995-04-28 | 1999-12-06 | 松下電器産業株式会社 | 情報処理装置 |
US5752071A (en) * | 1995-07-17 | 1998-05-12 | Intel Corporation | Function coprocessor |
JP3156562B2 (ja) * | 1995-10-19 | 2001-04-16 | 株式会社デンソー | 車両用通信装置及び走行車両監視システム |
US5784636A (en) * | 1996-05-28 | 1998-07-21 | National Semiconductor Corporation | Reconfigurable computer architecture for use in signal processing applications |
JPH1084339A (ja) * | 1996-09-06 | 1998-03-31 | Nippon Telegr & Teleph Corp <Ntt> | ストリーム暗号による通信方法、ならびに通信システム |
US5892962A (en) * | 1996-11-12 | 1999-04-06 | Lucent Technologies Inc. | FPGA-based processor |
JPH10304184A (ja) * | 1997-05-02 | 1998-11-13 | Fuji Xerox Co Ltd | 画像処理装置および画像処理方法 |
DE19724072C2 (de) * | 1997-06-07 | 1999-04-01 | Deutsche Telekom Ag | Vorrichtung zur Durchführung eines Blockchiffrierverfahrens |
JP3489608B2 (ja) * | 1997-06-20 | 2004-01-26 | 富士ゼロックス株式会社 | プログラマブル論理回路システムおよびプログラマブル論理回路装置の再構成方法 |
US6216191B1 (en) * | 1997-10-15 | 2001-04-10 | Lucent Technologies Inc. | Field programmable gate array having a dedicated processor interface |
JPH11120156A (ja) * | 1997-10-17 | 1999-04-30 | Nec Corp | マルチプロセッサシステムにおけるデータ通信方式 |
US6076152A (en) * | 1997-12-17 | 2000-06-13 | Src Computers, Inc. | Multiprocessor computer architecture incorporating a plurality of memory algorithm processors in the memory subsystem |
US6049222A (en) * | 1997-12-30 | 2000-04-11 | Xilinx, Inc | Configuring an FPGA using embedded memory |
KR100572945B1 (ko) * | 1998-02-04 | 2006-04-24 | 텍사스 인스트루먼츠 인코포레이티드 | 효율적으로 접속 가능한 하드웨어 보조 처리기를 구비하는디지탈 신호 처리기 |
US6282627B1 (en) * | 1998-06-29 | 2001-08-28 | Chameleon Systems, Inc. | Integrated processor and programmable data path chip for reconfigurable computing |
JP2000090237A (ja) * | 1998-09-10 | 2000-03-31 | Fuji Xerox Co Ltd | 描画処理装置 |
SE9902373D0 (sv) * | 1998-11-16 | 1999-06-22 | Ericsson Telefon Ab L M | A processing system and method |
JP2000311156A (ja) * | 1999-04-27 | 2000-11-07 | Mitsubishi Electric Corp | 再構成可能並列計算機 |
US6308311B1 (en) * | 1999-05-14 | 2001-10-23 | Xilinx, Inc. | Method for reconfiguring a field programmable gate array from a host |
EP1061438A1 (en) * | 1999-06-15 | 2000-12-20 | Hewlett-Packard Company | Computer architecture containing processor and coprocessor |
US20030014627A1 (en) * | 1999-07-08 | 2003-01-16 | Broadcom Corporation | Distributed processing in a cryptography acceleration chip |
US6526430B1 (en) * | 1999-10-04 | 2003-02-25 | Texas Instruments Incorporated | Reconfigurable SIMD coprocessor architecture for sum of absolute differences and symmetric filtering (scalable MAC engine for image processing) |
US6982976B2 (en) * | 2000-08-11 | 2006-01-03 | Texas Instruments Incorporated | Datapipe routing bridge |
US7196710B1 (en) * | 2000-08-23 | 2007-03-27 | Nintendo Co., Ltd. | Method and apparatus for buffering graphics data in a graphics system |
JP2002207078A (ja) * | 2001-01-10 | 2002-07-26 | Ysd:Kk | レーダ信号処理装置 |
US6657632B2 (en) * | 2001-01-24 | 2003-12-02 | Hewlett-Packard Development Company, L.P. | Unified memory distributed across multiple nodes in a computer graphics system |
JP2002269063A (ja) * | 2001-03-07 | 2002-09-20 | Toshiba Corp | メッセージングプログラム、及び分散システムにおけるメッセージング方法、並びにメッセージングシステム |
JP3873639B2 (ja) * | 2001-03-12 | 2007-01-24 | 株式会社日立製作所 | ネットワーク接続装置 |
JP2002281079A (ja) * | 2001-03-21 | 2002-09-27 | Victor Co Of Japan Ltd | 画像データ伝送装置 |
CA2503620A1 (en) * | 2002-10-31 | 2004-05-21 | Lockheed Martin Corporation | Programmable circuit and related computing machine and method |
US7373528B2 (en) * | 2004-11-24 | 2008-05-13 | Cisco Technology, Inc. | Increased power for power over Ethernet applications |
-
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2011
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- 2011-04-05 JP JP2011083371A patent/JP2011154711A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11507751A (ja) * | 1995-06-13 | 1999-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | データ処理システム用のユーザ取外し可能中央処理装置カード |
JPH11271404A (ja) * | 1998-03-23 | 1999-10-08 | Nippon Telegr & Teleph Corp <Ntt> | プログラムによって再構成可能な回路における自己試験方法および自己試験装置 |
JP2000278116A (ja) * | 1999-03-19 | 2000-10-06 | Matsushita Electric Ind Co Ltd | Fpga用コンフィギュレーションインターフェース |
JP2000295613A (ja) * | 1999-04-09 | 2000-10-20 | Nippon Telegr & Teleph Corp <Ntt> | 再構成可能なハードウェアを用いた画像符号化方法,画像符号化装置および画像符号化のためのプログラム記録媒体 |
JP2001054168A (ja) * | 1999-08-11 | 2001-02-23 | Nippon Telegr & Teleph Corp <Ntt> | 通信方式切替無線端末及び通信方式切替方法 |
US6326806B1 (en) * | 2000-03-29 | 2001-12-04 | Xilinx, Inc. | FPGA-based communications access point and system for reconfiguration |
JP2001320271A (ja) * | 2000-05-02 | 2001-11-16 | Fuji Xerox Co Ltd | プログラマブル論理回路への回路の再構成方法および情報処理システム |
WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
Non-Patent Citations (3)
Title |
---|
CSND199700301005; 愛宕 邦夫: '「CompactPCIの概要」' Interface 第23巻, 19970301, 117頁〜124頁, CQ出版株式会社 * |
JPN6013008472; 岡本 茂 他: 精説 コンピュータ理工学辞典 , 19970725, 190頁, 共立出版株式会社 * |
JPN6013057898; 愛宕 邦夫: '「CompactPCIの概要」' Interface 第23巻, 19970301, 117頁〜124頁, CQ出版株式会社 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109976209A (zh) * | 2014-07-28 | 2019-07-05 | 计算系统有限公司 | 分布式控制系统本机处理机械保护和故障预测数据的方法 |
CN109976209B (zh) * | 2014-07-28 | 2022-03-04 | 计算系统有限公司 | 一种机械健康监视模块 |
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