JP2000311156A - 再構成可能並列計算機 - Google Patents
再構成可能並列計算機Info
- Publication number
- JP2000311156A JP2000311156A JP11120413A JP12041399A JP2000311156A JP 2000311156 A JP2000311156 A JP 2000311156A JP 11120413 A JP11120413 A JP 11120413A JP 12041399 A JP12041399 A JP 12041399A JP 2000311156 A JP2000311156 A JP 2000311156A
- Authority
- JP
- Japan
- Prior art keywords
- reconfigurable integrated
- circuit
- integrated circuit
- reconfigurable
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Abstract
(57)【要約】
【課題】 所定の処理の各再構成可能集積回路への割り
当てを自動的に行い、各再構成可能集積回路を有効に活
用する。 【解決手段】 回路構成管理手段３は、再構成可能集積
回路１１〜１８の構成のデータ、記憶手段４に記憶され
ている所定の処理と処理を実行する再構成可能集積回路
の実現数を記述した構成設定テーブル、所定の処理を行
うための回路構成データに基づき、所定の処理の再構成
可能集積回路１１〜１８への割り当てを決定し、命令制
御手段２は、回路構成管理手段３の割り当て結果によ
り、回路構成データを再構成可能集積回路１１〜１８に
書き込み、所定の処理を実行させる。
当てを自動的に行い、各再構成可能集積回路を有効に活
用する。 【解決手段】 回路構成管理手段３は、再構成可能集積
回路１１〜１８の構成のデータ、記憶手段４に記憶され
ている所定の処理と処理を実行する再構成可能集積回路
の実現数を記述した構成設定テーブル、所定の処理を行
うための回路構成データに基づき、所定の処理の再構成
可能集積回路１１〜１８への割り当てを決定し、命令制
御手段２は、回路構成管理手段３の割り当て結果によ
り、回路構成データを再構成可能集積回路１１〜１８に
書き込み、所定の処理を実行させる。
Description
【０００１】
【発明の属する技術分野】この発明は、内部の回路構成
が書き換え可能な複数の再構成可能集積回路で構成され
た再構成可能並列計算機に関するものである。
が書き換え可能な複数の再構成可能集積回路で構成され
た再構成可能並列計算機に関するものである。
【０００２】
【従来の技術】デジタル信号処理や、画像処理及び複雑
な数学的演算等の特定の用途においては、高速な演算性
能が必要とされている。このような場合、汎用のマイク
ロプロセッサでは演算性能が不十分である。また、カス
タムプロセッサ等の専用のハードウェアを用いれば、十
分な演算性能が得られるが、アルゴリズムの柔軟な変更
等が不可能であり、設計サイクルが長く高価であるとい
う欠点を持っている。
な数学的演算等の特定の用途においては、高速な演算性
能が必要とされている。このような場合、汎用のマイク
ロプロセッサでは演算性能が不十分である。また、カス
タムプロセッサ等の専用のハードウェアを用いれば、十
分な演算性能が得られるが、アルゴリズムの柔軟な変更
等が不可能であり、設計サイクルが長く高価であるとい
う欠点を持っている。
【０００３】ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を記憶素子とするＦＰ
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅＡｒｒａｙ）等の再構成可能集積回路は、１チップ上
にＡＮＤ，ＯＲ等からなる組み合わせ回路や、フリップ
フロップ等を実現できる論理ブロックと、それら論理ブ
ロック間の接続をＳＲＡＭ等の記憶素子に保持させる配
線ブロックから構成されている。そのため、配線ブロッ
クの記憶素子のデータを、回路構成データとして外部か
ら与えることにより、論理ブロック間の接続をすること
ができ、内部の構成回路を動的に何度でも書き換えるこ
とができる。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を記憶素子とするＦＰ
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅＡｒｒａｙ）等の再構成可能集積回路は、１チップ上
にＡＮＤ，ＯＲ等からなる組み合わせ回路や、フリップ
フロップ等を実現できる論理ブロックと、それら論理ブ
ロック間の接続をＳＲＡＭ等の記憶素子に保持させる配
線ブロックから構成されている。そのため、配線ブロッ
クの記憶素子のデータを、回路構成データとして外部か
ら与えることにより、論理ブロック間の接続をすること
ができ、内部の構成回路を動的に何度でも書き換えるこ
とができる。
【０００４】したがって、汎用のマイクロプロセッサよ
りも高い演算性能が得られ、かつアルゴリズムを柔軟に
変更することが可能であり、ＦＰＧＡ等の再構成可能集
積回路を複数用いて、目的の演算性能を得る方法が考え
られている。このような複数のＦＰＧＡを用いた並列計
算機に関しては、以下に示すようなものが開示されてい
る。
りも高い演算性能が得られ、かつアルゴリズムを柔軟に
変更することが可能であり、ＦＰＧＡ等の再構成可能集
積回路を複数用いて、目的の演算性能を得る方法が考え
られている。このような複数のＦＰＧＡを用いた並列計
算機に関しては、以下に示すようなものが開示されてい
る。
【０００５】図１３は特表平４−５０２９８５号公報の
「電気的に再構成可能なゲートアレイロジックを用いる
方法及び、これによって構成される装置」（以下、文献
１）に開示された従来の再構成可能並列計算機の構成を
示す図であり、図において、８１は再構成可能並列計算
機であり、複数のロジックチップ９１〜９４，メモリモ
ジュール９５，ユーザ設定モジュール９６，及び上記ロ
ジックチップ９１〜９４，メモリモジュール９５，ユー
ザ設定モジュール９６を、任意に相互接続させる相互接
続チップ９７により構成されている。ホストコンピュー
タ８２は、ホストインタフェース８３，構成システム８
４を介して、再構成可能並列計算機８１のハードウェア
構成及びその動作を制御している。
「電気的に再構成可能なゲートアレイロジックを用いる
方法及び、これによって構成される装置」（以下、文献
１）に開示された従来の再構成可能並列計算機の構成を
示す図であり、図において、８１は再構成可能並列計算
機であり、複数のロジックチップ９１〜９４，メモリモ
ジュール９５，ユーザ設定モジュール９６，及び上記ロ
ジックチップ９１〜９４，メモリモジュール９５，ユー
ザ設定モジュール９６を、任意に相互接続させる相互接
続チップ９７により構成されている。ホストコンピュー
タ８２は、ホストインタフェース８３，構成システム８
４を介して、再構成可能並列計算機８１のハードウェア
構成及びその動作を制御している。
【０００６】文献１では、図１３に示すように、相互に
接続されたＮ個のロジックチップ９１〜９４等の再構成
可能集積回路からなる装置を構成し、再構成可能集積回
路に搭載すべき論理回路データをＮ個に分割し、これら
のデータを対応する再構成可能なゲートアレイに割り当
てて書き込み、動作させる方法が開示されている。
接続されたＮ個のロジックチップ９１〜９４等の再構成
可能集積回路からなる装置を構成し、再構成可能集積回
路に搭載すべき論理回路データをＮ個に分割し、これら
のデータを対応する再構成可能なゲートアレイに割り当
てて書き込み、動作させる方法が開示されている。
【０００７】また、特開平８−２８６９０８号公報の
「動的に再設定自在な処理ユニット、システム及び方
法」（以下、文献２）では、複数の再構成可能集積回路
からなる装置を構成し、処理を実行中に、プログラムか
らの命令により、再構成可能集積回路に動的に書き込み
を行う方法が開示されている。
「動的に再設定自在な処理ユニット、システム及び方
法」（以下、文献２）では、複数の再構成可能集積回路
からなる装置を構成し、処理を実行中に、プログラムか
らの命令により、再構成可能集積回路に動的に書き込み
を行う方法が開示されている。
【０００８】
【発明が解決しようとする課題】従来の再構成可能並列
計算機は以上のように構成されているので、デジタルロ
ジック回路網で表現される１つの処理や演算を、複数の
再構成可能集積回路に供給する上記文献１の技術では、
同一又は異なる複数の処理を同時に行う場合、これらの
処理を複数の再構成可能集積回路に供給するときは、各
処理ごとに指示を与えなければならず、自動的に割り当
てを決定することができないという課題があった。
計算機は以上のように構成されているので、デジタルロ
ジック回路網で表現される１つの処理や演算を、複数の
再構成可能集積回路に供給する上記文献１の技術では、
同一又は異なる複数の処理を同時に行う場合、これらの
処理を複数の再構成可能集積回路に供給するときは、各
処理ごとに指示を与えなければならず、自動的に割り当
てを決定することができないという課題があった。
【０００９】また、回路構成データをＮ個に分割し、そ
れらのデータを各再構成可能集積回路に割り当てる上記
文献１の技術では、回路構成データと再構成可能集積回
路間の接続構成によっては、必ずしもデータをＮ個に分
割し割り当てることができる訳ではないという課題があ
った。
れらのデータを各再構成可能集積回路に割り当てる上記
文献１の技術では、回路構成データと再構成可能集積回
路間の接続構成によっては、必ずしもデータをＮ個に分
割し割り当てることができる訳ではないという課題があ
った。
【００１０】さらに、プログラムからの指定により、動
的に再構成可能集積回路の回路構成を変更する上記文献
２の技術では、複数の処理を実行中に、さらに異なる処
理を追加して実行する場合、使用していない再構成可能
集積回路に処理を割り当てるためには、使用者による何
らかの指定が必要になり、再構成可能集積回路を効率良
く使うことができないという課題があった。
的に再構成可能集積回路の回路構成を変更する上記文献
２の技術では、複数の処理を実行中に、さらに異なる処
理を追加して実行する場合、使用していない再構成可能
集積回路に処理を割り当てるためには、使用者による何
らかの指定が必要になり、再構成可能集積回路を効率良
く使うことができないという課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、複数の再構成可能集積回路で構成
された装置において、同一又は異なる複数個の処理の再
構成可能集積回路への割り当てを自動的に行うと共に、
再構成可能集積回路間の接続構成や使用状況に応じて動
的に行い、各再構成可能集積回路を有効に活用する再構
成可能並列計算機を得ることを目的とする。
めになされたもので、複数の再構成可能集積回路で構成
された装置において、同一又は異なる複数個の処理の再
構成可能集積回路への割り当てを自動的に行うと共に、
再構成可能集積回路間の接続構成や使用状況に応じて動
的に行い、各再構成可能集積回路を有効に活用する再構
成可能並列計算機を得ることを目的とする。
【００１２】また、使用者が再構成可能集積回路への割
り当てを意識することなく装置の使用を可能にする再構
成可能並列計算機を得ることを目的とする。
り当てを意識することなく装置の使用を可能にする再構
成可能並列計算機を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る再構成可
能並列計算機は、内部の回路構成が書き換え可能な複数
の再構成可能集積回路で構成されたものにおいて、所定
の処理とその処理を実行させる上記再構成可能集積回路
の実現数を記述した構成設定テーブルと、この構成設定
テーブルに記述されている上記所定の処理を行うための
回路構成データとを記憶している記憶手段と、上記再構
成可能集積回路の構成のデータを予め所有し、上記記憶
手段から、上記構成設定テーブル及び上記回路構成デー
タを抽出する命令制御手段と、上記命令制御手段から、
上記再構成可能集積回路の構成のデータ、上記構成設定
テーブル及び上記回路構成データを受け取り、上記所定
の処理を上記再構成可能集積回路に割り当てる回路構成
管理手段とを備え、上記命令制御手段が、上記回路構成
管理手段の割り当て結果に基づき、上記所定の処理を行
うための回路構成データを、上記再構成可能集積回路に
書き込み、上記再構成可能集積回路に上記所定の処理を
実行させるものである。
能並列計算機は、内部の回路構成が書き換え可能な複数
の再構成可能集積回路で構成されたものにおいて、所定
の処理とその処理を実行させる上記再構成可能集積回路
の実現数を記述した構成設定テーブルと、この構成設定
テーブルに記述されている上記所定の処理を行うための
回路構成データとを記憶している記憶手段と、上記再構
成可能集積回路の構成のデータを予め所有し、上記記憶
手段から、上記構成設定テーブル及び上記回路構成デー
タを抽出する命令制御手段と、上記命令制御手段から、
上記再構成可能集積回路の構成のデータ、上記構成設定
テーブル及び上記回路構成データを受け取り、上記所定
の処理を上記再構成可能集積回路に割り当てる回路構成
管理手段とを備え、上記命令制御手段が、上記回路構成
管理手段の割り当て結果に基づき、上記所定の処理を行
うための回路構成データを、上記再構成可能集積回路に
書き込み、上記再構成可能集積回路に上記所定の処理を
実行させるものである。
【００１４】この発明に係る再構成可能並列計算機は、
再構成可能集積回路のいずれかに障害が生じた場合に、
命令制御手段が上記障害を検知し、回路構成管理手段
が、上記命令制御手段から、上記障害を含んだ再構成可
能集積回路の構成のデータ、構成設定テーブル及び回路
構成データを受け取り、上記障害が生じた再構成可能集
積回路を除いて、所定の処理を再構成可能集積回路に新
たに割り当て、上記命令制御手段が、上記回路構成管理
手段の新たな割り当て結果に基づき、上記所定の処理を
行うための回路構成データを、上記再構成可能集積回路
に書き込み、上記再構成可能集積回路に上記所定の処理
を実行させるものである。
再構成可能集積回路のいずれかに障害が生じた場合に、
命令制御手段が上記障害を検知し、回路構成管理手段
が、上記命令制御手段から、上記障害を含んだ再構成可
能集積回路の構成のデータ、構成設定テーブル及び回路
構成データを受け取り、上記障害が生じた再構成可能集
積回路を除いて、所定の処理を再構成可能集積回路に新
たに割り当て、上記命令制御手段が、上記回路構成管理
手段の新たな割り当て結果に基づき、上記所定の処理を
行うための回路構成データを、上記再構成可能集積回路
に書き込み、上記再構成可能集積回路に上記所定の処理
を実行させるものである。
【００１５】この発明に係る再構成可能並列計算機は、
回路構成管理手段が、再構成可能集積回路に論理的な番
号を与えて、上記番号に基づき所定の処理を割り当てる
ものである。
回路構成管理手段が、再構成可能集積回路に論理的な番
号を与えて、上記番号に基づき所定の処理を割り当てる
ものである。
【００１６】この発明に係る再構成可能並列計算機は、
記憶手段が、第１の所定の処理、上記第１の所定の処理
を実行させる再構成可能集積回路の実現数、及び第１の
実行開始時間が記述された第１の構成設定テーブルと、
上記第１の所定の処理を行うための第１の回路構成デー
タと、第２の所定の処理、上記第２の所定の処理を実行
させる上記再構成可能集積回路の実現数、及び第２の実
行開始時間が記述された第２の構成設定テーブルと、上
記第２の所定の処理を行うための第２の回路構成データ
とを記憶し、命令制御手段が、上記記憶手段から、上記
第１及び第２の構成設定テーブルを抽出し、上記第１の
構成設定テーブルに記述されている第１の実行開始時間
に基づき、上記命令制御手段が上記記憶手段から上記第
１の回路構成データを抽出し、回路構成管理手段が上記
第１の所定の処理を上記再構成可能集積回路に割り当て
ると共に、上記再構成可能集積回路の使用状況を保持
し、上記命令制御手段が、割り当てられた上記再構成可
能集積回路に上記第１の回路構成データを書き込み、上
記再構成可能集積回路に、上記第１の所定の処理を実行
させ、上記第２の構成設定テーブルに記述されている第
２の実行開始時間に基づき、上記命令制御手段が上記記
憶手段から上記第２の回路構成データを抽出し、上記回
路構成管理手段が、保持している上記再構成可能集積回
路の使用状況を考慮して、上記第２の所定の処理を上記
再構成可能集積回路に割り当て、上記命令制御手段が、
割り当てられた上記再構成可能集積回路に上記第２の回
路構成データを書き込み、上記再構成可能集積回路に、
上記第２の所定の処理を実行させるものである。
記憶手段が、第１の所定の処理、上記第１の所定の処理
を実行させる再構成可能集積回路の実現数、及び第１の
実行開始時間が記述された第１の構成設定テーブルと、
上記第１の所定の処理を行うための第１の回路構成デー
タと、第２の所定の処理、上記第２の所定の処理を実行
させる上記再構成可能集積回路の実現数、及び第２の実
行開始時間が記述された第２の構成設定テーブルと、上
記第２の所定の処理を行うための第２の回路構成データ
とを記憶し、命令制御手段が、上記記憶手段から、上記
第１及び第２の構成設定テーブルを抽出し、上記第１の
構成設定テーブルに記述されている第１の実行開始時間
に基づき、上記命令制御手段が上記記憶手段から上記第
１の回路構成データを抽出し、回路構成管理手段が上記
第１の所定の処理を上記再構成可能集積回路に割り当て
ると共に、上記再構成可能集積回路の使用状況を保持
し、上記命令制御手段が、割り当てられた上記再構成可
能集積回路に上記第１の回路構成データを書き込み、上
記再構成可能集積回路に、上記第１の所定の処理を実行
させ、上記第２の構成設定テーブルに記述されている第
２の実行開始時間に基づき、上記命令制御手段が上記記
憶手段から上記第２の回路構成データを抽出し、上記回
路構成管理手段が、保持している上記再構成可能集積回
路の使用状況を考慮して、上記第２の所定の処理を上記
再構成可能集積回路に割り当て、上記命令制御手段が、
割り当てられた上記再構成可能集積回路に上記第２の回
路構成データを書き込み、上記再構成可能集積回路に、
上記第２の所定の処理を実行させるものである。
【００１７】この発明に係る再構成可能並列計算機は、
記憶手段が、第１の所定の処理及び上記第１の所定の処
理を実行させる再構成可能集積回路の実現数が記述され
た第１の構成設定テーブルと、上記第１の所定の処理を
行うための第１の回路構成データと、第２の所定の処理
及び上記第２の所定の処理を実行させる上記再構成可能
集積回路の実現数が記述された第２の構成設定テーブル
と、上記第２の所定の処理を行うための第２の回路構成
データとを記憶し、命令制御手段が、上記記憶手段か
ら、上記第１及び第２の構成設定テーブルを抽出し、上
記命令制御手段が上記記憶手段から上記第１の回路構成
データを抽出し、回路構成管理手段が上記第１の所定の
処理を上記再構成可能集積回路に割り当てると共に、上
記再構成可能集積回路の使用状況を保持し、上記命令制
御手段が、割り当てられた上記再構成可能集積回路に上
記第１の回路構成データを書き込み、上記再構成可能集
積回路に、上記第１の所定の処理を実行させ、上記第１
の所定の処理を実行している上記再構成可能集積回路か
らの処理情報に基づき、上記命令制御手段が上記記憶手
段から上記第２の回路構成データを抽出し、上記回路構
成管理手段が、保持している上記再構成可能集積回路の
使用状況を考慮して、上記第２の所定の処理を上記再構
成可能集積回路に割り当て、上記命令制御手段が、割り
当てられた上記再構成可能集積回路に上記第２の回路構
成データを書き込み、上記再構成可能集積回路に、上記
第２の所定の処理を実行させるものである。
記憶手段が、第１の所定の処理及び上記第１の所定の処
理を実行させる再構成可能集積回路の実現数が記述され
た第１の構成設定テーブルと、上記第１の所定の処理を
行うための第１の回路構成データと、第２の所定の処理
及び上記第２の所定の処理を実行させる上記再構成可能
集積回路の実現数が記述された第２の構成設定テーブル
と、上記第２の所定の処理を行うための第２の回路構成
データとを記憶し、命令制御手段が、上記記憶手段か
ら、上記第１及び第２の構成設定テーブルを抽出し、上
記命令制御手段が上記記憶手段から上記第１の回路構成
データを抽出し、回路構成管理手段が上記第１の所定の
処理を上記再構成可能集積回路に割り当てると共に、上
記再構成可能集積回路の使用状況を保持し、上記命令制
御手段が、割り当てられた上記再構成可能集積回路に上
記第１の回路構成データを書き込み、上記再構成可能集
積回路に、上記第１の所定の処理を実行させ、上記第１
の所定の処理を実行している上記再構成可能集積回路か
らの処理情報に基づき、上記命令制御手段が上記記憶手
段から上記第２の回路構成データを抽出し、上記回路構
成管理手段が、保持している上記再構成可能集積回路の
使用状況を考慮して、上記第２の所定の処理を上記再構
成可能集積回路に割り当て、上記命令制御手段が、割り
当てられた上記再構成可能集積回路に上記第２の回路構
成データを書き込み、上記再構成可能集積回路に、上記
第２の所定の処理を実行させるものである。
【００１８】この発明に係る再構成可能並列計算機は、
記憶手段が、第１の所定の処理及び上記第１の所定の処
理を実行させる再構成可能集積回路の実現数が記述され
た第１の構成設定テーブルと、上記第１の所定の処理を
行うための第１の回路構成データと、第２の所定の処理
及び上記第２の所定の処理を実行させる上記再構成可能
集積回路の実現数が記述された第２の構成設定テーブル
と、上記第２の所定の処理を行うための第２の回路構成
データとを記憶し、命令制御手段が、上記記憶手段か
ら、上記第１及び第２の構成設定テーブルを抽出し、上
記命令制御手段が上記記憶手段から上記第１の回路構成
データを抽出し、回路構成管理手段が上記第１の所定の
処理を上記再構成可能集積回路に割り当て、上記命令制
御手段が、割り当てられた上記再構成可能集積回路に上
記第１の回路構成データを書き込み、上記再構成可能集
積回路に、上記第１の所定の処理を実行させ、上記命令
制御手段が上記記憶手段から上記第２の回路構成データ
を抽出し、上記回路構成管理手段が、上記命令制御手段
から通知された上記再構成可能集積回路の使用状況を考
慮して、上記第２の所定の処理を上記再構成可能集積回
路に割り当て、上記命令制御手段が、割り当てられた上
記再構成可能集積回路に上記第２の回路構成データを書
き込み、上記再構成可能集積回路に、上記第２の所定の
処理を実行させるものである。
記憶手段が、第１の所定の処理及び上記第１の所定の処
理を実行させる再構成可能集積回路の実現数が記述され
た第１の構成設定テーブルと、上記第１の所定の処理を
行うための第１の回路構成データと、第２の所定の処理
及び上記第２の所定の処理を実行させる上記再構成可能
集積回路の実現数が記述された第２の構成設定テーブル
と、上記第２の所定の処理を行うための第２の回路構成
データとを記憶し、命令制御手段が、上記記憶手段か
ら、上記第１及び第２の構成設定テーブルを抽出し、上
記命令制御手段が上記記憶手段から上記第１の回路構成
データを抽出し、回路構成管理手段が上記第１の所定の
処理を上記再構成可能集積回路に割り当て、上記命令制
御手段が、割り当てられた上記再構成可能集積回路に上
記第１の回路構成データを書き込み、上記再構成可能集
積回路に、上記第１の所定の処理を実行させ、上記命令
制御手段が上記記憶手段から上記第２の回路構成データ
を抽出し、上記回路構成管理手段が、上記命令制御手段
から通知された上記再構成可能集積回路の使用状況を考
慮して、上記第２の所定の処理を上記再構成可能集積回
路に割り当て、上記命令制御手段が、割り当てられた上
記再構成可能集積回路に上記第２の回路構成データを書
き込み、上記再構成可能集積回路に、上記第２の所定の
処理を実行させるものである。
【００１９】この発明に係る再構成可能並列計算機は、
複数の再構成可能集積回路が相互接続されており、記憶
手段に記憶されている構成設定テーブルに、連続した複
数の所定の処理の接続関係が記述され、命令制御手段が
上記再構成可能集積回路の上記相互接続を含んだ構成の
データを予め所有し、回路構成管理手段が、上記構成設
定テーブルに記述されている連続した複数の所定の処理
の接続関係と、上記命令制御手段が所有している上記再
構成可能集積回路の上記相互接続を考慮して、上記連続
した複数の所定の処理を上記再構成可能集積回路に割り
当てるものである。
複数の再構成可能集積回路が相互接続されており、記憶
手段に記憶されている構成設定テーブルに、連続した複
数の所定の処理の接続関係が記述され、命令制御手段が
上記再構成可能集積回路の上記相互接続を含んだ構成の
データを予め所有し、回路構成管理手段が、上記構成設
定テーブルに記述されている連続した複数の所定の処理
の接続関係と、上記命令制御手段が所有している上記再
構成可能集積回路の上記相互接続を考慮して、上記連続
した複数の所定の処理を上記再構成可能集積回路に割り
当てるものである。
【００２０】この発明に係る再構成可能並列計算機は、
記憶手段が、連続した複数の所定の処理の接続関係と、
上記連続した複数の所定の処理間でデータを渡す際の必
要なビット幅が記述されている構成設定テーブルを記憶
し、命令制御手段が再構成可能集積回路の相互接続のビ
ット幅を含んだ構成のデータを予め所有し、回路構成管
理手段が、上記構成設定テーブルに記述されている連続
した複数の所定の処理の接続関係及び上記連続した複数
の所定の処理間でデータを渡す際の必要なビット幅と、
上記命令制御手段が所有している上記再構成可能集積回
路の上記相互接続のビット幅を考慮して、上記連続した
複数の所定の処理を上記再構成可能集積回路に割り当て
るものである。
記憶手段が、連続した複数の所定の処理の接続関係と、
上記連続した複数の所定の処理間でデータを渡す際の必
要なビット幅が記述されている構成設定テーブルを記憶
し、命令制御手段が再構成可能集積回路の相互接続のビ
ット幅を含んだ構成のデータを予め所有し、回路構成管
理手段が、上記構成設定テーブルに記述されている連続
した複数の所定の処理の接続関係及び上記連続した複数
の所定の処理間でデータを渡す際の必要なビット幅と、
上記命令制御手段が所有している上記再構成可能集積回
路の上記相互接続のビット幅を考慮して、上記連続した
複数の所定の処理を上記再構成可能集積回路に割り当て
るものである。
【００２１】この発明に係る再構成可能並列計算機は、
記憶手段が、所定の処理とその処理を実行させる再構成
可能集積回路の複数の実現数を記述した構成設定テーブ
ルと、上記所定の処理を行うための論理回路のデータと
入出力回路のデータを記憶し、回路構成管理手段が、上
記複数の実現数に対応して、上記所定の処理を複数の上
記再構成可能集積回路に割り当て、命令制御手段が、上
記所定の処理が割り当てられた複数の再構成可能集積回
路に、上記論理回路と上記入出力回路を書き込む際に、
同一の処理に対しては、同一の論理回路を書き込むもの
である。
記憶手段が、所定の処理とその処理を実行させる再構成
可能集積回路の複数の実現数を記述した構成設定テーブ
ルと、上記所定の処理を行うための論理回路のデータと
入出力回路のデータを記憶し、回路構成管理手段が、上
記複数の実現数に対応して、上記所定の処理を複数の上
記再構成可能集積回路に割り当て、命令制御手段が、上
記所定の処理が割り当てられた複数の再構成可能集積回
路に、上記論理回路と上記入出力回路を書き込む際に、
同一の処理に対しては、同一の論理回路を書き込むもの
である。
【００２２】この発明に係る再構成可能並列計算機は、
回路構成管理手段が、所定の処理を再構成可能集積回路
に割り当てる際に、相互接続のビット幅が広い上記再構
成可能集積回路に割り当てるものである。
回路構成管理手段が、所定の処理を再構成可能集積回路
に割り当てる際に、相互接続のビット幅が広い上記再構
成可能集積回路に割り当てるものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による再
構成可能並列計算機の構成を示す図である。図１におい
て、１は再構成可能並列計算機、１１〜１８は複数（こ
の場合は８つ）の再構成可能集積回路（ＦＰＧＡ）、２
は再構成可能集積回路１１〜１８に制御命令とデータを
与え動作を制御する命令制御手段であり、１００は、再
構成可能集積回路１１〜１８と命令制御手段２との間
で、データ転送、回路情報転送を含む通信動作を行うバ
ス信号線である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による再
構成可能並列計算機の構成を示す図である。図１におい
て、１は再構成可能並列計算機、１１〜１８は複数（こ
の場合は８つ）の再構成可能集積回路（ＦＰＧＡ）、２
は再構成可能集積回路１１〜１８に制御命令とデータを
与え動作を制御する命令制御手段であり、１００は、再
構成可能集積回路１１〜１８と命令制御手段２との間
で、データ転送、回路情報転送を含む通信動作を行うバ
ス信号線である。
【００２４】また、図１において、４は、所定の処理と
その処理を実行させる再構成可能集積回路の数（実現
数）を記述した構成設定テーブルと、この構成設定テー
ブルに記述されている所定の処理を行うための回路構成
データとを記憶している記憶手段である。図２は構成設
定テーブル５１を示す図であり、所定の処理とその処理
を実行させる再構成可能集積回路の数（実現数）が記述
されている。また、記憶手段４に記憶されている回路構
成データは、ある再構成可能集積回路の内部の論理ブロ
ック間における配線接続データであり、この回路構成デ
ータを再構成可能集積回路１１〜１８に書き込むことに
より、その再構成可能集積回路１１〜１８に、所定の処
理を実行する所定の回路が実現される。
その処理を実行させる再構成可能集積回路の数（実現
数）を記述した構成設定テーブルと、この構成設定テー
ブルに記述されている所定の処理を行うための回路構成
データとを記憶している記憶手段である。図２は構成設
定テーブル５１を示す図であり、所定の処理とその処理
を実行させる再構成可能集積回路の数（実現数）が記述
されている。また、記憶手段４に記憶されている回路構
成データは、ある再構成可能集積回路の内部の論理ブロ
ック間における配線接続データであり、この回路構成デ
ータを再構成可能集積回路１１〜１８に書き込むことに
より、その再構成可能集積回路１１〜１８に、所定の処
理を実行する所定の回路が実現される。
【００２５】さらに、図１において、３は、記憶手段４
に記憶されている構成設定テーブル及び回路構成データ
と、命令制御手段２が予め所有している再構成可能集積
回路１１〜１８の構成のデータを受け取り、所定の処理
の再構成可能集積回路１１〜１８への適切な割り当てを
決定する回路構成管理手段である。１１１は、記憶手段
４に記憶されている情報を、命令制御手段２に受け渡す
信号線である。
に記憶されている構成設定テーブル及び回路構成データ
と、命令制御手段２が予め所有している再構成可能集積
回路１１〜１８の構成のデータを受け取り、所定の処理
の再構成可能集積回路１１〜１８への適切な割り当てを
決定する回路構成管理手段である。１１１は、記憶手段
４に記憶されている情報を、命令制御手段２に受け渡す
信号線である。
【００２６】次に動作について説明する。まず、この再
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、図２に示す構成設定テーブル５１
を抽出する。次に、命令制御手段２は、記憶手段４か
ら、構成設定テーブル５１に記述されている各々の所定
の処理を行うための回路構成データを抽出する。
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、図２に示す構成設定テーブル５１
を抽出する。次に、命令制御手段２は、記憶手段４か
ら、構成設定テーブル５１に記述されている各々の所定
の処理を行うための回路構成データを抽出する。
【００２７】その後、回路構成管理手段３は、命令制御
手段２から、記憶手段４より抽出した構成設定テーブル
５１と回路構成データ、及び命令制御手段２が予め所有
している再構成可能集積回路１１〜１８の構成のデータ
を受け取り、各所定の処理の再構成可能集積回路１１〜
１８への割り当てを決定する。命令制御手段２は、回路
構成管理手段３が決定した割り当て結果に基づき、各々
の所定の処理を行うための回路構成データを、各再構成
可能集積回路１１〜１８へ書き込む。
手段２から、記憶手段４より抽出した構成設定テーブル
５１と回路構成データ、及び命令制御手段２が予め所有
している再構成可能集積回路１１〜１８の構成のデータ
を受け取り、各所定の処理の再構成可能集積回路１１〜
１８への割り当てを決定する。命令制御手段２は、回路
構成管理手段３が決定した割り当て結果に基づき、各々
の所定の処理を行うための回路構成データを、各再構成
可能集積回路１１〜１８へ書き込む。
【００２８】各再構成可能集積回路１１〜１８への回路
構成データの書き込みが行われた後は、回路構成管理手
段３の割り当て結果に基づき、命令制御手段２は、所定
の処理が割り当てられた再構成可能集積回路１１〜１８
に対して、適切なデータと動作クロックを供給し、各再
構成可能集積回路１１〜１８に所定の処理を実行させ
る。
構成データの書き込みが行われた後は、回路構成管理手
段３の割り当て結果に基づき、命令制御手段２は、所定
の処理が割り当てられた再構成可能集積回路１１〜１８
に対して、適切なデータと動作クロックを供給し、各再
構成可能集積回路１１〜１８に所定の処理を実行させ
る。
【００２９】このように、回路構成管理手段３が、再構
成可能集積回路１１〜１８の構成を考慮し、所定の処理
を適切な再構成可能集積回路１１〜１８に割り当て、命
令制御手段２が、所定の処理を行うための回路構成デー
タを、再構成可能集積回路１１〜１８を書き込むことに
より、所定の処理を実行する再構成可能並列計算機を自
動的に実現する。
成可能集積回路１１〜１８の構成を考慮し、所定の処理
を適切な再構成可能集積回路１１〜１８に割り当て、命
令制御手段２が、所定の処理を行うための回路構成デー
タを、再構成可能集積回路１１〜１８を書き込むことに
より、所定の処理を実行する再構成可能並列計算機を自
動的に実現する。
【００３０】上記の例は、再構成可能並列計算機１の立
ち上げ時の例であるが、また、再構成可能並列計算機１
を立ち上げた後に、実現する回路を変更し、別の所定の
処理を行わせる場合に、別の構成設定テーブルと回路構
成データを用意し、再構成可能並列計算機１の立ち上げ
時と同じ手順を行うことにより、各再構成可能集積回路
１１〜１８に対し、別の所定の処理の割り当てと、別の
所定の処理を行うための回路構成データの書き込みを再
度行う。これにより、立ち上げ後も、各再構成可能集積
回路１１〜１８への回路構成データの書き込みを行うこ
とができる。
ち上げ時の例であるが、また、再構成可能並列計算機１
を立ち上げた後に、実現する回路を変更し、別の所定の
処理を行わせる場合に、別の構成設定テーブルと回路構
成データを用意し、再構成可能並列計算機１の立ち上げ
時と同じ手順を行うことにより、各再構成可能集積回路
１１〜１８に対し、別の所定の処理の割り当てと、別の
所定の処理を行うための回路構成データの書き込みを再
度行う。これにより、立ち上げ後も、各再構成可能集積
回路１１〜１８への回路構成データの書き込みを行うこ
とができる。
【００３１】また、立ち上げ時又は立ち上げ後に、再構
成可能集積回路１１〜１８のいずれかに障害が生じた場
合には、命令制御手段２が、この障害を検知し、再度、
上記の手順で、所定の処理の割り当てと回路構成データ
の書き込みを行えば良い。これにより、再構成可能集積
回路１１〜１８の障害等により、構成に変更が生じた場
合であっても、影響を受けることなく、回路構成データ
の再構成可能集積回路１１〜１８への書き込みを行うこ
とができる。
成可能集積回路１１〜１８のいずれかに障害が生じた場
合には、命令制御手段２が、この障害を検知し、再度、
上記の手順で、所定の処理の割り当てと回路構成データ
の書き込みを行えば良い。これにより、再構成可能集積
回路１１〜１８の障害等により、構成に変更が生じた場
合であっても、影響を受けることなく、回路構成データ
の再構成可能集積回路１１〜１８への書き込みを行うこ
とができる。
【００３２】例えば、図２に示す構成設定テーブル５１
の場合は、所定の処理６１を５個の再構成可能集積回路
で実現し、所定の処理６２を２個の再構成可能集積回路
で実現する例であり、この条件を満たす限り、回路構成
管理手段３は自由に割り当てを決定する。割り当ての手
法の一例として、回路構成管理手段３は、再構成可能集
積回路１１〜１８に論理的な番号を与えて、番号の小さ
い順に所定の処理を割り当てるという手法が考えられ
る。この手法では、図２に示す構成設定テーブル５１
を、図１に示す再構成可能並列計算機１の構成で実現す
る場合は、再構成可能集積回路１１〜１５に、所定の処
理６１が割り当てられ、再構成可能集積回路１６，１７
に、所定の処理６２が割り当てられ、それぞれ対応する
回路構成データが書き込まれる。
の場合は、所定の処理６１を５個の再構成可能集積回路
で実現し、所定の処理６２を２個の再構成可能集積回路
で実現する例であり、この条件を満たす限り、回路構成
管理手段３は自由に割り当てを決定する。割り当ての手
法の一例として、回路構成管理手段３は、再構成可能集
積回路１１〜１８に論理的な番号を与えて、番号の小さ
い順に所定の処理を割り当てるという手法が考えられ
る。この手法では、図２に示す構成設定テーブル５１
を、図１に示す再構成可能並列計算機１の構成で実現す
る場合は、再構成可能集積回路１１〜１５に、所定の処
理６１が割り当てられ、再構成可能集積回路１６，１７
に、所定の処理６２が割り当てられ、それぞれ対応する
回路構成データが書き込まれる。
【００３３】また、例えば、再構成可能集積回路１４に
障害が発生した場合には、回路構成管理手段３は、再構
成可能集積回路１４を除いて、再構成可能集積回路１１
〜１３，１５，１６に、所定の処理６１を割り当て、再
構成可能集積回路１７，１８に、所定の処理６２を割り
当て、命令制御手段２は、それぞれ対応する回路構成デ
ータを書き込む。
障害が発生した場合には、回路構成管理手段３は、再構
成可能集積回路１４を除いて、再構成可能集積回路１１
〜１３，１５，１６に、所定の処理６１を割り当て、再
構成可能集積回路１７，１８に、所定の処理６２を割り
当て、命令制御手段２は、それぞれ対応する回路構成デ
ータを書き込む。
【００３４】以上のように、この実施の形態１によれ
ば、回路構成管理手段３が、同一又は異なる複数個の所
定の処理を、自動的に再構成可能集積回路へ割り当て、
各再構成可能集積回路１１〜１８に、それぞれ所定の処
理を行うための回路構成データを書き込むことにより、
使用者が再構成可能集積回路への割り当てを意識するこ
となく、再構成可能並列計算機を使用することができる
という効果が得られる。
ば、回路構成管理手段３が、同一又は異なる複数個の所
定の処理を、自動的に再構成可能集積回路へ割り当て、
各再構成可能集積回路１１〜１８に、それぞれ所定の処
理を行うための回路構成データを書き込むことにより、
使用者が再構成可能集積回路への割り当てを意識するこ
となく、再構成可能並列計算機を使用することができる
という効果が得られる。
【００３５】また、再構成可能並列計算機１を立ち上げ
た後に、実現する回路を変更し、別の所定の処理を行わ
せる場合や、再構成可能集積回路１１〜１８に障害が発
生した場合にも、同様の割り当てと書き込みを行うこと
により、各再構成可能集積回路１１〜１８を有効に活用
することができるという効果が得られる。
た後に、実現する回路を変更し、別の所定の処理を行わ
せる場合や、再構成可能集積回路１１〜１８に障害が発
生した場合にも、同様の割り当てと書き込みを行うこと
により、各再構成可能集積回路１１〜１８を有効に活用
することができるという効果が得られる。
【００３６】実施の形態２．この発明の実施の形態２
は、再構成可能並列計算機１の使用時に、回路構成デー
タを追加して実現させるものである。図３，図４は、所
定の処理とそれらの処理を実現させる実現数を記述した
構成設定テーブル５２，５３を示す図であり、各構成設
定テーブル５２，５３には、構成設定テーブルの実行を
開始する実行開始時間が記述されている。この実行開始
時間から、割り当て、書き込み、所定の処理の実行を行
うものとする。
は、再構成可能並列計算機１の使用時に、回路構成デー
タを追加して実現させるものである。図３，図４は、所
定の処理とそれらの処理を実現させる実現数を記述した
構成設定テーブル５２，５３を示す図であり、各構成設
定テーブル５２，５３には、構成設定テーブルの実行を
開始する実行開始時間が記述されている。この実行開始
時間から、割り当て、書き込み、所定の処理の実行を行
うものとする。
【００３７】この実施の形態２における再構成可能並列
計算機１の構成は、実施の形態１の図１に示す構成と同
じであり、記憶手段４には、構成設定テーブル５２，５
３と、構成設定テーブルに記述されている所定の処理６
３〜６５を行うための回路構成データが記憶されてい
る。
計算機１の構成は、実施の形態１の図１に示す構成と同
じであり、記憶手段４には、構成設定テーブル５２，５
３と、構成設定テーブルに記述されている所定の処理６
３〜６５を行うための回路構成データが記憶されてい
る。
【００３８】次に動作について説明する。まず、この再
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、構成設定テーブル５２，５３を抽
出する。次に、構成設定テーブル５２に記述されている
実行開始時間が０であるため、時間０において、命令制
御手段２は、記憶手段４から、図３に示す構成設定テー
ブル５２に記述されている所定の処理６３，６４を行う
ための回路構成データを抽出し、実施の形態１と同様の
手順により、所定の処理の割り当てと回路構成データの
書き込みが行われ、各所定の処理が実行される。そし
て、命令制御手段２が書き込みを行う際に、回路構成管
理手段３は、各再構成可能集積回路１１〜１８の使用状
況を保持する。
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、構成設定テーブル５２，５３を抽
出する。次に、構成設定テーブル５２に記述されている
実行開始時間が０であるため、時間０において、命令制
御手段２は、記憶手段４から、図３に示す構成設定テー
ブル５２に記述されている所定の処理６３，６４を行う
ための回路構成データを抽出し、実施の形態１と同様の
手順により、所定の処理の割り当てと回路構成データの
書き込みが行われ、各所定の処理が実行される。そし
て、命令制御手段２が書き込みを行う際に、回路構成管
理手段３は、各再構成可能集積回路１１〜１８の使用状
況を保持する。
【００３９】次に、構成設定テーブル５３に記述されて
いる実行開始時間が１００であるため、時間１００にお
いて、命令制御手段２は、記憶手段４から、図４に示す
構成設定テーブル５３に記述されている所定の処理６５
を行うための回路構成データを抽出する。その後、回路
構成管理手段３は、命令制御手段２から、構成設定テー
ブル５３，所定の処理６５を行うための回路構成データ
を受け取り、保持している各再構成可能集積回路１１〜
１８の使用状況を考慮し、使用していない再構成可能集
積回路１１〜１８に、所定の処理６５を割り当てる。命
令制御手段２は、回路構成管理手段３の割り当て結果に
基づき、割り当てが行われた再構成可能集積回路１１〜
１８にのみ、対応する回路構成データを書き込む。書き
込みが行われた後は、各々の所定の処理が実行される。
いる実行開始時間が１００であるため、時間１００にお
いて、命令制御手段２は、記憶手段４から、図４に示す
構成設定テーブル５３に記述されている所定の処理６５
を行うための回路構成データを抽出する。その後、回路
構成管理手段３は、命令制御手段２から、構成設定テー
ブル５３，所定の処理６５を行うための回路構成データ
を受け取り、保持している各再構成可能集積回路１１〜
１８の使用状況を考慮し、使用していない再構成可能集
積回路１１〜１８に、所定の処理６５を割り当てる。命
令制御手段２は、回路構成管理手段３の割り当て結果に
基づき、割り当てが行われた再構成可能集積回路１１〜
１８にのみ、対応する回路構成データを書き込む。書き
込みが行われた後は、各々の所定の処理が実行される。
【００４０】また、各構成設定テーブル５２，５３の実
行開始は、時間を指定するのではなく、ある条件によ
り、各構成設定テーブルの実行開始が行われるように指
定しても良い。例えば、上記の例において、構成設定テ
ーブル５２の構成を実現し、所定の処理６３，６４を実
行したとする。この場合、所定の処理６３が終了した時
に、命令制御手段２が、その情報を受け取り、構成設定
テーブル５３を記憶手段４から抽出し、構成設定テーブ
ル５３に記述されている内容を実現するようにしても良
い。また、例えば、いずれかの再構成可能集積回路１１
〜１８からの処理終了の信号を、命令制御手段２が受け
取ることを条件として、構成設定テーブルの実行開始が
行われるように指定しても良い。
行開始は、時間を指定するのではなく、ある条件によ
り、各構成設定テーブルの実行開始が行われるように指
定しても良い。例えば、上記の例において、構成設定テ
ーブル５２の構成を実現し、所定の処理６３，６４を実
行したとする。この場合、所定の処理６３が終了した時
に、命令制御手段２が、その情報を受け取り、構成設定
テーブル５３を記憶手段４から抽出し、構成設定テーブ
ル５３に記述されている内容を実現するようにしても良
い。また、例えば、いずれかの再構成可能集積回路１１
〜１８からの処理終了の信号を、命令制御手段２が受け
取ることを条件として、構成設定テーブルの実行開始が
行われるように指定しても良い。
【００４１】また、特定の時間や条件ではなく、再構成
可能集積回路１１〜１８の使用状況に応じて、各構成設
定テーブル５２，５３の実行を開始するようにしても良
い。図５は構成設定テーブル５４を示す図であり、上記
図４に示す構成設定テーブル５３の代わりに、図５に示
す構成設定テーブル５４と、図３に示す構成設定テーブ
ル５２を記憶手段４に記憶しておき、構成設定テーブル
５２の後に、構成設定テーブル５４を実行する。
可能集積回路１１〜１８の使用状況に応じて、各構成設
定テーブル５２，５３の実行を開始するようにしても良
い。図５は構成設定テーブル５４を示す図であり、上記
図４に示す構成設定テーブル５３の代わりに、図５に示
す構成設定テーブル５４と、図３に示す構成設定テーブ
ル５２を記憶手段４に記憶しておき、構成設定テーブル
５２の後に、構成設定テーブル５４を実行する。
【００４２】この場合、時間０で所定の処理６３が３
個、所定の処理６４が２個、再構成可能集積回路１１〜
１８に割り当てられ実行される。次に、構成設定テーブ
ル５４に記述されている実行開始時間が１であるため、
時間１で、構成設定テーブル５４が実行され、所定の処
理６６が５個、再構成可能集積回路１１〜１８に割り当
てられる。しかし、この時点で所定の処理６３又は６４
が終了していない場合には、未使用の再構成可能集積回
路１１〜１８は３個しかないため、所定の処理６６を割
り当てることができない。
個、所定の処理６４が２個、再構成可能集積回路１１〜
１８に割り当てられ実行される。次に、構成設定テーブ
ル５４に記述されている実行開始時間が１であるため、
時間１で、構成設定テーブル５４が実行され、所定の処
理６６が５個、再構成可能集積回路１１〜１８に割り当
てられる。しかし、この時点で所定の処理６３又は６４
が終了していない場合には、未使用の再構成可能集積回
路１１〜１８は３個しかないため、所定の処理６６を割
り当てることができない。
【００４３】この場合には、回路構成管理手段３によ
り、構成設定テーブル５４の実行が中断される。その
後、所定の処理６３又は所定の処理６４が終了すると、
命令制御手段２から回路構成管理手段３に、再構成可能
集積回路１１〜１８の使用状況に関する情報が送られ
る。この時点で、回路構成管理手段３で保持している再
構成可能集積回路１１〜１８の使用状況に関して、未使
用の再構成可能集積回路１１〜１８の数が５以上になる
ため、回路構成管理手段３により、構成設定テーブル５
４の実行が再開され、割り当てが行われる。
り、構成設定テーブル５４の実行が中断される。その
後、所定の処理６３又は所定の処理６４が終了すると、
命令制御手段２から回路構成管理手段３に、再構成可能
集積回路１１〜１８の使用状況に関する情報が送られ
る。この時点で、回路構成管理手段３で保持している再
構成可能集積回路１１〜１８の使用状況に関して、未使
用の再構成可能集積回路１１〜１８の数が５以上になる
ため、回路構成管理手段３により、構成設定テーブル５
４の実行が再開され、割り当てが行われる。
【００４４】これにより、再構成可能集積回路１１〜１
８の使用状況等に対応した回路構成データの再構成可能
集積回路１１〜１８への書き込みを行い、有効に再構成
可能集積回路１１〜１８を使うことができ、また、使用
者は割り付ける再構成可能集積回路１１〜１８を意識す
ることなく、再構成可能並列計算機を使用することがで
きる。
８の使用状況等に対応した回路構成データの再構成可能
集積回路１１〜１８への書き込みを行い、有効に再構成
可能集積回路１１〜１８を使うことができ、また、使用
者は割り付ける再構成可能集積回路１１〜１８を意識す
ることなく、再構成可能並列計算機を使用することがで
きる。
【００４５】以上のように、この実施の形態２によれ
ば、再構成可能並列計算機の使用中に、回路構成管理手
段３が、所定の時間や条件により、また、再構成可能集
積回路１１〜１８の使用状況に応じて、所定の処理を適
切な再構成可能集積回路１１〜１８に割り当て、命令制
御手段２が回路構成データを書き込むことにより、所定
の処理を自動的に再構成可能集積回路１１〜１８に割り
当てることができ、各再構成可能集積回路１１〜１８を
有効に活用することができると共に、使用者は、割り付
ける再構成可能集積回路１１〜１８を意識することな
く、再構成可能並列計算機を使用することができるいう
効果が得られる。
ば、再構成可能並列計算機の使用中に、回路構成管理手
段３が、所定の時間や条件により、また、再構成可能集
積回路１１〜１８の使用状況に応じて、所定の処理を適
切な再構成可能集積回路１１〜１８に割り当て、命令制
御手段２が回路構成データを書き込むことにより、所定
の処理を自動的に再構成可能集積回路１１〜１８に割り
当てることができ、各再構成可能集積回路１１〜１８を
有効に活用することができると共に、使用者は、割り付
ける再構成可能集積回路１１〜１８を意識することな
く、再構成可能並列計算機を使用することができるいう
効果が得られる。
【００４６】実施の形態３．図６はこの発明の実施の形
態３による再構成可能並列計算機の構成を示す図であ
る。図に示すように、特定の再構成可能集積回路１１〜
１８間が接続されており、複数の回路構成データを組み
合わせることで１つの演算回路が構成されている。図６
において、再構成可能並列計算機１は、実施の形態１の
図１と同様の複数の再構成可能集積回路１１〜１８と、
命令制御手段２と、回路構成管理手段３と、記憶手段４
と、信号線１００，１１１を有する。また、図６におい
て、再構成可能集積回路１１〜１８相互間では、信号線
１０１〜１１０を介して、データ転送を含む通信動作を
行う。
態３による再構成可能並列計算機の構成を示す図であ
る。図に示すように、特定の再構成可能集積回路１１〜
１８間が接続されており、複数の回路構成データを組み
合わせることで１つの演算回路が構成されている。図６
において、再構成可能並列計算機１は、実施の形態１の
図１と同様の複数の再構成可能集積回路１１〜１８と、
命令制御手段２と、回路構成管理手段３と、記憶手段４
と、信号線１００，１１１を有する。また、図６におい
て、再構成可能集積回路１１〜１８相互間では、信号線
１０１〜１１０を介して、データ転送を含む通信動作を
行う。
【００４７】図７は一連の所定の処理とそれらの処理を
実現させる実現数を記述した構成設定テーブル５５を示
す図であり、記憶手段４には、この構成設定テーブル５
５と構成設定テーブル５５に記述されている所定の処理
６７，６８，６９，７０，７１を行うための回路構成デ
ータが記憶されている。
実現させる実現数を記述した構成設定テーブル５５を示
す図であり、記憶手段４には、この構成設定テーブル５
５と構成設定テーブル５５に記述されている所定の処理
６７，６８，６９，７０，７１を行うための回路構成デ
ータが記憶されている。
【００４８】次に動作について説明する。まず、この再
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、図７に示す構成設定テーブル５５
を抽出する。次に、命令制御手段２は、記憶手段４か
ら、構成設定テーブル５５に記述されている各々の所定
の処理を行うための回路構成データを抽出する。その
後、回路構成管理手段３は、命令制御手段２から、構成
設定テーブル５５と、回路構成データと、命令制御手段
２が予め所有している再構成可能集積回路１１〜１８の
構成のデータと各相互間の接続の情報を受け取り、それ
らの情報に基づき、各所定の処理の再構成可能集積回路
１１〜１８への割り当てを決定する。その後の処理は、
実施の形態１の場合と同じである。
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、図７に示す構成設定テーブル５５
を抽出する。次に、命令制御手段２は、記憶手段４か
ら、構成設定テーブル５５に記述されている各々の所定
の処理を行うための回路構成データを抽出する。その
後、回路構成管理手段３は、命令制御手段２から、構成
設定テーブル５５と、回路構成データと、命令制御手段
２が予め所有している再構成可能集積回路１１〜１８の
構成のデータと各相互間の接続の情報を受け取り、それ
らの情報に基づき、各所定の処理の再構成可能集積回路
１１〜１８への割り当てを決定する。その後の処理は、
実施の形態１の場合と同じである。
【００４９】例えば、図７の場合は、命令制御手段２か
らのデータを所定の処理６７に入力して実行した後、そ
の出力を所定の処理６８と所定の処理６９に渡して実行
し、所定の処理６８と６９の出力を、所定の処理７０に
渡して実行し、出力結果を命令制御手段２に渡すという
連続した処理を、１セットの再構成可能集積回路で実現
し、所定の処理７１を３個の再構成可能集積回路で実現
する例である。
らのデータを所定の処理６７に入力して実行した後、そ
の出力を所定の処理６８と所定の処理６９に渡して実行
し、所定の処理６８と６９の出力を、所定の処理７０に
渡して実行し、出力結果を命令制御手段２に渡すという
連続した処理を、１セットの再構成可能集積回路で実現
し、所定の処理７１を３個の再構成可能集積回路で実現
する例である。
【００５０】所定の処理６７〜７０の接続関係の制約条
件と、所定の処理６７〜７０の連続した構成を１セット
割り当てる制約条件と、所定の処理７１を３個割り当て
るという制約条件の下で、回路構成管理手段３は、所定
の処理６７〜７１を行うための各回路構成データを、再
構成可能集積回路１１〜１８に割り当る。一例として、
再構成可能集積回路１１に所定の処理６７を、再構成可
能集積回路１２に所定の処理６８を、再構成可能集積回
路１３と１４と１７に所定の処理７１を、再構成可能集
積回路１５に所定の処理６９を、再構成可能集積回路１
６に所定の処理７０を割り当てて、再構成可能集積回路
１８には所定の処理を割り当てない、というように所定
の処理を分配することにより、上記の制約条件を満たし
た割り当てを行うことができる。
件と、所定の処理６７〜７０の連続した構成を１セット
割り当てる制約条件と、所定の処理７１を３個割り当て
るという制約条件の下で、回路構成管理手段３は、所定
の処理６７〜７１を行うための各回路構成データを、再
構成可能集積回路１１〜１８に割り当る。一例として、
再構成可能集積回路１１に所定の処理６７を、再構成可
能集積回路１２に所定の処理６８を、再構成可能集積回
路１３と１４と１７に所定の処理７１を、再構成可能集
積回路１５に所定の処理６９を、再構成可能集積回路１
６に所定の処理７０を割り当てて、再構成可能集積回路
１８には所定の処理を割り当てない、というように所定
の処理を分配することにより、上記の制約条件を満たし
た割り当てを行うことができる。
【００５１】このような条件に基づき、回路構成データ
を再構成可能集積回路１１〜１８に割り当てる作業は、
数学的には「条件付き最大最小問題」として定式化され
る。このような問題の解法については、従来から多くの
手法が提案されており、この発明の割り当て工程では、
いずれの手法を用いても良い。これにより、複数の回路
構成データを組み合わせることで、１つの演算回路が実
現される場合に、再構成可能集積回路１１〜１８間の接
続を考慮して、適切な再構成可能集積回路１１〜１８に
回路構成データを書き込むことができる。
を再構成可能集積回路１１〜１８に割り当てる作業は、
数学的には「条件付き最大最小問題」として定式化され
る。このような問題の解法については、従来から多くの
手法が提案されており、この発明の割り当て工程では、
いずれの手法を用いても良い。これにより、複数の回路
構成データを組み合わせることで、１つの演算回路が実
現される場合に、再構成可能集積回路１１〜１８間の接
続を考慮して、適切な再構成可能集積回路１１〜１８に
回路構成データを書き込むことができる。
【００５２】以上のように、この実施の形態３によれ
ば、複数の回路構成データを組み合わせることで、１つ
の演算回路が実現される場合に、回路構成管理手段３
が、再構成可能集積回路１１〜１８間の接続を考慮して
所定の処理の割り当てを決定し、命令制御手段２が、適
切な再構成可能集積回路１１〜１８に、回路構成データ
を書き込むことにより、各再構成可能集積回路１１〜１
８を有効に活用することができるという効果が得られ
る。
ば、複数の回路構成データを組み合わせることで、１つ
の演算回路が実現される場合に、回路構成管理手段３
が、再構成可能集積回路１１〜１８間の接続を考慮して
所定の処理の割り当てを決定し、命令制御手段２が、適
切な再構成可能集積回路１１〜１８に、回路構成データ
を書き込むことにより、各再構成可能集積回路１１〜１
８を有効に活用することができるという効果が得られ
る。
【００５３】実施の形態４．図８はこの発明の実施の形
態４による再構成可能並列計算機の構成を示す図であ
り、図に示すように、特定の再構成可能集積回路１１〜
１８間が接続されており、再構成可能集積回路１１〜１
８における信号線の外部への接続構成が、各再構成可能
集積回路１１〜１８により異なっている。図８におい
て、再構成可能並列計算機１は、実施の形態３の図６と
同様に、複数の再構成可能集積回路１１〜１８と、命令
制御手段２と、回路構成管理手段３と、記憶手段４とを
有する。再構成可能集積回路１１〜１８は、命令制御手
段２と信号線２００を介して、データ転送、回路情報転
送を含む通信動作を行う。また、再構成可能集積回路１
１〜１８相互間では、信号線２０１〜２１０を介して、
データ転送、回路情報転送を含む通信動作を行う。
態４による再構成可能並列計算機の構成を示す図であ
り、図に示すように、特定の再構成可能集積回路１１〜
１８間が接続されており、再構成可能集積回路１１〜１
８における信号線の外部への接続構成が、各再構成可能
集積回路１１〜１８により異なっている。図８におい
て、再構成可能並列計算機１は、実施の形態３の図６と
同様に、複数の再構成可能集積回路１１〜１８と、命令
制御手段２と、回路構成管理手段３と、記憶手段４とを
有する。再構成可能集積回路１１〜１８は、命令制御手
段２と信号線２００を介して、データ転送、回路情報転
送を含む通信動作を行う。また、再構成可能集積回路１
１〜１８相互間では、信号線２０１〜２１０を介して、
データ転送、回路情報転送を含む通信動作を行う。
【００５４】また、信号線２０１〜２０３，２０５，２
０６，２０９は、８本のデータ入出力用ピンで、信号線
２０４，２０７，２０８，２１０は、１６本のデータ入
出力用ピンで構成されているものとする。このために、
信号線２０１〜２０３，２０５，２０６，２０９は８ビ
ット幅の信号線で、信号線２０４，２０７，２０８，２
１０は１６ビット幅の信号線と考えられる。
０６，２０９は、８本のデータ入出力用ピンで、信号線
２０４，２０７，２０８，２１０は、１６本のデータ入
出力用ピンで構成されているものとする。このために、
信号線２０１〜２０３，２０５，２０６，２０９は８ビ
ット幅の信号線で、信号線２０４，２０７，２０８，２
１０は１６ビット幅の信号線と考えられる。
【００５５】図９は一連の所定の処理とそれらの処理を
実現させる実現数と各所定の処理でデータを渡す際に必
要なビット幅を記述した構成設定テーブル５６を示す図
である。記憶手段４には、構成設定テーブル５６，構成
設定テーブル５６に記述されている所定の処理７２〜７
５を行うための回路構成データが記憶されている。
実現させる実現数と各所定の処理でデータを渡す際に必
要なビット幅を記述した構成設定テーブル５６を示す図
である。記憶手段４には、構成設定テーブル５６，構成
設定テーブル５６に記述されている所定の処理７２〜７
５を行うための回路構成データが記憶されている。
【００５６】次に動作について説明する。まず、この再
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、構成設定テーブル５６を抽出す
る。次に、命令制御手段２は、記憶手段４から、構成設
定テーブル５６で記述された各々の所定の処理を行うた
めの回路構成データを抽出する。その後、回路構成管理
手段３は、命令制御手段２から、構成設定テーブル５６
と、回路構成データと、命令制御手段２が予め所有して
いる再構成可能集積回路１１〜１８間の接続関係と各信
号線のデータ幅の情報を受け取り、受け取ったそれらの
情報に基づき、各所定の処理の再構成可能集積回路１１
〜１８への割り当てを決定する。その後の処理は、実施
の形態１の場合と同じである。
構成可能並列計算機１の立ち上げ時に、命令制御手段２
は、記憶手段４から、構成設定テーブル５６を抽出す
る。次に、命令制御手段２は、記憶手段４から、構成設
定テーブル５６で記述された各々の所定の処理を行うた
めの回路構成データを抽出する。その後、回路構成管理
手段３は、命令制御手段２から、構成設定テーブル５６
と、回路構成データと、命令制御手段２が予め所有して
いる再構成可能集積回路１１〜１８間の接続関係と各信
号線のデータ幅の情報を受け取り、受け取ったそれらの
情報に基づき、各所定の処理の再構成可能集積回路１１
〜１８への割り当てを決定する。その後の処理は、実施
の形態１の場合と同じである。
【００５７】これにより、再構成可能集積回路１１〜１
８における信号線の外部への接続構成が、各再構成可能
集積回路１１〜１８により異なる場合に、信号線のデー
タ幅を考慮して、適切な再構成可能集積回路に回路構成
データを書き込むことができる。
８における信号線の外部への接続構成が、各再構成可能
集積回路１１〜１８により異なる場合に、信号線のデー
タ幅を考慮して、適切な再構成可能集積回路に回路構成
データを書き込むことができる。
【００５８】例えば、図９の場合は、所定の処理７２〜
７５を順次実行実行するという連続した処理を２個、再
構成可能集積回路で実現する例である。また、所定の処
理７２から７３，所定の処理７３から７４にデータを渡
すためには、１６ビット幅の信号線が必要で、所定の処
理７４から７５にデータを渡すためには、８ビット幅の
信号線が必要となる。また、所定の処理７２は、命令制
御手段２からデータを受け取り、所定の処理７５は、命
令制御手段２に処理結果のデータを出力しなければなら
ない。
７５を順次実行実行するという連続した処理を２個、再
構成可能集積回路で実現する例である。また、所定の処
理７２から７３，所定の処理７３から７４にデータを渡
すためには、１６ビット幅の信号線が必要で、所定の処
理７４から７５にデータを渡すためには、８ビット幅の
信号線が必要となる。また、所定の処理７２は、命令制
御手段２からデータを受け取り、所定の処理７５は、命
令制御手段２に処理結果のデータを出力しなければなら
ない。
【００５９】一例として、再構成可能集積回路１１と１
４に所定の処理７２を、再構成可能集積回路１５と１８
に所定の処理７３を、再構成可能集積回路１６と１７に
所定の処理７４を、再構成可能集積回路１２と１３に所
定の処理７５を割り当てるというように、所定の処理を
分配することにより、上記の制約条件を満たした割り当
てを行うことができる。このようなデータ幅や外部との
入出力に関する制約条件が追加された場合であっても、
所定の処理を、再構成可能集積回路１１〜１８に割り当
てる手法は、実施の形態３と同じで良い。
４に所定の処理７２を、再構成可能集積回路１５と１８
に所定の処理７３を、再構成可能集積回路１６と１７に
所定の処理７４を、再構成可能集積回路１２と１３に所
定の処理７５を割り当てるというように、所定の処理を
分配することにより、上記の制約条件を満たした割り当
てを行うことができる。このようなデータ幅や外部との
入出力に関する制約条件が追加された場合であっても、
所定の処理を、再構成可能集積回路１１〜１８に割り当
てる手法は、実施の形態３と同じで良い。
【００６０】以上のように、この実施の形態４によれ
ば、再構成可能集積回路１１〜１８間のデータ幅や外部
との入出力に関する制約条件が追加された場合であって
も、回路構成管理手段３が、再構成可能集積回路１１〜
１８間の接続とデータ幅を考慮して、所定の処理の割り
当てを決定し、命令制御手段２が、適切な再構成可能集
積回路１１〜１８に、回路構成データを書き込むことに
より、各再構成可能集積回路１１〜１８を有効に活用す
ることができるという効果が得られる。
ば、再構成可能集積回路１１〜１８間のデータ幅や外部
との入出力に関する制約条件が追加された場合であって
も、回路構成管理手段３が、再構成可能集積回路１１〜
１８間の接続とデータ幅を考慮して、所定の処理の割り
当てを決定し、命令制御手段２が、適切な再構成可能集
積回路１１〜１８に、回路構成データを書き込むことに
より、各再構成可能集積回路１１〜１８を有効に活用す
ることができるという効果が得られる。
【００６１】実施の形態５．この実施の形態における再
構成可能並列計算機１の構成は、実施の形態４の図８と
同じである。図１０は所定の処理とそれらの処理を実現
させる複数の実現数を記述した構成設定テーブル５７を
示す図である。記憶手段４には、構成設定テーブル５７
と、構成設定テーブル５７に記述されている所定の処理
７６，７７を行うための論理回路データと、ビット幅に
応じた入出力回路データが記憶されている。
構成可能並列計算機１の構成は、実施の形態４の図８と
同じである。図１０は所定の処理とそれらの処理を実現
させる複数の実現数を記述した構成設定テーブル５７を
示す図である。記憶手段４には、構成設定テーブル５７
と、構成設定テーブル５７に記述されている所定の処理
７６，７７を行うための論理回路データと、ビット幅に
応じた入出力回路データが記憶されている。
【００６２】図１１は、所定の処理７６，７７を行うた
めの論理回路データと、ビット幅に応じた入出力回路デ
ータの関係を示す模式図である。図１０に示す構成設定
テーブル５７の実現数が２であるため、図１１におい
て、再構成可能集積回路１１，１４には、所定の処理７
６を行うための論理回路２１，２４が実現され、再構成
可能集積回路１５，１８には、所定の処理７７を行うた
めの論理回路２５，２８が実現されている。また、再構
成可能集積回路１１，１５，１４，１８には、１６ビッ
ト幅用入出力回路（入出力回路）３１，３５，３４，３
８が実現されている。
めの論理回路データと、ビット幅に応じた入出力回路デ
ータの関係を示す模式図である。図１０に示す構成設定
テーブル５７の実現数が２であるため、図１１におい
て、再構成可能集積回路１１，１４には、所定の処理７
６を行うための論理回路２１，２４が実現され、再構成
可能集積回路１５，１８には、所定の処理７７を行うた
めの論理回路２５，２８が実現されている。また、再構
成可能集積回路１１，１５，１４，１８には、１６ビッ
ト幅用入出力回路（入出力回路）３１，３５，３４，３
８が実現されている。
【００６３】すなわち、所定の処理７６を再構成可能集
積回路１１に割り当てて、所定の処理７７を再構成可能
集積回路１５に割り当てる場合は、命令制御手段２は、
所定の処理７６を行うための論理回路２１と１６ビット
幅用入出力回路３１を合成して、再構成可能集積回路１
１に書き込み、所定の処理７７を行うための論理回路２
５と１６ビット幅用入出力回路３５を合成して、再構成
可能集積回路１５に書き込む。
積回路１１に割り当てて、所定の処理７７を再構成可能
集積回路１５に割り当てる場合は、命令制御手段２は、
所定の処理７６を行うための論理回路２１と１６ビット
幅用入出力回路３１を合成して、再構成可能集積回路１
１に書き込み、所定の処理７７を行うための論理回路２
５と１６ビット幅用入出力回路３５を合成して、再構成
可能集積回路１５に書き込む。
【００６４】同様に、所定の処理７６を再構成可能集積
回路１４に割り当てて、所定の処理７７を再構成可能集
積回路１８に割り当てる場合は、命令制御手段２は、論
理回路２４と１６ビット幅用入出力回路３４を合成し
て、再構成可能集積回路１４に書き込み、論理回路２８
と１６ビット幅用入出力回路３８を合成して、再構成可
能集積回路１８に書き込む。
回路１４に割り当てて、所定の処理７７を再構成可能集
積回路１８に割り当てる場合は、命令制御手段２は、論
理回路２４と１６ビット幅用入出力回路３４を合成し
て、再構成可能集積回路１４に書き込み、論理回路２８
と１６ビット幅用入出力回路３８を合成して、再構成可
能集積回路１８に書き込む。
【００６５】図１０の構成設定テーブル５７に示すよう
に、所定の処理７６と７７のデータの交換には、３２ビ
ット幅の信号線が必要とされるため、再構成可能集積回
路１１と１５の間で、１６ビット幅のデータの交換を２
回行うと共に、再構成可能集積回路１４と１８の間で、
１６ビット幅のデータの交換を２回行う。この場合、所
定の処理７６に対応する論理回路２１，２４は、所定の
処理７７に対応する論理回路２５，２８と、それぞれ１
６ビット幅用入出力回路３１，３５と、１６ビット幅用
入出力回路３４，３８を介して、データの交換を行う。
に、所定の処理７６と７７のデータの交換には、３２ビ
ット幅の信号線が必要とされるため、再構成可能集積回
路１１と１５の間で、１６ビット幅のデータの交換を２
回行うと共に、再構成可能集積回路１４と１８の間で、
１６ビット幅のデータの交換を２回行う。この場合、所
定の処理７６に対応する論理回路２１，２４は、所定の
処理７７に対応する論理回路２５，２８と、それぞれ１
６ビット幅用入出力回路３１，３５と、１６ビット幅用
入出力回路３４，３８を介して、データの交換を行う。
【００６６】上記の場合には、所定の処理７６に対応す
る論理回路２１，２４は共通の論理回路であり、所定の
処理７７に対応する論理回路２５，２８も共通の論理回
路であるため、再構成可能集積回路１１，１５，１４，
１８に、論理回路２１，２５，２４，２８と、１６ビッ
ト幅用入出力回路３１，３５，３４，３８とを分けて書
き込むことにより、論理回路２１，２４を別々に作成す
る必要がなく、論理回路２５，２８も別々に作成する必
要がない。
る論理回路２１，２４は共通の論理回路であり、所定の
処理７７に対応する論理回路２５，２８も共通の論理回
路であるため、再構成可能集積回路１１，１５，１４，
１８に、論理回路２１，２５，２４，２８と、１６ビッ
ト幅用入出力回路３１，３５，３４，３８とを分けて書
き込むことにより、論理回路２１，２４を別々に作成す
る必要がなく、論理回路２５，２８も別々に作成する必
要がない。
【００６７】図１２は、所定の処理７６，７７を行うた
めの論理回路データと、ビット幅に応じた入出力回路デ
ータの関係を示す別の模式図である。図１２において、
再構成可能集積回路１２，１３には、所定の処理７６に
対応する論理回路２２，２３が実現され、再構成可能集
積回路１６，１７には、所定の処理７７を行うための論
理回路２６，２７が実現されている。また、再構成可能
集積回路１２，１６，１３，１７には、８ビット幅用入
出力回路（入出力回路）３２，３６，３３，３７が実現
されている。
めの論理回路データと、ビット幅に応じた入出力回路デ
ータの関係を示す別の模式図である。図１２において、
再構成可能集積回路１２，１３には、所定の処理７６に
対応する論理回路２２，２３が実現され、再構成可能集
積回路１６，１７には、所定の処理７７を行うための論
理回路２６，２７が実現されている。また、再構成可能
集積回路１２，１６，１３，１７には、８ビット幅用入
出力回路（入出力回路）３２，３６，３３，３７が実現
されている。
【００６８】所定の処理７６と７７のデータの交換に
は、３２ビット幅の信号線が必要とされるため、再構成
可能集積回路１２と１６，及び再構成可能集積回路１３
と１７の間で、それぞれ８ビット幅のデータの交換を４
回ずつ行う。この場合、所定の処理７６を行うための論
理回路２２，２３は、所定の処理７７を行うための論理
回路２６，２７と、それぞれ８ビット幅用入出力回路３
２，３６，３３，３７を介して、データの交換を行う。
は、３２ビット幅の信号線が必要とされるため、再構成
可能集積回路１２と１６，及び再構成可能集積回路１３
と１７の間で、それぞれ８ビット幅のデータの交換を４
回ずつ行う。この場合、所定の処理７６を行うための論
理回路２２，２３は、所定の処理７７を行うための論理
回路２６，２７と、それぞれ８ビット幅用入出力回路３
２，３６，３３，３７を介して、データの交換を行う。
【００６９】上記の場合には、所定の処理７６を行うた
めの論理回路２２，２３は共通の論理回路であり、所定
の処理７７を行うための論理回路２６，２７も共通の論
理回路であるため、再構成可能集積回路１２，１６，１
３，１７に、論理回路２２，２６，２３，２７と、８ビ
ット幅用入出力回路３２，３６，３３，３７とを分けて
書き込むことにより、論理回路２２，２３を別々に作成
する必要がなく、論理回路２６，２７も別々に作成する
必要がない。
めの論理回路２２，２３は共通の論理回路であり、所定
の処理７７を行うための論理回路２６，２７も共通の論
理回路であるため、再構成可能集積回路１２，１６，１
３，１７に、論理回路２２，２６，２３，２７と、８ビ
ット幅用入出力回路３２，３６，３３，３７とを分けて
書き込むことにより、論理回路２２，２３を別々に作成
する必要がなく、論理回路２６，２７も別々に作成する
必要がない。
【００７０】また、所定の処理７６と７７でデータの交
換を行う場合に、１６ビット幅信号線の方が、８ビット
幅信号線よりも１度に多くのデータを交換できるので有
利である。回路構成管理手段３は、このような信号線の
ビット幅の情報に基づいて、回路構成データを、より有
利な再構成可能集積回路１１〜１８に割り当てても良
い。上記の例では、例えば、図１２よりも図１１に示す
ように割り当てた方が、所定の処理が高速化できる。こ
のようにして、再構成可能集積回路１１〜１８間のデー
タ交換能力のより大きいものに所定の処理を割り当てる
ことにより、所定の処理を高速化できる。
換を行う場合に、１６ビット幅信号線の方が、８ビット
幅信号線よりも１度に多くのデータを交換できるので有
利である。回路構成管理手段３は、このような信号線の
ビット幅の情報に基づいて、回路構成データを、より有
利な再構成可能集積回路１１〜１８に割り当てても良
い。上記の例では、例えば、図１２よりも図１１に示す
ように割り当てた方が、所定の処理が高速化できる。こ
のようにして、再構成可能集積回路１１〜１８間のデー
タ交換能力のより大きいものに所定の処理を割り当てる
ことにより、所定の処理を高速化できる。
【００７１】以上のように、この実施の形態５によれ
ば、再構成可能集積回路１１〜１８に、論理回路と入出
力回路とを分けて書き込むことにより、共通の論理回路
を別々に作成する必要がないという効果が得られる。
ば、再構成可能集積回路１１〜１８に、論理回路と入出
力回路とを分けて書き込むことにより、共通の論理回路
を別々に作成する必要がないという効果が得られる。
【００７２】また、この実施の形態５によれば、回路構
成管理手段３が、再構成可能集積回路１１〜１８の信号
線のビット幅の情報に基づいて、回路構成データを、ビ
ット幅の広い再構成可能集積回路１１〜１８に割り当て
ることにより、所定の処理を高速化できるという効果が
得られる。
成管理手段３が、再構成可能集積回路１１〜１８の信号
線のビット幅の情報に基づいて、回路構成データを、ビ
ット幅の広い再構成可能集積回路１１〜１８に割り当て
ることにより、所定の処理を高速化できるという効果が
得られる。
【００７３】
【発明の効果】以上のように、この発明によれば、所定
の処理とその処理を実行させる再構成可能集積回路の実
現数を記述した構成設定テーブルと、この構成設定テー
ブルに記述されている所定の処理を行うための回路構成
データとを記憶している記憶手段と、再構成可能集積回
路の構成のデータを予め所有し、記憶手段から、構成設
定テーブル及び回路構成データを抽出する命令制御手段
と、命令制御手段から、再構成可能集積回路の構成のデ
ータ、構成設定テーブル及び回路構成データを受け取
り、所定の処理を再構成可能集積回路に割り当てる回路
構成管理手段とを備え、命令制御手段が、回路構成管理
手段の割り当て結果に基づき、所定の処理を行うための
回路構成データを、再構成可能集積回路に書き込み、再
構成可能集積回路に上記所定の処理を実行させることに
より、所定の処理の再構成可能集積回路への割り当てを
自動的に行い、使用者が再構成可能集積回路への割り当
てを意識することなく、再構成可能並列計算機を使用す
ることができるという効果がある。
の処理とその処理を実行させる再構成可能集積回路の実
現数を記述した構成設定テーブルと、この構成設定テー
ブルに記述されている所定の処理を行うための回路構成
データとを記憶している記憶手段と、再構成可能集積回
路の構成のデータを予め所有し、記憶手段から、構成設
定テーブル及び回路構成データを抽出する命令制御手段
と、命令制御手段から、再構成可能集積回路の構成のデ
ータ、構成設定テーブル及び回路構成データを受け取
り、所定の処理を再構成可能集積回路に割り当てる回路
構成管理手段とを備え、命令制御手段が、回路構成管理
手段の割り当て結果に基づき、所定の処理を行うための
回路構成データを、再構成可能集積回路に書き込み、再
構成可能集積回路に上記所定の処理を実行させることに
より、所定の処理の再構成可能集積回路への割り当てを
自動的に行い、使用者が再構成可能集積回路への割り当
てを意識することなく、再構成可能並列計算機を使用す
ることができるという効果がある。
【００７４】この発明によれば、再構成可能集積回路の
いずれかに障害が生じた場合に、命令制御手段が障害を
検知し、回路構成管理手段が、命令制御手段から、障害
を含んだ再構成可能集積回路の構成のデータ、構成設定
テーブル及び回路構成データを受け取り、障害が生じた
再構成可能集積回路を除いて、所定の処理を再構成可能
集積回路に新たに割り当て、命令制御手段が、回路構成
管理手段の新たな割り当て結果に基づき、所定の処理を
行うための回路構成データを、再構成可能集積回路に書
き込み、再構成可能集積回路に上記所定の処理を実行さ
せることにより、再構成可能集積回路に障害が発生した
場合にも、各再構成可能集積回路を有効に活用すること
ができるという効果がある。
いずれかに障害が生じた場合に、命令制御手段が障害を
検知し、回路構成管理手段が、命令制御手段から、障害
を含んだ再構成可能集積回路の構成のデータ、構成設定
テーブル及び回路構成データを受け取り、障害が生じた
再構成可能集積回路を除いて、所定の処理を再構成可能
集積回路に新たに割り当て、命令制御手段が、回路構成
管理手段の新たな割り当て結果に基づき、所定の処理を
行うための回路構成データを、再構成可能集積回路に書
き込み、再構成可能集積回路に上記所定の処理を実行さ
せることにより、再構成可能集積回路に障害が発生した
場合にも、各再構成可能集積回路を有効に活用すること
ができるという効果がある。
【００７５】この発明によれば、回路構成管理手段が、
再構成可能集積回路に論理的な番号を与えて、番号に基
づき所定の処理を割り当てることにより、容易に所定の
処理を再構成可能集積回路に割り当てることができると
いう効果がある。
再構成可能集積回路に論理的な番号を与えて、番号に基
づき所定の処理を割り当てることにより、容易に所定の
処理を再構成可能集積回路に割り当てることができると
いう効果がある。
【００７６】この発明によれば、命令制御手段が、記憶
手段から、第１及び第２の構成設定テーブルを抽出し、
第１の構成設定テーブルに記述されている第１の実行開
始時間に基づき、命令制御手段が記憶手段から第１の回
路構成データを抽出し、回路構成管理手段が第１の所定
の処理を再構成可能集積回路に割り当てると共に、再構
成可能集積回路の使用状況を保持し、命令制御手段が、
割り当てられた上記再構成可能集積回路に第１の回路構
成データを書き込み、再構成可能集積回路に、第１の所
定の処理を実行させ、第２の構成設定テーブルに記述さ
れている第２の実行開始時間に基づき、命令制御手段が
記憶手段から第２の回路構成データを抽出し、回路構成
管理手段が、保持している再構成可能集積回路の使用状
況を考慮して、第２の所定の処理を再構成可能集積回路
に割り当て、命令制御手段が、割り当てられた再構成可
能集積回路に第２の回路構成データを書き込み、再構成
可能集積回路に、第２の所定の処理を実行させることに
より、再構成可能並列計算機の使用中に、第２の所定の
処理を再構成可能集積回路に自動的に割り当てることが
でき、各再構成可能集積回路を有効に活用することがで
きると共に、使用者は、割り付ける再構成可能集積回路
を意識することなく、再構成可能並列計算機を使用する
ことができるという効果がある。
手段から、第１及び第２の構成設定テーブルを抽出し、
第１の構成設定テーブルに記述されている第１の実行開
始時間に基づき、命令制御手段が記憶手段から第１の回
路構成データを抽出し、回路構成管理手段が第１の所定
の処理を再構成可能集積回路に割り当てると共に、再構
成可能集積回路の使用状況を保持し、命令制御手段が、
割り当てられた上記再構成可能集積回路に第１の回路構
成データを書き込み、再構成可能集積回路に、第１の所
定の処理を実行させ、第２の構成設定テーブルに記述さ
れている第２の実行開始時間に基づき、命令制御手段が
記憶手段から第２の回路構成データを抽出し、回路構成
管理手段が、保持している再構成可能集積回路の使用状
況を考慮して、第２の所定の処理を再構成可能集積回路
に割り当て、命令制御手段が、割り当てられた再構成可
能集積回路に第２の回路構成データを書き込み、再構成
可能集積回路に、第２の所定の処理を実行させることに
より、再構成可能並列計算機の使用中に、第２の所定の
処理を再構成可能集積回路に自動的に割り当てることが
でき、各再構成可能集積回路を有効に活用することがで
きると共に、使用者は、割り付ける再構成可能集積回路
を意識することなく、再構成可能並列計算機を使用する
ことができるという効果がある。
【００７７】この発明によれば、命令制御手段が、記憶
手段から、第１及び第２の構成設定テーブルを抽出し、
命令制御手段が記憶手段から第１の回路構成データを抽
出し、回路構成管理手段が第１の所定の処理を再構成可
能集積回路に割り当てると共に、再構成可能集積回路の
使用状況を保持し、命令制御手段が、割り当てられた再
構成可能集積回路に第１の回路構成データを書き込み、
再構成可能集積回路に、第１の所定の処理を実行させ、
第１の所定の処理を実行している再構成可能集積回路か
らの処理情報に基づき、命令制御手段が記憶手段から第
２の回路構成データを抽出し、回路構成管理手段が、保
持している再構成可能集積回路の使用状況を考慮して、
第２の所定の処理を再構成可能集積回路に割り当て、命
令制御手段が、割り当てられた再構成可能集積回路に第
２の回路構成データを書き込み、再構成可能集積回路
に、第２の所定の処理を実行させることにより、再構成
可能並列計算機の使用中に、第２の所定の処理を再構成
可能集積回路に自動的に割り当てることができ、各再構
成可能集積回路を有効に活用することができると共に、
使用者は、割り付ける再構成可能集積回路を意識するこ
となく、再構成可能並列計算機を使用することができる
という効果がある。
手段から、第１及び第２の構成設定テーブルを抽出し、
命令制御手段が記憶手段から第１の回路構成データを抽
出し、回路構成管理手段が第１の所定の処理を再構成可
能集積回路に割り当てると共に、再構成可能集積回路の
使用状況を保持し、命令制御手段が、割り当てられた再
構成可能集積回路に第１の回路構成データを書き込み、
再構成可能集積回路に、第１の所定の処理を実行させ、
第１の所定の処理を実行している再構成可能集積回路か
らの処理情報に基づき、命令制御手段が記憶手段から第
２の回路構成データを抽出し、回路構成管理手段が、保
持している再構成可能集積回路の使用状況を考慮して、
第２の所定の処理を再構成可能集積回路に割り当て、命
令制御手段が、割り当てられた再構成可能集積回路に第
２の回路構成データを書き込み、再構成可能集積回路
に、第２の所定の処理を実行させることにより、再構成
可能並列計算機の使用中に、第２の所定の処理を再構成
可能集積回路に自動的に割り当てることができ、各再構
成可能集積回路を有効に活用することができると共に、
使用者は、割り付ける再構成可能集積回路を意識するこ
となく、再構成可能並列計算機を使用することができる
という効果がある。
【００７８】この発明によれば、命令制御手段が、記憶
手段から、第１及び第２の構成設定テーブルを抽出し、
命令制御手段が記憶手段から第１の回路構成データを抽
出し、回路構成管理手段が第１の所定の処理を再構成可
能集積回路に割り当て、命令制御手段が、割り当てられ
た再構成可能集積回路に第１の回路構成データを書き込
み、再構成可能集積回路に、第１の所定の処理を実行さ
せ、命令制御手段が記憶手段から第２の回路構成データ
を抽出し、回路構成管理手段が、命令制御手段から通知
された再構成可能集積回路の使用状況を考慮して、第２
の所定の処理を再構成可能集積回路に割り当て、命令制
御手段が、割り当てられた再構成可能集積回路に第２の
回路構成データを書き込み、再構成可能集積回路に、第
２の所定の処理を実行させることにより、再構成可能並
列計算機の使用中に、第２の所定の処理を再構成可能集
積回路に自動的に割り当てることができ、各再構成可能
集積回路を有効に活用することができると共に、使用者
は、割り付ける再構成可能集積回路を意識することな
く、再構成可能並列計算機を使用することができるとい
う効果がある。
手段から、第１及び第２の構成設定テーブルを抽出し、
命令制御手段が記憶手段から第１の回路構成データを抽
出し、回路構成管理手段が第１の所定の処理を再構成可
能集積回路に割り当て、命令制御手段が、割り当てられ
た再構成可能集積回路に第１の回路構成データを書き込
み、再構成可能集積回路に、第１の所定の処理を実行さ
せ、命令制御手段が記憶手段から第２の回路構成データ
を抽出し、回路構成管理手段が、命令制御手段から通知
された再構成可能集積回路の使用状況を考慮して、第２
の所定の処理を再構成可能集積回路に割り当て、命令制
御手段が、割り当てられた再構成可能集積回路に第２の
回路構成データを書き込み、再構成可能集積回路に、第
２の所定の処理を実行させることにより、再構成可能並
列計算機の使用中に、第２の所定の処理を再構成可能集
積回路に自動的に割り当てることができ、各再構成可能
集積回路を有効に活用することができると共に、使用者
は、割り付ける再構成可能集積回路を意識することな
く、再構成可能並列計算機を使用することができるとい
う効果がある。
【００７９】この発明によれば、複数の再構成可能集積
回路が相互接続されており、記憶手段に記憶されている
構成設定テーブルに、連続した複数の所定の処理の接続
関係が記述され、命令制御手段が再構成可能集積回路の
相互接続を含んだ構成のデータを予め所有し、回路構成
管理手段が、構成設定テーブルに記述されている連続し
た複数の所定の処理の接続関係と、命令制御手段が所有
している再構成可能集積回路の相互接続を考慮して、連
続した複数の所定の処理を再構成可能集積回路に割り当
てることにより、各再構成可能集積回路を有効に活用す
ることができるという効果がある。
回路が相互接続されており、記憶手段に記憶されている
構成設定テーブルに、連続した複数の所定の処理の接続
関係が記述され、命令制御手段が再構成可能集積回路の
相互接続を含んだ構成のデータを予め所有し、回路構成
管理手段が、構成設定テーブルに記述されている連続し
た複数の所定の処理の接続関係と、命令制御手段が所有
している再構成可能集積回路の相互接続を考慮して、連
続した複数の所定の処理を再構成可能集積回路に割り当
てることにより、各再構成可能集積回路を有効に活用す
ることができるという効果がある。
【００８０】この発明によれば、記憶手段が、連続した
複数の所定の処理の接続関係と、連続した複数の所定の
処理間でデータを渡す際の必要なビット幅が記述されて
いる構成設定テーブルを記憶し、命令制御手段が再構成
可能集積回路の相互接続のビット幅を含んだ構成のデー
タを予め所有し、回路構成管理手段が、構成設定テーブ
ルに記述されている連続した複数の所定の処理の接続関
係及び連続した複数の所定の処理間でデータを渡す際の
必要なビット幅と、命令制御手段が所有している再構成
可能集積回路の相互接続のビット幅を考慮して、連続し
た複数の所定の処理を再構成可能集積回路に割り当てる
ことにより、再構成可能集積回路間のデータ幅や外部と
の入出力に関する制約条件が追加された場合であって
も、各再構成可能集積回路を有効に活用することができ
るという効果が得られる。
複数の所定の処理の接続関係と、連続した複数の所定の
処理間でデータを渡す際の必要なビット幅が記述されて
いる構成設定テーブルを記憶し、命令制御手段が再構成
可能集積回路の相互接続のビット幅を含んだ構成のデー
タを予め所有し、回路構成管理手段が、構成設定テーブ
ルに記述されている連続した複数の所定の処理の接続関
係及び連続した複数の所定の処理間でデータを渡す際の
必要なビット幅と、命令制御手段が所有している再構成
可能集積回路の相互接続のビット幅を考慮して、連続し
た複数の所定の処理を再構成可能集積回路に割り当てる
ことにより、再構成可能集積回路間のデータ幅や外部と
の入出力に関する制約条件が追加された場合であって
も、各再構成可能集積回路を有効に活用することができ
るという効果が得られる。
【００８１】この発明によれば、記憶手段が、所定の処
理とその処理を実行させる再構成可能集積回路の複数の
実現数を記述した構成設定テーブルと、所定の処理を行
うための論理回路のデータと入出力回路のデータを記憶
し、回路構成管理手段が、複数の実現数に対応して、所
定の処理を複数の上記再構成可能集積回路に割り当て、
命令制御手段が、所定の処理が割り当てられた複数の再
構成可能集積回路に、論理回路と入出力回路を書き込む
際に、同一の処理に対しては、同一の論理回路を書き込
む共通の論理回路を別々に作成する必要がないという効
果がある。
理とその処理を実行させる再構成可能集積回路の複数の
実現数を記述した構成設定テーブルと、所定の処理を行
うための論理回路のデータと入出力回路のデータを記憶
し、回路構成管理手段が、複数の実現数に対応して、所
定の処理を複数の上記再構成可能集積回路に割り当て、
命令制御手段が、所定の処理が割り当てられた複数の再
構成可能集積回路に、論理回路と入出力回路を書き込む
際に、同一の処理に対しては、同一の論理回路を書き込
む共通の論理回路を別々に作成する必要がないという効
果がある。
【００８２】この発明によれば、回路構成管理手段が、
所定の処理を再構成可能集積回路に割り当てる際に、相
互接続のビット幅が広い再構成可能集積回路に割り当て
ることにより、所定の処理を高速化できるという効果が
ある。
所定の処理を再構成可能集積回路に割り当てる際に、相
互接続のビット幅が広い再構成可能集積回路に割り当て
ることにより、所定の処理を高速化できるという効果が
ある。
【図１】 この発明の実施の形態１による再構成可能並
列計算機の構成を示す図である。
列計算機の構成を示す図である。
【図２】 この発明の実施の形態１による所定の処理と
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
【図３】 この発明の実施の形態２による所定の処理と
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
【図４】 この発明の実施の形態２による所定の処理と
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
【図５】 この発明の実施の形態２による所定の処理と
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
【図６】 この発明の実施の形態３による再構成可能並
列計算機の構成を示す図である。
列計算機の構成を示す図である。
【図７】 この発明の実施の形態３による所定の処理と
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
【図８】 この発明の実施の形態４による再構成可能並
列計算機の構成を示す図である。
列計算機の構成を示す図である。
【図９】 この発明の実施の形態４による所定の処理と
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
その処理を実行させる再構成集積回路の実現数を記述し
た構成設定テーブルを示す図である。
【図１０】 この発明の実施の形態５による所定の処理
とその処理を実行させる再構成集積回路の実現数を記述
した構成設定テーブルを示す図である。
とその処理を実行させる再構成集積回路の実現数を記述
した構成設定テーブルを示す図である。
【図１１】 この発明の実施の形態５による論理回路デ
ータとビット幅に応じた入出力回路データの関係を示す
模式図である。
ータとビット幅に応じた入出力回路データの関係を示す
模式図である。
【図１２】 この発明の実施の形態５による論理回路デ
ータとビット幅に応じた入出力回路データの関係を示す
模式図である。
ータとビット幅に応じた入出力回路データの関係を示す
模式図である。
【図１３】 従来の再構成可能並列計算機の構成を示す
図である。
図である。
１ 再構成可能並列計算機、２ 命令制御手段、３ 回
路構成管理手段、４記憶手段、１１〜１８ 再構成可能
集積回路、５１〜５７ 構成設定テーブル、２１〜２８
論理回路、３１，３４，３５，３８ １６ビット幅用
入出力回路（入出力回路）、３２，３３，３６，３７
８ビット幅用入出力回路（入出力回路）。
路構成管理手段、４記憶手段、１１〜１８ 再構成可能
集積回路、５１〜５７ 構成設定テーブル、２１〜２８
論理回路、３１，３４，３５，３８ １６ビット幅用
入出力回路（入出力回路）、３２，３３，３６，３７
８ビット幅用入出力回路（入出力回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 裕幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森 伯郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B045 GG02 GG11 JJ46 5F064 AA08 BB13 HH12
Claims (10)
- 【請求項１】 内部の回路構成が書き換え可能な複数の
再構成可能集積回路で構成された再構成可能並列計算機
において、 所定の処理とその処理を実行させる上記再構成可能集積
回路の実現数を記述した構成設定テーブルと、この構成
設定テーブルに記述されている上記所定の処理を行うた
めの回路構成データとを記憶している記憶手段と、 上記再構成可能集積回路の構成のデータを予め所有し、
上記記憶手段から、上記構成設定テーブル及び上記回路
構成データを抽出する命令制御手段と、 上記命令制御手段から、上記再構成可能集積回路の構成
のデータ、上記構成設定テーブル及び上記回路構成デー
タを受け取り、上記所定の処理を上記再構成可能集積回
路に割り当てる回路構成管理手段とを備え、 上記命令制御手段が、上記回路構成管理手段の割り当て
結果に基づき、上記所定の処理を行うための回路構成デ
ータを、上記再構成可能集積回路に書き込み、上記再構
成可能集積回路に上記所定の処理を実行させることを特
徴とする再構成可能並列計算機。 - 【請求項２】 再構成可能集積回路のいずれかに障害が
生じた場合に、命令制御手段が上記障害を検知し、 回路構成管理手段が、上記命令制御手段から、上記障害
を含んだ再構成可能集積回路の構成のデータ、構成設定
テーブル及び回路構成データを受け取り、上記障害が生
じた再構成可能集積回路を除いて、所定の処理を再構成
可能集積回路に新たに割り当て、 上記命令制御手段が、上記回路構成管理手段の新たな割
り当て結果に基づき、上記所定の処理を行うための回路
構成データを、上記再構成可能集積回路に書き込み、上
記再構成可能集積回路に上記所定の処理を実行させるこ
とを特徴とする請求項１記載の再構成可能並列計算機。 - 【請求項３】 回路構成管理手段が、再構成可能集積回
路に論理的な番号を与えて、上記番号に基づき所定の処
理を割り当てることを特徴とする請求項１記載の再構成
可能並列計算機。 - 【請求項４】 記憶手段が、第１の所定の処理、上記第
１の所定の処理を実行させる再構成可能集積回路の実現
数、及び第１の実行開始時間が記述された第１の構成設
定テーブルと、上記第１の所定の処理を行うための第１
の回路構成データと、第２の所定の処理、上記第２の所
定の処理を実行させる上記再構成可能集積回路の実現
数、及び第２の実行開始時間が記述された第２の構成設
定テーブルと、上記第２の所定の処理を行うための第２
の回路構成データとを記憶し、 命令制御手段が、上記記憶手段から、上記第１及び第２
の構成設定テーブルを抽出し、 上記第１の構成設定テーブルに記述されている第１の実
行開始時間に基づき、上記命令制御手段が上記記憶手段
から上記第１の回路構成データを抽出し、回路構成管理
手段が上記第１の所定の処理を上記再構成可能集積回路
に割り当てると共に、上記再構成可能集積回路の使用状
況を保持し、上記命令制御手段が、割り当てられた上記
再構成可能集積回路に上記第１の回路構成データを書き
込み、上記再構成可能集積回路に、上記第１の所定の処
理を実行させ、 上記第２の構成設定テーブルに記述されている第２の実
行開始時間に基づき、上記命令制御手段が上記記憶手段
から上記第２の回路構成データを抽出し、上記回路構成
管理手段が、保持している上記再構成可能集積回路の使
用状況を考慮して、上記第２の所定の処理を上記再構成
可能集積回路に割り当て、上記命令制御手段が、割り当
てられた上記再構成可能集積回路に上記第２の回路構成
データを書き込み、上記再構成可能集積回路に、上記第
２の所定の処理を実行させることを特徴とする請求項１
記載の再構成可能並列計算機。 - 【請求項５】 記憶手段が、第１の所定の処理及び上記
第１の所定の処理を実行させる再構成可能集積回路の実
現数が記述された第１の構成設定テーブルと、上記第１
の所定の処理を行うための第１の回路構成データと、第
２の所定の処理及び上記第２の所定の処理を実行させる
上記再構成可能集積回路の実現数が記述された第２の構
成設定テーブルと、上記第２の所定の処理を行うための
第２の回路構成データとを記憶し、 命令制御手段が、上記記憶手段から、上記第１及び第２
の構成設定テーブルを抽出し、 上記命令制御手段が上記記憶手段から上記第１の回路構
成データを抽出し、回路構成管理手段が上記第１の所定
の処理を上記再構成可能集積回路に割り当てると共に、
上記再構成可能集積回路の使用状況を保持し、上記命令
制御手段が、割り当てられた上記再構成可能集積回路に
上記第１の回路構成データを書き込み、上記再構成可能
集積回路に、上記第１の所定の処理を実行させ、 上記第１の所定の処理を実行している上記再構成可能集
積回路からの処理情報に基づき、上記命令制御手段が上
記記憶手段から上記第２の回路構成データを抽出し、上
記回路構成管理手段が、保持している上記再構成可能集
積回路の使用状況を考慮して、上記第２の所定の処理を
上記再構成可能集積回路に割り当て、上記命令制御手段
が、割り当てられた上記再構成可能集積回路に上記第２
の回路構成データを書き込み、上記再構成可能集積回路
に、上記第２の所定の処理を実行させることを特徴とす
る請求項１記載の再構成可能並列計算機。 - 【請求項６】 記憶手段が、第１の所定の処理及び上記
第１の所定の処理を実行させる再構成可能集積回路の実
現数が記述された第１の構成設定テーブルと、上記第１
の所定の処理を行うための第１の回路構成データと、第
２の所定の処理及び上記第２の所定の処理を実行させる
上記再構成可能集積回路の実現数が記述された第２の構
成設定テーブルと、上記第２の所定の処理を行うための
第２の回路構成データとを記憶し、 命令制御手段が、上記記憶手段から、上記第１及び第２
の構成設定テーブルを抽出し、 上記命令制御手段が上記記憶手段から上記第１の回路構
成データを抽出し、回路構成管理手段が上記第１の所定
の処理を上記再構成可能集積回路に割り当て、上記命令
制御手段が、割り当てられた上記再構成可能集積回路に
上記第１の回路構成データを書き込み、上記再構成可能
集積回路に、上記第１の所定の処理を実行させ、 上記命令制御手段が上記記憶手段から上記第２の回路構
成データを抽出し、上記回路構成管理手段が、上記命令
制御手段から通知された上記再構成可能集積回路の使用
状況を考慮して、上記第２の所定の処理を上記再構成可
能集積回路に割り当て、上記命令制御手段が、割り当て
られた上記再構成可能集積回路に上記第２の回路構成デ
ータを書き込み、上記再構成可能集積回路に、上記第２
の所定の処理を実行させることを特徴とする請求項１記
載の再構成可能並列計算機。 - 【請求項７】 複数の再構成可能集積回路が相互接続さ
れており、 記憶手段に記憶されている構成設定テーブルに、連続し
た複数の所定の処理の接続関係が記述され、 命令制御手段が上記再構成可能集積回路の上記相互接続
を含んだ構成のデータを予め所有し、 回路構成管理手段が、上記構成設定テーブルに記述され
ている連続した複数の所定の処理の接続関係と、上記命
令制御手段が所有している上記再構成可能集積回路の上
記相互接続を考慮して、上記連続した複数の所定の処理
を上記再構成可能集積回路に割り当てることを特徴とす
る請求項１記載の再構成可能並列計算機。 - 【請求項８】 記憶手段が、連続した複数の所定の処理
の接続関係と、上記連続した複数の所定の処理間でデー
タを渡す際の必要なビット幅が記述されている構成設定
テーブルを記憶し、 命令制御手段が再構成可能集積回路の相互接続のビット
幅を含んだ構成のデータを予め所有し、 回路構成管理手段が、上記構成設定テーブルに記述され
ている連続した複数の所定の処理の接続関係及び上記連
続した複数の所定の処理間でデータを渡す際の必要なビ
ット幅と、上記命令制御手段が所有している上記再構成
可能集積回路の上記相互接続のビット幅を考慮して、上
記連続した複数の所定の処理を上記再構成可能集積回路
に割り当てることを特徴とする請求項７記載の再構成可
能並列計算機。 - 【請求項９】 記憶手段が、所定の処理とその処理を実
行させる再構成可能集積回路の複数の実現数を記述した
構成設定テーブルと、上記所定の処理を行うための論理
回路のデータと入出力回路のデータを記憶し、 回路構成管理手段が、上記複数の実現数に対応して、上
記所定の処理を複数の上記再構成可能集積回路に割り当
て、 命令制御手段が、上記所定の処理が割り当てられた複数
の再構成可能集積回路に、上記論理回路と上記入出力回
路を書き込む際に、同一の処理に対しては、同一の論理
回路を書き込むことを特徴とする請求項８記載の再構成
可能並列計算機。 - 【請求項１０】 回路構成管理手段が、所定の処理を再
構成可能集積回路に割り当てる際に、相互接続のビット
幅が広い上記再構成可能集積回路に割り当てることを特
徴とする請求項９記載の再構成可能並列計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120413A JP2000311156A (ja) | 1999-04-27 | 1999-04-27 | 再構成可能並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120413A JP2000311156A (ja) | 1999-04-27 | 1999-04-27 | 再構成可能並列計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311156A true JP2000311156A (ja) | 2000-11-07 |
Family
ID=14785613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11120413A Abandoned JP2000311156A (ja) | 1999-04-27 | 1999-04-27 | 再構成可能並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311156A (ja) |
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005512174A (ja) * | 2001-12-04 | 2005-04-28 | ダイムラークライスラー・アクチェンゲゼルシャフト | 制御装置 |
| JP2006518056A (ja) * | 2002-10-31 | 2006-08-03 | ロッキード マーティン コーポレーション | プログラマブル回路、関連計算マシン、並びに、方法 |
| US7092733B2 (en) | 2001-01-25 | 2006-08-15 | Kabushiki Kaisha Toshiba | Mobile radio communication apparatus capable to plurality of radio communication systems |
| US7200293B2 (en) | 2003-04-15 | 2007-04-03 | Canon Kabushiki Kaisha | Reconfigurable optoelectronic circuit |
| JP2007094847A (ja) * | 2005-09-29 | 2007-04-12 | Fujitsu Ltd | リコンフィグ可能な集積回路装置 |
| JP2007128124A (ja) * | 2005-11-01 | 2007-05-24 | Hitachi Ltd | リコンフィギュラブルプロセッサまたは装置 |
| WO2007060932A1 (ja) * | 2005-11-25 | 2007-05-31 | Matsushita Electric Industrial Co., Ltd. | 動的再構成論理回路を有するマルチスレッドプロセッサ |
| JP2007172569A (ja) * | 2005-11-28 | 2007-07-05 | Fujitsu Ltd | 演算処理装置、演算処理装置の内部構成決定方法および演算処理システム |
| US7248757B2 (en) | 2003-12-15 | 2007-07-24 | Canon Kabushiki Kaisha | Method, device and computer program for designing a circuit having electric wires and optical connections |
| JP2007188315A (ja) * | 2006-01-13 | 2007-07-26 | Canon Inc | デバイス故障検出装置、制御方法、及びプログラム |
| JP2009129163A (ja) * | 2007-11-22 | 2009-06-11 | Fuji Xerox Co Ltd | データ処理装置及びデータ処理プログラム |
| US7650448B2 (en) | 1996-12-20 | 2010-01-19 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
| US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
| US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
| JP2010211496A (ja) * | 2009-03-10 | 2010-09-24 | Mitsubishi Electric Corp | 動的再構成装置 |
| US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
| US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
| US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
| US7996827B2 (en) * | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US8055880B2 (en) | 2004-06-30 | 2011-11-08 | Fujitsu Limited | Reconfigurable circuit having a pipeline structure for carrying out time division multiple processing |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US8069333B2 (en) | 2006-04-05 | 2011-11-29 | Nec Corporation | Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system |
| US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
| US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
| US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
| US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
| US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
| US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
| US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
| US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
| USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
| US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| JP2015062271A (ja) * | 2013-09-23 | 2015-04-02 | エフシーアイ インク | ダイバーシティ受信装置 |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
-
1999
- 1999-04-27 JP JP11120413A patent/JP2000311156A/ja not_active Abandoned
Cited By (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8156312B2 (en) | 1996-12-09 | 2012-04-10 | Martin Vorbach | Processor chip for reconfigurable data processing, for processing numeric and logic operations and including function and interconnection control units |
| US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
| US7650448B2 (en) | 1996-12-20 | 2010-01-19 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
| US8195856B2 (en) | 1996-12-20 | 2012-06-05 | Martin Vorbach | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
| US7899962B2 (en) | 1996-12-20 | 2011-03-01 | Martin Vorbach | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
| US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
| USRE45223E1 (en) | 1997-02-08 | 2014-10-28 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
| USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| USRE45109E1 (en) | 1997-02-08 | 2014-09-02 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
| USRE44383E1 (en) | 1997-02-08 | 2013-07-16 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
| US8468329B2 (en) | 1999-02-25 | 2013-06-18 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
| US8312200B2 (en) | 1999-06-10 | 2012-11-13 | Martin Vorbach | Processor chip including a plurality of cache elements connected to a plurality of processor cores |
| US8726250B2 (en) | 1999-06-10 | 2014-05-13 | Pact Xpp Technologies Ag | Configurable logic integrated circuit having a multidimensional structure of configurable elements |
| US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
| US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
| US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
| US8471593B2 (en) | 2000-10-06 | 2013-06-25 | Martin Vorbach | Logic cell array and bus system |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US7206601B2 (en) | 2001-01-25 | 2007-04-17 | Kabushiki Kaisha Toshiba | Method for connecting a mobile radio communication apparatus to a plurality of radio communication systems |
| US7092733B2 (en) | 2001-01-25 | 2006-08-15 | Kabushiki Kaisha Toshiba | Mobile radio communication apparatus capable to plurality of radio communication systems |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
| US9075605B2 (en) | 2001-03-05 | 2015-07-07 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| US8312301B2 (en) | 2001-03-05 | 2012-11-13 | Martin Vorbach | Methods and devices for treating and processing data |
| US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
| US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
| US7996827B2 (en) * | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US8429385B2 (en) | 2001-09-03 | 2013-04-23 | Martin Vorbach | Device including a field having function cells and information providing cells controlled by the function cells |
| US8069373B2 (en) | 2001-09-03 | 2011-11-29 | Martin Vorbach | Method for debugging reconfigurable architectures |
| US8407525B2 (en) | 2001-09-03 | 2013-03-26 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
| US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| JP2005512174A (ja) * | 2001-12-04 | 2005-04-28 | ダイムラークライスラー・アクチェンゲゼルシャフト | 制御装置 |
| US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
| US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
| US8281265B2 (en) | 2002-08-07 | 2012-10-02 | Martin Vorbach | Method and device for processing data |
| US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
| JP2006518056A (ja) * | 2002-10-31 | 2006-08-03 | ロッキード マーティン コーポレーション | プログラマブル回路、関連計算マシン、並びに、方法 |
| US7200293B2 (en) | 2003-04-15 | 2007-04-03 | Canon Kabushiki Kaisha | Reconfigurable optoelectronic circuit |
| US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
| US7248757B2 (en) | 2003-12-15 | 2007-07-24 | Canon Kabushiki Kaisha | Method, device and computer program for designing a circuit having electric wires and optical connections |
| US8055880B2 (en) | 2004-06-30 | 2011-11-08 | Fujitsu Limited | Reconfigurable circuit having a pipeline structure for carrying out time division multiple processing |
| JP2007094847A (ja) * | 2005-09-29 | 2007-04-12 | Fujitsu Ltd | リコンフィグ可能な集積回路装置 |
| JP4619252B2 (ja) * | 2005-09-29 | 2011-01-26 | 富士通セミコンダクター株式会社 | リコンフィグ可能な集積回路装置 |
| US7734896B2 (en) | 2005-09-29 | 2010-06-08 | Fujitsu Microelectronics Limited | Enhanced processor element structure in a reconfigurable integrated circuit device |
| JP4720436B2 (ja) * | 2005-11-01 | 2011-07-13 | 株式会社日立製作所 | リコンフィギュラブルプロセッサまたは装置 |
| JP2007128124A (ja) * | 2005-11-01 | 2007-05-24 | Hitachi Ltd | リコンフィギュラブルプロセッサまたは装置 |
| JP5096923B2 (ja) * | 2005-11-25 | 2012-12-12 | パナソニック株式会社 | 動的再構成論理回路を有するマルチスレッドプロセッサ |
| JPWO2007060932A1 (ja) * | 2005-11-25 | 2009-05-07 | パナソニック株式会社 | 動的再構成論理回路を有するマルチスレッドプロセッサ |
| WO2007060932A1 (ja) * | 2005-11-25 | 2007-05-31 | Matsushita Electric Industrial Co., Ltd. | 動的再構成論理回路を有するマルチスレッドプロセッサ |
| US7949860B2 (en) | 2005-11-25 | 2011-05-24 | Panasonic Corporation | Multi thread processor having dynamic reconfiguration logic circuit |
| JP2007172569A (ja) * | 2005-11-28 | 2007-07-05 | Fujitsu Ltd | 演算処理装置、演算処理装置の内部構成決定方法および演算処理システム |
| JP4647533B2 (ja) * | 2005-11-28 | 2011-03-09 | 富士通セミコンダクター株式会社 | 演算処理装置、演算処理装置の内部構成決定方法および演算処理システム |
| JP2007188315A (ja) * | 2006-01-13 | 2007-07-26 | Canon Inc | デバイス故障検出装置、制御方法、及びプログラム |
| US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
| US8069333B2 (en) | 2006-04-05 | 2011-11-29 | Nec Corporation | Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system |
| JP2009129163A (ja) * | 2007-11-22 | 2009-06-11 | Fuji Xerox Co Ltd | データ処理装置及びデータ処理プログラム |
| JP2010211496A (ja) * | 2009-03-10 | 2010-09-24 | Mitsubishi Electric Corp | 動的再構成装置 |
| JP2015062271A (ja) * | 2013-09-23 | 2015-04-02 | エフシーアイ インク | ダイバーシティ受信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000311156A (ja) | 再構成可能並列計算機 | |
| US20230289310A1 (en) | Top level network and array level network for reconfigurable data processors | |
| JP3587095B2 (ja) | 情報処理装置 | |
| EP1382117B1 (en) | A field programmable gate array and microcontroller system-on-a-chip | |
| US7418579B2 (en) | Component with a dynamically reconfigurable architecture | |
| CN100483373C (zh) | Pvdm(分组语音数据模块)通用总线协议 | |
| CN110809760B (zh) | 资源池的管理方法、装置、资源池控制单元和通信设备 | |
| EP2116938B1 (en) | Operation apparatus and control method | |
| US9935870B2 (en) | Channel selection in multi-channel switching network | |
| JP2020535659A (ja) | 集積回路パッケージへのプログラマブルデバイスおよび処理システムの集積 | |
| JP2003216486A (ja) | メモリの部分の割り当て管理方法 | |
| RU168565U1 (ru) | Реконфигурируемый вычислительный модуль | |
| CN106598886B (zh) | I/o总线共享存储器系统 | |
| US11205109B2 (en) | On-chip communication system for neural network processors | |
| KR20090084888A (ko) | 대용량 병렬 컴퓨터 시스템의 연산 노드의 패스트 백업 | |
| JP4664724B2 (ja) | 半導体集積回路装置および半導体集積回路装置の設計装置 | |
| CN111309665A (zh) | 并行写操作、读操作控制系统及方法 | |
| CN116401065A (zh) | 一种服务器、异构设备及其数据处理装置 | |
| CN116185599A (zh) | 异构服务器系统及其使用方法 | |
| Tsuruta et al. | Accelerator-in-switch: A framework for tightly coupled switching hub and an accelerator with FPGA | |
| JPH10326224A (ja) | ディジタル・シグナル・プロセッサ | |
| US8320150B2 (en) | Structure and method for backing up and restitution of data | |
| JP7359798B2 (ja) | 分散コンピュータシステムにおける少なくとも１つのプログラマブルゲート装置をプログラミングする方法 | |
| EP2498187A1 (en) | A multiprocessor arrangement having shared memory, and a method of communication between processors in a multiprocessor arrangement | |
| JP4453271B2 (ja) | コンピュータシステム及びメモリの接続方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040713 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050609 |