JP2003216486A - メモリの部分の割り当て管理方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリ管理の予知不可能性、処理オーバヘッド
及びメモリのフラグメント化を防止するメモリ管理方法
を提供する。 【解決手段】中央演算処理装置システムに関連し、該中
央演算処理装置システムのバスに選択的に結合可能なメ
モリの部分の割り当て管理のために、方法及びシステム
が開示される。本発明の一般的な実施形態によると、メ
モリの第１部分が第１範囲のアドレスに割り当てられ
る。割り当てられたメモリの第１部分は、中央演算処理
装置システムのバスに選択的に結合される。選択的に結
合されたメモリの第１部分は、中央演算処理装置のバス
から分離される。分離されたメモリの第１部分は、第２
範囲のアドレスに再配置される。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、コンピュータメモ
リ管理に関する。特に、本発明は中央演算処理装置シス
テムに関連するメモリの部分の割り当て管理の方法及び
システムに関する。 【０００２】 【従来の技術】コンピュータ内のメモリ空間は所定のア
プリケーション又は処理による独占的な使用のために割
り当てることができる。「メモリ空間」は、コンピュー
タメモリにおける複数の位置であり、各位置は例えばバ
イト又はワード等のメモリの基本単位に対応している。
処理は、コンピュータの物理的又は真のメモリにおいて
動作する。「真のメモリ」は、コンピュータに組み込ま
れた、例えばランダムアクセスメモリ（RAM）などの実
際のコンピュータメモリチップをいう。処理が一度完了
すると、メモリは割り当てを取り消され、後続の割り当
てができるようになされる。 【０００３】ステータス情報は、メモリ空間の各部分に
対して維持することができる。ステータス情報は、メモ
リが現在割り当てられ従って利用できないものであるか
どうかを示している。処理がメモリブロックを用いるこ
とを含む場合、利用可能なメモリの適切な部分がまず識
別され処理に割り当てられる。メモリ割り当ては一般的
にブロック単位で行われ、メモリブロックは所定の処理
に割り当てられる。「メモリブロック」は、メモリ位置
又はアドレスの連続部分である。メモリブロックにおけ
るアドレスの数は、メモリブロックサイズである。 【０００４】真のメモリは、メインメモリ又は単一メモ
リとも呼ばれるが、コンピュータのプロセッサに直接ア
クセス可能であり、現行のアプリケーション又は実行さ
れる処理を保存している。真のメモリは、複数のメモリ
モジュールをもつことができ、各メモリモジュールは自
身のバスインターフェースロジックを有している。メモ
リ配置は、複数レベルアドレス復号を通してアクセスさ
れる。 【０００５】例えば、アクセスされるメモリ位置を特定
するアクセスビットは、３つのグループに分けることが
できる。アドレスビットの上位グループは、メモリ中に
ある複数メモリモジュールの１つを復号して有効にする
ことができる。有効にされたメモリモジュールについ
て、アドレスビットの中央グループは、復号してメモリ
モジュール中から複数列のメモリ装置の１つを選択する
ことができる。アドレスビットの下位グループは、選択
されたメモリ内で復号して多くある位置の１つにアクセ
スすることができる。各メモリモジュールは、あるアド
レス範囲に割り当てられるが、それはインターフェース
ロジックにより特定される。メモリの参照中、アドレス
は全メモリモジュールに送られ、そのアドレスを含むメ
モリモジュールが起動する。データはメモリモジュール
から読み出されるか書きこまれるかする。 【０００６】コンピュータの真のメモリもメモリ配置
は、３つの基本処理を含む。それは、割り当て、割り当
て解除、整理である。割り当て段階においては、コンピ
ュータはメモリブロック要求を受信し、メモリの適切な
割り当てられていないブロックを識別する。コンピュー
タは、割りあてられた通りに最初にブロックをマークす
ることにより、識別されたブロックを割り当てる。そし
て、メモリブロックが利用可能な要求処理と通信を行
う。割り当て解除段階においては、コンピュータは、処
理が先の割り当てられたメモリのブロックに対し処理が
なされ、後続の割り当てについて利用可能となるように
そのブロックにマークを行うことを示す通信を受信す
る。 【０００７】真のメモリを分割又は区分するのにあた
り、コンピュータはメモリを多くのブロックに分けるこ
とができる。この処理が放置されると、メモリは多くの
小さい未使用ブロックに分けられる場合がある。コンピ
ュータは、最大のフラグメントより大きいメモリの部分
の配置要求を満たさない場合がある。メモリ空間の実質
的な部分が未使用のままだったとしてもである。このメ
モリのフラグメント化は、メモリ空間の使用において非
効率となることがあり、この結果メモリ空間を使い切っ
ているという誤った指示を出すことがある。 【０００８】メモリのフラグメント化を防ぐべく、整理
段階において、コンピュータはより大きい連続メモリブ
ロックの作成するために利用可能なメモリの１つ又は複
数の連続ブロックを結合することを試みることができ
る。整理は合体とも呼ばれるが、割り当てられたフラグ
メントを再配置し、メモリ空間の未使用部分を組み合わ
せる。 【０００９】図１は、メモリ空間に６つのメモリブロッ
クがある従来のメモリ管理手法におけるメモリ割り当
て、割り当て解除、及び整理の処理を示している。メモ
リ位置は、物理的そして電気的に、固定の物理的及び論
理的アドレスでコンピュータバスに接続される。ステッ
プ１０５において、メモリブロックは配置されていな
い。ステップ１１０において、処理Aは要求を行い２つ
のメモリブロックが配置される。ステップ１１５におい
て、処理Bは要求を行い２つのメモリブロックが配置さ
れる。ステップ１２０において、処理Cは要求を行い２
つのメモリブロックが配置される。ステップ１２５にお
いて処理A及びCが完了し、各メモリブロックが配置を解
除され、他の処理に利用可能となる。ここでステップ１
２５において、４つのメモリブロックが利用可能である
が、処理Dが３つのメモリブロックを要求する場合、オ
ペレーティングシステムは、処理Bのために割り当てら
れたメモリブロックの中身を動かして、３つの連続メモ
リブロックを処理Dに与えることができる。整理段階は
ステップ１３０で実行される。整理の後、ステップ１３
５で処理Dには３つのメモリブロックを割り当てること
ができる。 【００１０】 【発明が解決しようとする課題】メモリブロックの移動
を整理段階で行うことにより、メモリ管理方法は、メモ
リをメモリ空間内で再配置可能なものに見せることがで
きる。しかしながら、メモリ管理が予知不可能となった
り、処理オーバヘッド及びメモリのフラグメント化が発
生する。 【００１１】 【課題を解決するための手段】中央演算処理装置システ
ムに関連し、該中央演算処理装置システムのバスに選択
的に結合可能なメモリの部分の割り当て管理のために、
方法及びシステムが開示される。本発明の一般的な実施
形態によると、メモリの第１部分が第１範囲のアドレス
に割り当てられる。割り当てられたメモリの第１部分
は、中央演算処理装置システムのバスに選択的に結合さ
れる。選択的に結合されたメモリの第１部分は、中央演
算処理装置のバスから分離される。分離されたメモリの
第１部分は、第２範囲のアドレスに再配置される。 【００１２】本発明の他の実施形態に関連し、メモリの
部分の管理システムは、少なくとも１つの中央演算処理
ユニット、少なくとも１つの中央演算処理装置に接続さ
れる少なくとも１つのバス、及びメモリに関連する少な
くとも１つのメモリモジュールを備える。少なくとも１
つのメモリモジュールは、少なくとも１つのバスから電
気的に分離される。少なくとも１つのメモリモジュール
は、少なくとも１つのメモリモジュールを、バス及び少
なくとも１つのメモリユニットに電気的に結合する手段
を備える。 【００１３】 【発明の実施の形態】図２は中央演算処理装置システム
に関連するメモリの部分の配置を管理するために実行さ
れるステップを説明したフローチャートであり、中央演
算処理装置システムは本発明の一般的な実施形態の中央
演算処理装置のバスに選択的に結合することができる。
後述の説明において、「付加する」「接続する」「結合
する」という語は、あらゆる型の電気信号が電子部品の
間を通過できるようにする電子部品間の電気的な接続を
指すよう、交換可能な形で用いられる。さらに、「外
す」「切断する」「分離する」という語は、あらゆる型
の電気信号が電子部品の間を通過できないようにする電
子部品間の電気的な切断を指すよう、交換可能な形で用
いられる。 【００１４】ここで用いられるように、「中央演算処理
装置システム」は、少なくとも中央演算処理装置（CP
U）、バス、及びメモリを含むパーソナルコンピュー
タ、ワークステーション、ミニコンピュータ、メインフ
レーム、又はスーパーコンピュータ等の、あらゆる型の
コンピュータである。CPUシステムは、単一のCPU又は複
数のCPUにより構成することができる。 【００１５】ここで用いられるように、「CPU」は、特
定の動作を実行するためにメモリからの命令又は部品を
フェッチすることができる部品である。CPUは、例えば
マイクロプロセッサ等のあらゆる型のプロセッサとする
ことができる。 【００１６】ここで用いられるように、「バス」は、デ
ータがコンピュータの一方から他方に送信される線を集
めたものである。一般的な実施形態によると、バスは、
内部のコンピュータ部品をCPU及びメモリに接続するCPU
システムの中にあるシステムバスである。バスは、アド
レスバス、データバス、及び制御バス等の複数のグルー
プに分けることができる。データバスは実データを送信
する一方、アドレスバスはデータが行くべき場所に情報
を送信する。制御バスは制御信号を送信するのに用いる
ことができる。 【００１７】ここで用いられるように、「メモリ」は、
アプリケーション又は処理で利用できるCPUシステムの
物理的又は実メモリのプールである。メモリは、メイン
メモリと呼ばれるが、例えばランダムアクセスメモリ
（RAM）、又はCPUシステムの内部格納を必要とするCPU
システムにおいて動作するアプリケーション又は処理に
割り当てることができるアドレス可能な読み書きメモリ
のあらゆる型のものとすることができる。 【００１８】一般的な実施形態によると、メモリはCPU
システムのバスから電気的に分離されており、バスと電
気的に付着したり引き離したりすることができる。従っ
てメモリはバスから独立し分離しているので、メモリと
バスとの間に固定の接続はない。メモリはメモリブロッ
ク等の少なくとも一部を含むことができる。従ってメモ
リの各部はバスと電気的に付着したり接続したりするこ
とができる。一般的な実施形態によると、メモリの各部
は再度割り当てられたメモリアドレス空間をもつことが
できる。従ってメモリの各部のアドレスを変更すること
ができる。例えばメモリの各部の上位アドレスビット
は、電気的に再構成され又は変更され、メモリの各部は
CPUシステムのシステムメモリ空間内のあらゆるアドレ
スとすることができる。下位アドレスビットは、メモリ
の各部内にある格納位置を選択することができる。CPU
システムのシステムメモリ空間は、アプリケーション及
び処理のため利用可能なアドレスの全体の幅である。一
般的な実施形態によると、システムメモリ空間は、少な
くとも１つの処理についてのアドレス空間を同時に保持
する程度に大きい。 【００１９】図２のステップ２０５において、メモリの
第１部分がアドレスの第１範囲に割り当てられる。本発
明の一般的な実施形態のメモリ配置段階については図３
を参照して説明する。 【００２０】図３のステップ３０５において、メモリの
第１部分の配置が要求される。処理が開始すると、例え
ばCPUシステム上で走るオペレーティングシステムから
メモリの一部を要求することができる。オペレーティン
グシステムは、例えばCPUシステムの処理を監督し、CPU
システムのハードウェア及びソフトウェアの両方の資源
を管理し、そしてユーザ及びCPUシステムの間のインタ
ーフェースを提供するシステムプログラムを集めたもの
である。処理は、処理を走らせるのに必要とされる所定
サイズのメモリの部分を要求することができる。メモリ
の部分は、CPUシステムのシステムメモリ空間に位置す
るアドレスの幅をもつ。 【００２１】ステップ３１０において、第１範囲のアド
レスは、利用可能なメモリ空間を中央演算処理装置に関
連するシステムメモリ空間に配置することにより決定さ
れる。一般的な実施形態によると、オペレーティングシ
ステムは、処理により要求された所定サイズのシステム
メモリ空間に、利用可能なメモリ空間を配置することが
できる。 【００２２】ステップ３１５において、第１範囲のアド
レスが、メモリの第１部分のためにシステムメモリ空間
内に予約される。一般的な実施形態によると、オペレー
ティングシステムは、システムメモリ空間内の第１範囲
のアドレスをメモリの部分に割り当てる。ステップ３２
０において、メモリの第１部分が、アドレスの第１範囲
のシステムメモリ空間について要求される。一般的な実
施形態によると、オペレーティングシステムは、メモリ
マネージャからの処理により必要とされる所定サイズの
メモリの部分を要求することができる。メモリマネージ
ャは、メモリの動的な割り当てを制御する。メモリマネ
ージャは、メモリの利用可能なプールからのメモリのブ
ロックを、割り当て、付着し、そして分離するのに用い
ることができる。 【００２３】ステップ３２５において、メモリの第１部
分の利用可能性が判定される。一般的な実施形態による
と、メモリマネージャは、十分なメモリブロックが、要
求されたサイズのメモリに対する要求を満たすのにメモ
リから利用可能であるかどうかをチェックする。メモリ
の第１部分が利用できない場合、ステップ３３０におい
てメモリ配置の失敗又は他の同様なエラーを発行するこ
とができる。従ってメモリの要求を満たすのに十分なメ
モリブロックがない場合、メモリ配置の失敗を発行する
ことができる。例えば、メモリ配置の失敗は、オペレー
ティングシステムに介すことができ、オペレーティング
システムはメモリ資源の不足処理を通知することができ
る。オペレーティングシステムや処理は、例えば処理を
終結させるか、又はあらゆる適切な応答を実行すること
により、メモリ配置を適正に処理する。そして本発明の
メモリ配置手順は終了し、次のメモリ配置要求を待つ。 【００２４】メモリの第１部分が利用可能（すなわち要
求を満たすのに十分なメモリブロックが利用可能）な場
合、メモリの第１部分が第１範囲のアドレスに割り当て
られる。メモリマネージャは、メモリの第１部分を割り
当てることができる。ステップ３３５において、システ
ムメモリ空間における第１範囲のアドレスは、メモリの
第１部分に割り当てられる。メモリマネージャは、シス
テムメモリ空間の第１範囲のアドレスを、割り当てられ
たメモリブロックに割り当てることができる。従ってメ
モリブロックは、バスから離されるつつ第１範囲のアド
レスが割り当てられる。 【００２５】一般的な実施形態によると、メモリブロッ
クの上位アドレスビットは、例えばメモリの一部に含ま
れる再構成可能なアドレスデコーダを用いて、第１範囲
のアドレスへと再構成することができる。メモリの第１
部分へのポインタを戻すことができる。一般的な実施形
態によると、メモリマネージャにより割り当てられたメ
モリブロックへのポインタを、オペレーティングシステ
ムに戻すことができる。 【００２６】図２のステップ２１０において、割り当て
られたメモリの第１部分は、選択的に中央演算処理装置
システムのバスに結合される。一般的な実施形態による
と、オペレーティングシステムは、制御信号又は命令を
出力し、割り当てられたメモリブロックをバスにつなげ
るためのすることができる。また、オペレーティングシ
ステム又はメモリマネージャは、電気的にメモリブロッ
クをバスにつなげることができる。メモリブロックは、
例えばバスとメモリブロックとの間の３状態双方向バッ
ファインターフェース、又はメモリブロックをCPUシス
テムのバスに電気的に着脱可能にする他の形態のバスイ
ンターフェースロジック、を用いることによりバスに電
気的につなぐことができる。 【００２７】ステップ２１２において、メモリの第１部
分へのポインタを戻すことができる。一般的な実施形態
によると、オペレーティングシステムは、配置され電気
的に接続されたメモリブロックへのポインタを、当初メ
モリを要求していた処理に戻すことができる。処理で
は、配置され電気的につながったメモリブロックにアク
セスするために、戻されたポインタを使用することがで
きる。 【００２８】メモリブロックを要求した処理が終結する
とき又はメモリブロックで終わるとき、メモリブロック
は電気的にバスから離され割り当てを取り消される。図
２のステップ２１５において、選択的に結合されたメモ
リの第１部分は、中央処理装置システムのバスから分離
される。処理では、例えばメモリブロックへのポインタ
をオペレーティングシステムやメモリマネージャに返す
ことにより、メモリブロックを戻すことができる。しか
しながら、アプリケーション又は処理からのあらゆる型
の指示が使用可能であるが、アプリケーション又は処理
が配置された又は電気的に結合されたメモリブロックで
終了することを意味するものである。一般的な実施形態
によると、例えばメモリマネージャに指示してメモリブ
ロックが電気的に外れるよう命令させることに、ブロッ
クがもう使用されていないことが示されると、オペレー
ティングシステムは、ブロックをバスから電気的に外す
ことができる。しかしながら、メモリブロックを電気的
に分離することができるのは、オペレーティングシステ
ム又はメモリマネージャのいずれかである。 【００２９】本発明の一般的な実施形態に従った分離
は、図４で説明されるステップに示されるステップを含
んでいる。ステップ４０５において、メモリの最終アド
レスは、分離されたメモリの第１部分に割り当てられ
る。例えば、メモリは後入れ先出し（LIFO）構造又は他
のタイプのメモリ構造に組織することができる。この構
造では、直近に分離され配置を解除されメモリに戻され
たメモリブロックは、次に処理がメモリを要求するとき
に、配置され結合される第１メモリブロックである。従
ってメモリの最終アドレスは、利用可能なメモリのプー
ルにおける最終自由アドレスである。ステップ４１０に
おいて、分離されたメモリの第１部分は、最終アドレス
においてメモリに付加される。ステップ４０５及び４１
０は、分離され配置を解除された各メモリについて、メ
モリマネージャにより実行することができる。 【００３０】メモリブロックが一度外され配置を解除さ
れると、メモリブロックは、メモリを要求する次の処理
のためにメモリブロックを配置しつなげることができ
る。図２のステップ２２０において、分離されたメモリ
の第１部分が第２範囲のアドレスに再配置される。図２
のステップ２０５、２１０、２１５の再配置、選択的結
合、分離のステップは、メモリを必要とする同じ又は異
なる処理のためのアドレスの第２範囲について、実行す
ることができる。 【００３１】メモリのさらなる配置を、システムメモリ
空間でシリアルに又は同時に動作するさらなる処理につ
いて行なうことができる。例えば、さらなるメモリ配置
は、図５に示されるステップを用いて実行することがで
きる。ステップ５０５において他の処理がメモリを要求
する場合、メモリの第２部分が、第３範囲のアドレスに
配置される。ステップ５１０において、配置されたメモ
リの第２部分は、選択的に中央演算処理装置のバスに結
合される。この追加処理が終結するかそうでなければ選
択的に結合されたメモリの第２部分で終了する場合、ス
テップ５１５において、選択的に結合されたメモリの第
２部分は、中央処理装置システムのバスから分離され
る。分離されたメモリの第２部分は、メモリの最終アド
レスが割り当てられ、メモリの最終アドレスに付加され
る。メモリの第２部分は、まだなされていない次の処理
への割り当てに利用することができる。 【００３２】本発明の一般的な実施形態をさらに説明す
るために、図６A及び図６Bは、メモリ部分の配置を管理
するために実行されるステップを説明するブロック概略
図を示している。メモリ部分は、中央演算処理装置に関
連し、中央演算処理装置のバスに選択的に結合可能であ
る。図６Aのブロック６１５に示すように、一般的な実
施形態によると、メモリプール６１０の全てのメモリブ
ロックは電気的にバス６０５から分離され切断される。
説明のため、メモリに６つのメモリブロックがあること
を仮定する。ブロック６２０において、最初の処理は２
つのメモリブロックを要求する。応答において、ブロッ
クE及びFが配置され電気的にバス６０５に付加される。
ブロック６２５において、第２処理は２つのメモリブロ
ックを要求する。応答において、ブロックC及びDが配置
され電気的にバス６０５に付加される。ブロック６３０
において、第３処理は２つのメモリブロックを要求す
る。応答において、ブロックA及びBが配置され電気的に
バス６０５に付加される。 【００３３】図６Bのブロック６３５において、第１処
理が終結し、メモリブロックE及びFが、電気的にバスか
ら分離され、配置を解除され、メモリプール６１０に返
される。メモリブロックはメモリの最終自由アドレスで
メモリに付加されるので、ブロックE及びFは必ずしも元
にあった同じアドレスに返す必要はない。ブロック６４
０において、第３処理が終結し、メモリブロックA及びB
が電気的にバスから分離され、配置を解除され、そして
メモリプール６１０に返される。ブロック６４５におい
て、第４処理は、３つのメモリブロックを要求する。応
答において、ブロックF、A及びBが配置され、電気的に
バス６０５に付加される。従って一般的な実施形態によ
ると、第４処理のメモリ要求に合わせるため、メモリ内
で処理を移動して３つの連続したメモリブロックを出力
するということはしていない。この移動は、図１のステ
ップ１２５及び１３０で示されるような、従来のメモリ
管理方法においてなされているものである。さらに、メ
モリのアドレスは、バスに電気的に結合される前に変更
されており、メモリ内で移動する必要なく第４処理にメ
モリの３つの連続したブロックを割り当てることができ
る。 【００３４】上述の単一のプロセッサ、単一のバス構造
は、説明のためにのみ与えられている。業界の通常の知
識を持つものは、本発明の一般的な実施形態を、CPUシ
ステムにあるいくつかのプロセッサ及びバスで用いるこ
とができる。本発明の一般的な実施形態におけるメモリ
部分の配置を管理するシステムは、図７で説明されてい
る。一般的な実施形態によると、システムは、少なくと
も１つの中央演算処理装置、中央演算処理部に接続され
る少なくとも１つのバス、及びメモリに関連する少なく
とも１つのメモリモジュールを備える。一般的な実施形
態によると、中央演算処理装置（CPU）７５５は、例え
ばマイクロプロセッサ又は他のあらゆる型のプロセッサ
等の、あらゆる型のプロセッサとすることができる。 【００３５】少なくとも１つのバスは、データ又は他の
形式の電気信号がコンピュータ間で送信される線を集め
たもの又は他の型の電気接続とすることができる。図８
は、メモリモジュール７００への外部接続を示してい
る。一般的な実施形態によると、少なくとも１つのバス
は、内部にあるコンピュータ要素の全てをCPU及びメモ
リに接続するCPUシステムの中にあるシステムバスであ
る。システムバスとして、少なくとも１つのバスは、例
えばアドレスバス７２５、データバス７３０、及び制御
バス７３５等の複数のバスに分割することができる。例
えばアドレスバス７２５は、アドレス情報をデータが行
くべきところに送信することができる。データバス７３
０は、実データをメモリとの間で送信することができ
る。制御バス７３５は、CPU７５５からのバス命令（読
み出し又は書き込み）等の制御信号を送信することがで
きるか、又は読み出し又は書き込み処理が終了したこと
を示すメモリモジュール７００からのアクノリッジ信号
を返すことができる。 【００３６】少なくとも１つのバスは、例えばバスイン
ターフェースロジック７５０を用いてCPU７５５に接続
することができる。バスインターフェースロジック７５
０は、例えばデータ／アドレスバッファリングを実行す
るためのデータ／アドレストランシーバ等、少なくとも
１つのバスを通してメモリをCPU７５５に接続するため
のあらゆる型のバスインターフェースロジックとするこ
とができる。バスインターフェースロジック７５０は、
例えばメモリ参照中のデータの方向やアドレスの流れを
規制することができる。データはメモリ書き込み中メモ
リモジュール７００に送信されるが、データフローはメ
モリ読み出しと逆方向である。バスインターフェースロ
ジック７５０はまた、アドレスバス７２５を用いてメモ
リモジュール７００へのアドレスを受信し経路化する。
バスインターフェースロジック７５０は、バスインター
フェースロジック接続７５２を用いてCPU７５５に接続
することができる。バスインターフェースロジック接続
７５２は、電子要素間の電気信号を運ぶことが可能なあ
らゆる型の電気接続とすることができる。 【００３７】一般的な実施形態によると、少なくとも１
つのメモリモジュールは、少なくとも１つのバスから電
気的に分離される。従ってメモリモジュール７００は少
なくとも１つのバス（アドレスバス７２５、データバス
７３０、及び制御バス７３５）から独立し孤立してお
り、少なくとも１つのメモリモジュールと少なくとも１
つのバスとの間で固定の接続はない。 【００３８】少なくとも１つのメモリモジュールは、少
なくとも１つのメモリモジュールを少なくとも１つのバ
スに電気的に結合する手段により構成される。一般的な
実施形態によると、各メモリモジュール７００は、少な
くとも１つのバスに電気的に着脱することができる。メ
モリモジュール７００のバスカプラ７０５は、少なくと
も１つのバスからメモリモジュール７００を電気的に着
脱するための手段として用いることができる。例えばバ
スカプラ７０５は、少なくとも１つのバス（アドレスバ
ス７２５、データバス７３０、及び制御バス７３５）と
メモリモジュール７００との間の３状態、双方向バッフ
ァインターフェースとすることができる。しかしなが
ら、バスカプラ７０５は、メモリモジュール７００を少
なくとも１つのバスとの間で電気的に着脱可能なあらゆ
る型のバスインターフェースロジックとすることができ
る。 【００３９】少なくとも１つのメモリモジュールは、少
なくとも１つのメモリ装置により構成される。メモリモ
ジュール７００のメモリユニット７１５は、例えばラン
ダムアクセスメモリ（RAM）又は他の型のアドレス可能
な読み出し／書き込みメモリであって、CPUシステムに
おける内部格納を必要とするCPUシステムで動作するア
プリケーション又は処理に割り当てることができるもの
とすることができる。 【００４０】少なくとも１つのメモリモジュールは、再
構成可能なアドレスデコーダ７１０等の少なくとも１つ
のメモリモジュールのアドレスの一部を再構成するため
のアドレスデコーダを含む。一般的な実施形態による
と、各メモリモジュール７００は、そのメモリアドレス
空間を割り当てることができる。従ってメモリモジュー
ル７００のアドレスを変えることができる。例えば各メ
モリモジュール７００の上位アドレスビットは電気的に
再構成又は変更することができ、各メモリモジュール７
００は、CPUシステムのシステムメモリ空間内の全ての
アドレスを有することができる。下位アドレスビット
は、各メモリモジュール７００のメモリユニット７１５
内の格納位置を選択することができる。従って再構成可
能なアドレスデコーダ７１０は、メモリモジュール７０
０の上位アドレスビットを電気的に再構成し、下位アド
レスビットを用いてメモリユニット７１５にあるローカ
ルメモリにアクセスできる、あらゆる型の再構成可能な
アドレスデコーダとすることができる。再構成可能なア
ドレスデコーダ７１０は、メモリユニット接続７７６を
用いてメモリユニット７１５に接続される。メモリユニ
ット接続７７６は、電子要素間の電気信号を運ぶことが
可能なあらゆる型の電気接続とすることができる。 【００４１】少なくとも１つのメモリモジュールは、少
なくとも１つのメモリモジュールを配置する命令を受信
するためのコマンドインターフェースを含む。例えばメ
モリモジュール７００のコマンドインターフェース７２
０は、メモリモジュール７００とメモリマネージャ７６
０との間のインターフェースとすることができる。メモ
リの部分の配置管理システムは、少なくとも１つのメモ
リモジュール及び少なくとも１つの中央演算処理ユニッ
トに結合されるメモリマネージャを含む。メモリマネー
ジャ７６０は、例えばページメモリ管理ユニット等の全
ての型のメモリ管理ユニットとすることができる。メモ
リマネージャ７６０は、メモリマネージャ接続７５８を
用いてCPU７５５に接続することができる。メモリマネ
ージャ接続７５８は、電子要素間の電気信号を運ぶこと
が可能なあらゆる型の電気接続とすることができる。一
般的な実施形態によると、少なくとも１つのメモリモジ
ュール（例えばメモリモジュール７００）は、コマンド
インターフェース（例えばコマンドインターフェース７
２０）を用いてメモリマネージャ（例えばメモリマネー
ジャ７６０）と結合される。 【００４２】メモリマネージャ７６０は、メモリモジュ
ール７００のコマンドインターフェース７２０に接続さ
れるコマンド接続７４０を用いてメモリモジュール７０
０にコマンドを送ることができる。コマンド接続７４０
は、電子要素間の電気接続を運ぶことができるあらゆる
型の電気接続とすることができる。例えば、メモリマネ
ージャ７６０は、少なくとも１つのバスとの電気的な着
脱を行うために、メモリモジュール７００にコマンドを
送ることができる。こうしたコマンドがコマンドインタ
ーフェース７２０で受信されるとき、コマンドは、メモ
リモジュール７００内のバスカプラコマンド接続７７０
を通してバスカプラ７０５へと経路をとることができ
る。コマンドがバスカプラ７０５により受信されると
き、バスカプラ７０５は、再構成可能なアドレスデコー
ダ７１０を、メモリモジュール７００内のアドレスバス
接続７７４を介して、アドレスバス７２５に接続するこ
とができる。 【００４３】バスカプラ７０５は、メモリモジュール７
００内のデータバス接続７７８を用いて、メモリユニッ
ト７１５をデータバス７３５に接続することができる。
バスカプラ７０５は、メモリモジュール７００内の制御
バス接続７８０を用いて、メモリユニット７１５を制御
バス７３５に接続することができる。アドレスバス接続
７７４、データバス接続７７８、及び制御バス接続７８
０はそれぞれ、電子要素間の電気信号を運ぶことが可能
なあらゆる型の電気接続とすることができる。業界にお
ける通常の知識を有する者は、メモリマネージャ７６０
からバスカプラ７０５への、少なくとも１つのバスとの
電気的な着脱のためのコマンドは、バスカプラ７０５
に、アドレスバス７２５、データバス７３０、又は制御
バス７３５の全て又はその組み合わせとの着脱を指示す
ることができることを、認識するであろう。 【００４４】メモリマネージャ７６０は、ある範囲のア
ドレスについての少なくとも１つのメモリモジュール
を、少なくとも１つの中央演算処理装置によるシステム
メモリ空間に、割り当てるよう構成することができる。
例えば、メモリマネージャ７６０は、メモリモジュール
７００の上位アドレスビットを所定アドレス又はアドレ
スの範囲に合わせて再構成するために、コマンドをメモ
リモジュール７００に送ることができる。 【００４５】一度再構成されると、再構成可能なアドレ
スデコーダ７１０の上位アドレスビットは、メモリモジ
ュール７００が少なくとも１つのCPUのシステムメモリ
空間でアクセスされるアドレスを特定している。こうし
たコマンドがコマンドインターフェース７２０で受信さ
れると、コマンドは、アドレス再構成コマンド接続７７
２を用いてコマンドを再構成可能なアドレスデコーダ７
１０へとつなげられる。メモリマネージャ７６０からメ
モリモジュール７００に送られるコマンドについて、コ
マンドに伴うコマンドデータは、メモリモジュール７０
０のコマンドインターフェース７２０に接続されるコマ
ンドデータ接続７４５を用いて、メモリモジュール７０
０に送ることができる。コマンドデータ接続７４５は、
電子要素間の電気信号を運ぶことが可能なあらゆる型の
電気接続とすることができる。 【００４６】一般的な実施形態によると、少なくとも１
つのCPUのシステムメモリ空間におけるアドレスの範囲
が、少なくとも１つのメモリモジュールによる使用に割
り当てられる一方、メモリモジュールは少なくとも１つ
のバスから分離される。CPUのシステムメモリ空間は、
アプリケーション及び処理に利用可能なアドレスの全体
の範囲である。一般的な実施形態によると、システムメ
モリ空間は、少なくとも１つの処理のアドレス空間を同
時に保持できる程度の大きさを持つ。 【００４７】従ってCPU７５５で動くオペレーティング
システム（O/S）７５６は、第１範囲のアドレスを、例
えばメモリモジュール７００等少なくとも１つのメモリ
モジュールによる使用のためのシステムメモリ空間内で
割り当てる。CPU７５５上で動くO/S７５６は、第１範囲
のアドレスのメモリマネージャ接続を通してメモリマネ
ージャ７６０に通知することができる。メモリマネージ
ャ７６０は、オペレーティングシステムにより割り当て
られた第１範囲のアドレスに、再構成可能なアドレスデ
コーダ７１０の上位アドレスビットを電気的に再構成す
るために、コマンド接続７４０を通してメモリモジュー
ル７００にコマンドを送信することができる。実際のア
ドレス範囲は、コマンドデータ接続７４５を通してメモ
リモジュール７００に送ることができる。一度電気的に
再構成されると、メモリモジュール７００は、一度少な
くとも１つのバスに電気的に結合された特定範囲のアド
レスでアクセスできるようになる。 【００４８】一般的な実施形態によると、配置された少
なくとも１つのメモリモジュールは、配置された少なく
とも１つのメモリモジュールがバスに結合されるとき、
配置された少なくとも１つのメモリモジュールへのポイ
ンタを用いてアクセスされる。従って一度メモリモジュ
ール７００が、特定範囲のアドレスに電気的に再構成さ
れると、メモリマネージャ７６０からの命令に応答し
て、少なくとも１つのバスに電気的に結合することがで
きる。一度配置され電気的に結合されると、アプリケー
ション又は処理は、例えば配置され電気的に結合された
メモリモジュール７００のメモリ空間へのポインタを用
いてメモリモジュール７００のメモリにアクセスするこ
とができる。アプリケーション又は処理は、例えばアド
レスバス７２５、データバス７３０、制御バス７３５を
用いて、配置され電気的に結合された特定された範囲の
メモリモジュール７００に読み書きすることができる。 【００４９】一度アプリケーション又は処理が終了す
る、又は終了していない場合配置され電気的に結合され
たメモリモジュール７００のメモリ空間を用いて完了す
る場合、メモリモジュール７００は、少なくとも１つの
バスから配置を解除され電気的に分離される。例えば、
アプリケーション又は処理は、配置され電気的に結合さ
れたメモリで完了したことを示すために、配置され電気
的に結合されたメモリモジュール７００のメモリ空間へ
のポインタを返すことができる。 【００５０】しかしながら、配置され電気的に結合され
たメモリでアプリケーション又は処理が終了することを
表す、アプリケーション又は処理からのあらゆる種類の
表示を用いることができる。この様な表示を受信する
と、O/S７５６は、メモリモジュール７００を配置を解
除して電気的に分離するようメモリマネージャ７６０に
指示することができる。例えば、メモリマネージャ７６
０は、メモリモジュール７００から、少なくとも１つの
バスのいくつか又はすべてを電気的に分離するようバス
カプラ７０５にコマンドを送ることができる。メモリマ
ネージャ７６０は、メモリモジュール７００のアドレス
を消去するための再構成可能なアドレスデコーダ７１０
へのコマンドを送ることもできる。例えば、メモリマネ
ージャ７００は、少なくとも１つのメモリモジュールが
少なくとも１つのバスから分離されるとき、メモリの最
終アドレスを割り当てるよう、コマンドを少なくとも１
つのメモリモジュール（例えばメモリモジュール７０
０）に送ることができる。 【００５１】一般的な実施形態によると、利用可能なメ
モリのプールは、LIFO構造又は他の型のメモリ構造で組
織化することができる。その構造では、直近に分離され
配置解除されメモリのプールに返されたメモリモジュー
ルが、アプリケーション又は処理がメモリを要求する次
の時に、配置され結合される最初のメモリモジュールで
ある。従ってメモリの最終アドレスは、利用可能なメモ
リのプール中の最終自由アドレスである。少なくとも１
つのメモリモジュールは、少なくとも１つのメモリモジ
ュールが少なくとも１つのバスから分離されるとき、最
終アドレスでメモリに付加することができる。他のアプ
リケーション又は処理がメモリの配置を要求するとき、
少なくとも１つのメモリモジュールは配置及び電気結合
に利用可能である。 【００５２】業界の通常の知識を有する者は、バスデカ
プラ７０５、再構成可能なアドレスデコーダ７１０、メ
モリユニット７１５及びメモリモジュール７００のコマ
ンドインターフェース７２０は、相互に位置づけること
ができ、例えばCPUシステム内の同じ集積回路（IC）チ
ップ内に置くことができることを認識するであろう。し
かしながらこれらの要素のそれぞれ又はその組み合わせ
は、例えば様々な要素接続（770,772,774,776,778,78
0）を用いて接続される異なるICチップ上等、CPUシステ
ムを通した異なる領域に位置することができる。 【００５３】図７に示される単一プロセッサアーキテク
チャは、説明のためにのみ与えられるものである。業界
における通常の知識を有する者は、本発明の一般的な実
施形態がCPUシステムのプロセッサ及びバスの数及び型
で使用できることを認識するであろう。本発明は概念す
なわちその本質的な特性を逸脱しない範囲で、様々な形
式で構成できることは、業界における通常の知識を有す
る者であれば理解するであろう。ここで開示さえた実施
形態は、説明のためのものでありこれに限定するもので
はないことを考えておくべきである。本発明の範囲は、
特許請求の範囲で示された通りであり、先の説明による
ものではない。発明と同等の意味及び範囲内の変更は本
発明の範囲内に含まれることが意図されている。この発
明は例として、次の実施形態を含む。 【００５４】（１）中央演算処理装置システムに関連
し、該中央演算処理装置システムのバスに選択的に結合
可能なメモリの部分の割り当て管理方法であって、前記
メモリの第１部分を第１範囲のアドレスに割り当てるス
テップ（２０５）と、前記割り当てられたメモリの第１
部分を、前記中央演算処理装置のバスに選択的に結合す
るステップ（２１０）と、前記選択的に結合されたメモ
リの第１部分を、前記中央演算処理装置のバスから分離
するステップ（２１５）と、前記分離されたメモリの第
１部分を第２範囲のアドレスに割り当てるステップ（２
２０）と、を含む方法。 【００５５】（２）前記メモリの第２部分を第３範囲の
アドレスに割り当てるステップ（５０５）と、前記割り
当てられたメモリの第２部分を、前記中央演算処理装置
システムのバスに選択的に結合するステップ（５１０）
と、前記選択的に結合されたメモリの第２部分を、前記
中央演算処理装置システムのバスから分離するステップ
（５１５）と、を含む（１）に記載の方法。 【００５６】（３）前記割り当てステップは、前記メモ
リの第１部分の割り当てを要求する（３０５）ステップ
を含む（１）に記載の方法。 【００５７】（４）前記割り当てステップは、利用可能
なメモリ空間を前記中央演算処理装置システムに関連す
るシステムメモリ空間に配置することにより、前記第１
範囲のアドレスを決定するステップを含む（１）に記載
の方法。 【００５８】（５）前記割り当てステップは、前記メモ
リの第１部分のために前記システムメモリ空間内に前記
第１範囲のアドレスを予約するステップ（３１５）を含
む（４）に記載の方法。 【００５９】（６）前記割り当てステップは、前記メモ
リの第１部分を前記システムメモリ空間の第１範囲のア
ドレスに要求するステップ（３２０）と、前記システム
メモリ空間の第１範囲のアドレスを、前記メモリの第１
部分に割り当てるステップ（３３５）と、を含む（５）
に記載の方法。 【００６０】（７）前記割り当てステップは、前記メモ
リの第１部分の利用可能性を判定するステップ（３２
５）を含む（１）に記載の方法。 【００６１】（８）前記結合ステップは、ポインタを前
記メモリの第１部分に戻す（２１２）ステップを含む
（１）に記載の方法。 【００６２】（９）前記メモリの最終アドレスを前記分
離されたメモリの第１部分に割り当てるステップ（４０
５）と、前記分離されたメモリの第１部分を前記メモリ
の最終アドレスに付加するステップ（４１０）と、を備
える（１）に記載の方法。 【００６３】（１０）（１）に記載のステップを実行す
るシステム（７００）。

【図面の簡単な説明】 【図１】従来のメモリ管理手法におけるメモリ割り当
て、割り当て解除、及び整理の処理を示すブロック概略
図である。 【図２】本発明の一般的な実施形態に係る、中央演算処
理装置システムに関連するメモリの部分の配置を管理す
るために実行されるステップを説明したフローチャート
である。 【図３】本発明の一般的な実施形態に係る、中央演算処
理装置システムに関連するメモリの部分の配置を管理す
るために実行されるステップを説明したフローチャート
である。 【図４】本発明の一般的な実施形態に係る、中央演算処
理装置システムに関連するメモリの部分の配置を管理す
るために実行されるステップを説明したフローチャート
である。 【図５】本発明の一般的な実施形態に係る、中央演算処
理装置システムに関連するメモリの部分の配置を管理す
るために実行されるステップを説明したフローチャート
である。 【図６A】本発明の一般的な実施形態に係る、中央演算
処理装置システムに関連するメモリ部分の配置を管理す
るために実行されるステップを説明するブロック概略図
である。 【図６B】本発明の一般的な実施形態に係る、中央演算
処理装置システムに関連するメモリ部分の配置を管理す
るために実行されるステップを説明するブロック概略図
である。 【図７】本発明の一般的な実施形態に係る、中央演算処
理装置システムに関連するメモリ部分の配置を管理する
システムを説明するブロック概略図である。 【図８】本発明の一般的な実施形態に係る、メモリモジ
ュールへの外部接続を説明するブロック概略図である。 【符号の説明】 ６０５ バス ６１０ メモリブロック ７００ メモリモジュール ７２５ アドレスバス ７３０ データバス ７３５ 制御バス ７５０ バスインターフェースロジック ７５５ CPU ７５６ O/S

Claims (1)

1. 【特許請求の範囲】 【請求項１】中央演算処理装置システムに関連し、該中
   央演算処理装置システムのバスに選択的に結合可能なメ
   モリの部分の割り当て管理方法であって、 前記メモリの第１部分を第１範囲のアドレスに割り当て
   るステップと、 前記割り当てられたメモリの第１部分を、前記中央演算
   処理装置のバスに選択的に結合するステップと、 前記選択的に結合されたメモリの第１部分を、前記中央
   演算処理装置のバスから分離するステップと、 前記分離されたメモリの第１部分を第２範囲のアドレス
   に割り当てるステップと、を含む方法。