JP5568502B2 - プログラマブル回路、関連計算マシン、並びに、方法 - Google Patents
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Description
この出願は、下記の特許文献1に対する優先権を請求するものであり、引用することでここに合体させる。
この出願は、「改善された計算アーキテクチャ、関連システム、並びに、方法」と題された下記の特許文献2、「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された下記の特許文献3、「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された下記の特許文献4、「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された下記の特許文献5と関連し、これら特許文献は全て2003年10月9日に出力され、共通の所有者を有し、引用することでここに合体させる。
ロセッサ12及び共同プロセッサ14がそれらの間でデータを転送すること、ポート18を介して遠隔装置からデータを転送すること、ポート20を介して遠隔装置にデータを転送することを可能としている。またマスター・プロセッサ12及び共同プロセッサ14は、マシン10が生データを処理する速度を制御する共通クロック信号を受け取る。
一命令を実行するために多数のクロック・サイクルを必要とし、そしてしばしばデータの単一値を処理すべく多数の命令を実行しなければならない。例えば、プロセッサ12が第1データ値A(不図示)を第2データ値B(不図示)で乗算することを仮定する。第1クロック・サイクル中、プロセッサ12はメモリ22から乗算命令を検索する。第2及び第3クロック・サイクル中、プロセッサ12はメモリ26からA及びBをそれぞれ検索する。第4クロック・サイクル中、プロセッサ12はA及びBを乗算し、そして第5クロック・サイクル中に結果としての積をメモリ22或は26に記憶するか、或は、その結果としての積を遠隔装置(不図示)に提供する。これは最良ケースのシナリオであり、その理由は多くの場合にプロセッサ12はカウンタの初期化及び閉鎖等のオーバーヘッド・タスク
に対して付加的なクロック・サイクルを必要とするからである。それ故に、よくてもプロセッサ12はA及びBを処理すべく5クロック・サイクルを必要とするか、或は、1データ値当たり平均2.5クロック・サイクルを必要とする。
Y(xk)=(5xk+3)2xk
ここで、xkは複数の生データ値から成るシーケンスを表す。この例において、演算子回路321は5xkを計算する乗算器であり、回路322は5xk+3を計算する加算器であり、そして回路32n(n=3)は(5xk+3)2xkを計算する乗算器である。
ウェア・モジュールを組み込むことができる。それ故に、インターフェース設計が本質的には既に整っているので少しの労力で構成要素をインターフェースでき、よって、マシンに所望の機能を実行させるマシンの各種部分(例えばソフトウェア)の設計に集中することができる。
た計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論され、加速器44のコンフィギュレーションも図4乃至図6と連携して以下に更に議論される。
ン・バスにそれらパイプライン・ユニット(又はそれらを保持する回路カード)を単に接続或は接続解除することによってパイプライン・ユニットの数を変更できる。
れ自体を構成させることを可能とする。試験ポート96のように、製品には、典型的には、パイプライン回路80を伴うコンフィギュレーション・ポート98を含み、そして典型的にはコンフィギュレーション・ポートに工業規格メモリ・インターフェースと、メモリ52の所定アドレス範囲からファームウェアを順次ダウンロードする状態マシンと(双方とも不図示)を提供する。
的には、メモリ52を伴う試験ポート104を含み、そして典型的にはその試験ポートにJTAG等の工業規格試験プロトコルと互換性があるインターフェース(不図示)を提供する。プログラミング・バス110を介して通信インターフェース82のプログラミング・ポート94と結合されたプログラミング・ポート106は、以下に議論されるようにパイプライン回路80にファームウェアをメモリ52にロードさせることを可能とする。そして、コンフィギュレーション・バス112を介してパイプライン回路80のハード・コンフィギュレーション・ポート98と結合されたハード・コンフィギュレーション・ポート108は、以下に議論されるように、パイプライン回路にメモリ52からファームウェアをダウンロードさせることを可能とする。典型的には、ファームウェア・メモリ52は
EEPROM等の不揮発性メモリであり、電力が欠如している状態でデータを保持する。結果として、ファームウェア・メモリ52はパイプライン・ユニット78が電力がダウンした後もそのファームウェアを記憶し続ける。
110の一方或は両方の多数例を含み得る。
、以下に議論されるように、通信インターフェース82及びプログラミング・バス110を介してファームウェア・メモリ52にロードさせることを可能としている。
信すべく、メッセージ・ハンドラー64(図3)を適切に構成できる。更には、ホストプロセッサ42はパイプライン回路80がダウンロードすべきファームウェアの区分1161−116iを選択し得る。或は、もしこのファームウェアの何れも適合しなければ、ホストプロセッサ42は変更されたファームウェアをメモリ52にロードし得る。この技術は「プラグ・アンド・プレイ」技術と類似し、それによってコンピュータはそれ自体を構成できて、新しくインストールされたディスク・ドライブ等の周辺機器と通信する。
的には、パイプライン回路80a及び80bはメモリ52a及び52bと動作的に類似している各区分を含む単一ファームウェア・メモリを共有し得る。パイプライン回路80の数を増大することは、典型的には、ハードウェアに組み込まれたパイプライン741−74nの数nに関する増大を許容し、よってパイプライン・ユニット78と比較してのパイプライン・ユニット124の機能に関する増大を許容する。更には、パイプライン回路80a及び80bの何れか一方或は双方はASICであり得て、その場合、対応するファームウェア・メモリ(又は対応する複数のファームウェア・メモリ)52は省略し得る。
テクチャを有する計算マシン、関連システム、並びに、方法」と題された特許文献3に更に議論されている。
14 共同プロセッサ
40 ピア-ベクトル・マシン
42 ホストプロセッサ
44 パイプライン加速器
46 プロセッサ・メモリ
48 インターフェース・メモリ
50 パイプライン・バス
52 ファームウェア・メモリ
54 生データ入力ポート
58 処理済みデータ出力ポート
61 ルータ
62 処理ユニット
66 処理ユニット・メモリ
68 ハンドラー・メモリ
70 加速器コンフィギュレーション・レジストリ
72 メッセージ・コンフィギュレーション・レジストリ
74 ハードウェアに組み込まれたパイプライン
78 パイプライン・ユニット
80 パイプライン回路
86 パイプライン・コントローラ
88 例外マネージャ
90 コンフィギュレーション・マネージャ
91 工業規格バス・インターフェース
93 通信バス
Claims (19)
- 工業規格バス上の通信端点として機能するべく動作するプログラマブル論理集積回路であって、
前記プログラマブル論理集積回路は、前記工業規格バスとのインターフェースを含み、前記インターフェースを介して
複数バージョンのファームウェアを外部ソースから受信することであって、各バージョンのファームウェアが、対応する動作コンフィギュレーションを表すことと、
前記複数バージョンのファームウェアをメモリに記憶することと、
ホストプロセッサからの信号に応答して前記メモリから前記複数バージョンのファームウェアの選択された1つをダウンロードすることと、
ダウンロードされた前記ファームウェアを使用して、前記対応する動作コンフィギュレーションで自身が動作するように構成することと
を行うべく動作し、
前記プログラマブル論理集積回路はさらに、
それぞれがプログラムインストラクションを実行することなく各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプラインに結合され、かつ、前記ハードワイヤパイプラインへ又は前記ハードワイヤパイプラインからデータが転送されるように動作するハードワイヤパイプラインインターフェースと、
前記工業規格バスとのインターフェースに結合された通信インターフェースであって、前記工業規格バスと通信し、前記工業規格バスを通じて前記プログラマブル論理集積回路へ又は前記プログラマブル論理集積回路からデータが転送されるように動作し、さらに、前記ハードワイヤパイプラインインターフェースを介して各ハードワイヤパイプラインへ又は各ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースと
を含む、プログラマブル論理集積回路。 - 前記メモリは不揮発性メモリを含む、請求項1に記載のプログラマブル論理集積回路。
- 前記メモリは前記プログラマブル論理集積回路の外部にあるメモリを含む、請求項1に記載のプログラマブル論理集積回路。
- プログラマブル回路装置であって、
複数のファームウェアコンフィギュレーションであって各コンフィギュレーションが、対応する動作コンフィギュレーションを表す複数のファームウェアコンフィギュレーションを記憶するように動作するメモリと、
前記メモリと結合されかつ工業規格インターフェースを含む第1プログラマブル論理集積回路であって、
前記第1プログラマブル論理集積回路は、
工業規格バス及び前記工業規格インターフェースを介して前記ファームウェアコンフィギュレーションを受信し、かつ、前記ファームウェアコンフィギュレーションを前記メモリに記憶するべく動作し、
前記第1プログラマブル論理集積回路はさらに、
前記複数のファームウェアコンフィギュレーションの第1選択ファームウェアコンフィギュレーションを前記メモリからダウンロードすることと、
前記第1選択ファームウェアコンフィギュレーションに対応する第1コンフィギュレーションで動作して前記第1コンフィギュレーションの試験をすることと、
前記第1選択ファームウェアコンフィギュレーションが前記試験を合格した場合にのみ、前記複数のファームウェアコンフィギュレーションの第1相違ファームウェアコンフィギュレーションを前記メモリからダウンロードすることと、
前記第1相違ファームウェアコンフィギュレーションに対応する動作コンフィギュレーションで動作するように動作することと
を行うべく動作する第1プログラマブル論理集積回路と、
前記メモリ及び前記第1プログラマブル論理集積回路に結合された第2プログラマブル論理集積回路であって、
前記第2プログラマブル論理集積回路は、
前記複数のファームウェアコンフィギュレーションの第2選択ファームウェアコンフィギュレーションを前記メモリからダウンロードすることと、
前記第2選択ファームウェアコンフィギュレーションに対応する動作コンフィギュレーションで動作することと、
前記複数のファームウェアコンフィギュレーションの第2相違ファームウェアコンフィギュレーションを前記メモリからダウンロードすることと、
前記第2相違ファームウェアコンフィギュレーションに対応する動作コンフィギュレーションで動作することと
を行うべく動作するインターフェースを含む第2プログラマブル論理集積回路と
を含み、
前記第2プログラマブル論理集積回路はさらに、
それぞれがプログラムインストラクションを実行することなく各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプラインに結合され、かつ、前記ハードワイヤパイプラインへ又は前記ハードワイヤパイプラインからデータが転送されるように動作するハードワイヤパイプラインインターフェースと
を含み、
前記第1プログラマブル論理集積回路は、
前記工業規格インターフェースに結合された通信インターフェースであって、前記工業規格インターフェースと通信し、前記工業規格バスを通じて前記第1プログラマブル論理集積回路へ又は前記第1プログラマブル論理集積回路からデータが転送されるように動作し、さらに、前記ハードワイヤパイプラインインターフェースを介して各ハードワイヤパイプラインへ又は各ハードワイヤパイプラインからデータが転送がされるように動作する通信インターフェースを含む、プログラマブル回路装置。 - 前記第1プログラマブル論理集積回路はさらに、
前記第1コンフィギュレーションで動作している間に外部ソースから前記工業規格バスを介して前記第1及び第2相違ファームウェアコンフィギュレーションを受信することと、
前記第1コンフィギュレーションで動作している間に前記第1及び第2相違ファームウェアコンフィギュレーションを前記メモリに記憶することと
を行うべく動作する、請求項4に記載のプログラマブル回路装置。 - 前記第1及び第2プログラマブル論理集積回路はそれぞれフィールドプログラマブルゲートアレイを含む、請求項4に記載のプログラマブル回路装置。
- 計算マシンであって、
プロセッサと、
前記プロセッサと結合された工業規格バスであって、標準周辺機器に結合されるべく適合された工業規格バスと、
複数のファームウェアコンフィギュレーションを記憶するメモリと、
前記メモリに結合されたプログラマブル論理集積回路であって、前記工業規格バスに直接結合され及びこのバスを通して前記プロセッサに結合されたプログラマブル論理集積回路と
を含み、
前記プログラマブル論理集積回路は、
前記プログラマブル論理集積回路の新しいコンフィギュレーションを表す新ファームウェアコンフィギュレーションを前記プロセッサから受信することと、
前記新ファームウェアコンフィギュレーションを前記メモリに記憶することと、
前記プロセッサに応答して前記メモリから前記新ファームウェアコンフィギュレーションをダウンロードすることと
を行うべく動作し、
前記プログラマブル論理集積回路はさらに、
それぞれがプログラムインストラクションを実行することなく各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプラインに結合され、かつ、前記ハードワイヤパイプラインへ又は前記ハードワイヤパイプラインからデータが転送されるように動作するハードワイヤパイプラインインターフェースと、
前記工業規格バスとのインターフェースに結合された通信インターフェースであって、前記工業規格バスと通信し、前記工業規格バスを通じて前記プログラマブル論理集積回路へ又は前記プログラマブル論理集積回路からデータが転送されるように動作し、さらに、前記ハードワイヤパイプラインインターフェースを介して各ハードワイヤパイプラインへ又は各ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースと
を含む、計算マシン。 - 前記プロセッサは、
前記新ファームウェアコンフィギュレーションが前記プログラマブル論理集積回路に送信される前に、前記新ファームウェアコンフィギュレーションが前記メモリに既に記憶されているか否かを決定することと、
前記新ファームウェアコンフィギュレーションが前記メモリに未だ記憶されていない場合にのみ、前記プログラマブル論理集積回路に前記新ファームウェアコンフィギュレーションを送信することと
を行うべく動作する、請求項7に記載の計算マシン。 - 前記プロセッサと結合され、かつ、前記新ファームウェアコンフィギュレーションを記憶し及び前記新ファームウェアコンフィギュレーションが前記プログラマブル論理集積回路にとって適切なコンフィギュレーションを表すことを示すように動作するコンフィギュレーションレジストリをさらに含み、
前記プロセッサは、前記コンフィギュレーションレジストリから前記新ファームウェアコンフィギュレーションを前記プログラマブル論理集積回路にダウンロードするように動作する、請求項7に記載の計算マシン。 - 前記プログラマブル論理集積回路は、データに対して動作するハードワイヤパイプラインを含む、請求項7に記載の計算マシン。
- 計算マシンであって、
プロセッサと、
前記プロセッサに結合された工業規格バスであって、標準周辺機器に結合されるべく適合された工業規格バスと、
複数バージョンのファームウェアであって各バージョンがプログラマブル論理集積回路のコンフィギュレーションを表す複数バージョンのファームウェアを記憶するように動作するメモリと
を含み、
前記プログラマブル論理集積回路は、前記メモリに結合され、前記工業規格バスに直接結合され及びこのバスを通して前記プロセッサに結合され、
前記プログラマブル論理集積回路は、
前記プロセッサからの信号に応答して、前記複数バージョンのファームウェアの選択ファームウェアバージョンを前記メモリからダウンロードすることと、
ダウンロードされた前記ファームウェアに対応するコンフィギュレーションで動作することと、
前記プロセッサからの信号に応答して、前記メモリから異なるファームウェアバージョンをダウンロードすることと、
前記異なるファームウェアバージョンに対応するコンフィギュレーションで動作することと
を行うべく動作し、
前記プログラマブル論理集積回路はさらに、
それぞれがプログラムインストラクションを実行することなく各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプラインに結合され、かつ、前記ハードワイヤパイプラインへ又は前記ハードワイヤパイプラインからデータが転送されるように動作するハードワイヤパイプラインインターフェースと、
前記工業規格バスとのインターフェースに結合された通信インターフェースであって、前記工業規格バスと通信し、前記工業規格バスを通じて前記プログラマブル論理集積回路へ又は前記プログラマブル論理集積回路からデータが転送されるように動作し、さらに、前記ハードワイヤパイプラインインターフェースを介して各ハードワイヤパイプラインへ又は各ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースと
を含む、計算マシン。 - 前記プロセッサは第1試験ポートを含み、
前記プログラマブル論理集積回路は、前記第1試験ポートと結合された第2試験ポートを含み、
前記プロセッサは、前記第1及び第2試験ポートを介して前記複数バージョンのファームウェアの選択ファームウェアバージョンを前記メモリにロードするように動作する、請求項11に記載の計算マシン。 - 前記プロセッサは第1試験ポートを含み、
前記プログラマブル論理集積回路は、前記第1試験ポートと結合された第2試験ポートを含み、
前記プログラマブル論理集積回路は、前記複数バージョンのファームウェアの選択ファームウェアバージョンに対応するコンフィギュレーションで動作している間に、自己試験を実行して前記第1及び第2試験ポートを介して前記プロセッサに自己試験データを提供するように動作し、
前記プロセッサは、前記自己試験データが前記自己試験の所定結果を示す場合にのみ、前記メモリから前記異なるファームウェアバージョンをダウンロードさせるように動作する、請求項11に記載の計算マシン。 - 前記プロセッサは、前記複数バージョンのファームウェアの選択ファームウェアバージョンを前記プログラマブル論理集積回路に送信するように動作し、
前記プログラマブル論理集積回路は、前記複数バージョンのファームウェアの選択ファームウェアに対応するコンフィギュレーションで動作している間に、前記プロセッサに応答して、前記異なるファームウェアバージョンを前記メモリにロードするように動作する、請求項11に記載の計算マシン。 - 計算マシンであって、
プロセッサと、
前記プロセッサに結合された工業規格バスであって、標準周辺機器に結合されるべく適合された工業規格バスと、
それぞれがコンフィギュレーションを表す複数のファームウェアコードを記憶するように動作するメモリと、
前記メモリに結合された第1プログラマブル論理集積回路であって、
前記工業規格バスに直接結合され及びこのバスを通して前記プロセッサに結合され、
前記第1プログラマブル論理集積回路は、
前記メモリから第1ファームウェアコードをダウンロードすることと、
前記第1ファームウェアコードに対応する第1コンフィギュレーションで動作して前記コンフィギュレーションを試験することと、
前記プロセッサに応答して前記メモリから第2ファームウェアコードをダウンロードすることと、
前記第2ファームウェアコードに対応する第2コンフィギュレーションで動作することと
を行うべく動作する第1プログラマブル論理集積回路と、
前記メモリ及び前記第1プログラマブル回路に結合された第2プログラマブル論理集積回路であって、
前記第1プログラマブル回路を通して前記工業規格バスに結合され及びこのバスを通して前記プロセッサに結合され、
前記第2プログラマブル論理集積回路は、
前記メモリから第3ファームウェアコードをダウンロードすることと、
前記第3ファームウェアコードに対応する第3コンフィギュレーションで動作することと、
前記プロセッサに応答して前記メモリから第4ファームウェアコードをダウンロードすることと
を行うべく動作する第2プログラマブル論理集積回路と
を含み、
前記第1プログラマブル論理集積回路はさらに、
それぞれがプログラムインストラクションを実行することなく各データを処理するように動作する少なくとも1つのハードワイヤパイプラインと、
前記ハードワイヤパイプラインに結合され、かつ、前記ハードワイヤパイプラインへ又は前記ハードワイヤパイプラインからデータが転送されるように動作するハードワイヤパイプラインインターフェースと、
前記工業規格バスとのインターフェースに結合された通信インターフェースであって、前記工業規格バスと通信し、前記工業規格バスを通じて前記第1プログラマブル論理集積回路へ又は前記第1プログラマブル論理集積回路からデータが転送されるように動作し、さらに、前記ハードワイヤパイプラインインターフェースを介して各ハードワイヤパイプラインへ又は各ハードワイヤパイプラインからデータが転送されるように動作する通信インターフェースと
を含む、計算マシン。 - 前記第1プログラマブル論理集積回路は、前記第1コンフィギュレーションで動作している間に、第1自己試験を実行して前記プロセッサに第1自己試験データを提供するように動作し、
前記第2プログラマブル論理集積回路は、前記第3コンフィギュレーションで動作している間に、第2自己試験を実行して前記プロセッサに第2自己試験データを提供するように動作し、
前記プロセッサは、前記第1及び第2自己試験データが前記第1及び第2自己試験の各所定結果を示す場合にのみ、前記メモリから前記第2及び第4ファームウェアコードそれぞれを前記第1及び第2プログラマブル論理集積回路にロードさせるように動作する、請求項15に記載の計算マシン。 - 前記プロセッサは、前記第2及び第4ファームウェアを前記第1プログラマブル論理集積回路に送信するように動作し、
前記第1プログラマブル論理集積回路は、前記第1コンフィギュレーションで動作している間に、前記プロセッサに応答して前記第2及び第4ファームウェアを前記メモリにロードするように動作する、請求項15に記載の計算マシン。 - 前記メモリは、
前記第1プログラマブル論理集積回路と結合され、かつ、前記第1及び第2ファームウェアコードを記憶するように動作する第1メモリ区分と、
前記第1及び第2プログラマブル論理集積回路と結合され、かつ、前記第3及び第4ファームウェアを記憶するように動作する第2メモリ区分と
を含む、請求項15に記載の計算マシン。 - 前記第1及び第2メモリ区分は第1及び第2集積回路上にそれぞれ配置される、請求項18に記載の計算マシン。
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