JP2006518057A - 改善された計算アーキテクチャ、関連システム、並びに、方法 - Google Patents
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Abstract
Description
この出願は、下記の特許文献1に対する優先権を請求するものであり、引用することでここに合体させる。
この出願は、「改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法」と題された下記の特許文献2、「改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法」と題された下記の特許文献3、「プログラマブル回路、関連計算マシン、並びに、方法」と題された下記の特許文献4、「多数パイプライン・ユニットを有するパイプライン加速器、関連計算マシン、並びに、方法」と題された下記の特許文献5と関連し、これら特許文献は全て2003年10月9日に出願され、共通の所有者を有し、引用することでここに合体させる。
Y(xk)=(5xk+3)2xk
ここで、xkは複数の生データ値から成るシーケンスを表す。この例において、演算子回路321は5xkを計算する乗算器であり、回路322は5xk+3を計算する加算器であり、そして回路32n(n=3)は(5xk+3)2xkを計算する乗算器である。
ピア−ベクトル・マシン40が先ず起動されると、処理ユニット62はメッセージ・ハンドラー64及びパイプライン加速器44(加速器が構成可能である場合)を構成して、マシンが所望アルゴリズムを実行するように為す。詳細には処理ユニット62は、以下で議論されるように、メモリ66に記憶されると共に、処理ユニットにメッセージ・ハンドラー64及び加速器44を構成させるホスト・アプリケーション・プログラムを実行する。
一般に、ピア−ベクトル・マシン40はホストプロセッサ42及びパイプライン加速器44の間に生データの処理を効果的に分割する。例えば、ホストプロセッサ42はそのデータと関係する意思決定演算の殆ど或は全てを実行し得て、加速器44はそのデータに対する数学的に集中的な演算の殆ど或は全てを実行し得る。しかしながらマシン40は任意の所望の方式でそのデータ処理を分割する。
<ホストプロセッサの動作>
一実施例において、ホストプロセッサ42は、ソナー・アレイ(図5)等の遠隔装置から生データを受信し、その結果としての処理データをその遠隔装置に提供する。
<パイプライン加速器>
パイプライン加速器44はメッセージ・ハンドラー64からメッセージ・オブジェクトを受信し解読して、そのオブジェクト内のデータ及び/或はコマンドを所望の仕向先に効果的に送る。この技術は、処理ユニット62及びパイプライン74によって具現化されたアルゴリズムの数が比較的小さい場合に特に有用であり、よってルータ61は省略され得る。代替的には、処理ユニット62或は番号パイプライン74によって具現化されたアルゴリズムの数が比較的大きい場合、ルータ61はメッセージ・ハンドラー64からメッセージ・オブジェクトを受信し解読して、そのオブジェクト内のデータ及び/或はコマンドを加速器44内の所望の仕向先に効果的に送る。
加速器44からメッセージ・オブジェクトを受信すると、メッセージ・ハンドラー64は先ずそのメッセージ・ヘッダーを解読して、回復されたデータを指定された仕向先に送る。
更に図3で参照されるように、ホストプロセッサ44がデータを受信し処理してから、そのデータを更なる処理のためにパイプライン加速器44に送信する先に記載された実施例に対する代替例が存在する。
更に図3で参照されるように、一実施例において、パイプライン・バス50は規格133MHzPCIバスであり、パイプライン74は1つ或はそれ以上の規格PMCカード上に含まれ、メモリ52は各々が各PMCカード上に位置決めされている1つ或はそれ以上のフラッシュメモリである。
図4は、本発明の実施例に従った、図3のピア−ベクトル・マシン40を組み入れるソナー・システム80のブロック線図である。マシン40に加えて、システム80は、ソナー信号を受信し伝送するための変換要素841−84nから成るアレイ82、ディジタル−アナログ変換器(DAC)861−86n、アナログ−ディジタル変換器(ADC)881−88n、並びに、データ・インターフェース90を含む。ソナー信号を生成し処理することがしばしば数学的に集中的な機能であるので、マシン40はしばしばこれらの機能を、図3と連携されて先に議論されたように、従来の計算マシン(多数プロセッサ・マシン10(図1)等)が所与のクロック周波数でできるものよりも、より迅速に且つ効率的に実行できる。
14 共同プロセッサ
40 ピア−ベクトル・マシン
42 ホストプロセッサ
44 パイプライン加速器
46 プロセッサ・メモリ
48 インターフェース・メモリ
50 パイプライン・バス
52 ファームウェア・メモリ
54 生データ入力ポート
58 処理データ出力ポート
61 ルータ
62 処理ユニット
64 メッセージ・ハンドラー
66 処理ユニット・メモリ
68 ハンドラー・メモリ
70 加速器コンフィギュレーション・レジストリ
72 メッセージ・コンフィギュレーション・レジストリ
74 ハードウェアに組み込まれたパイプライン
80 ソナー・システム
84 要素
86 ディジタル−アナログ変換器
88 アナログ−ディジタル変換器
90 データ・インターフェース
Claims (27)
- ピア−ベクトル・マシンであって、
プログラムを実行するように動作でき、そのプログラムに応じて第1ホスト・データを生成するように動作できるホストプロセッサと、
前記ホストプロセッサと結合されて、前記第1ホスト・データを受信して、該第1ホスト・データから第1パイプライン・データを生成するように動作できるパイプライン加速器と、
を備えるピア−ベクトル・マシン。 - 前記ホストプロセッサが、
第2データを受信し、
前記第2データから前記第1ホスト・データを生成するように更に動作できる、請求項1に記載のピア−ベクトル・マシン。 - 前記ホストプロセッサが、
前記パイプライン加速器から前記第1パイプライン・データを受信し、
前記第1パイプライン・データを処理するように更に動作できる、請求項1に記載のピア−ベクトル・マシン。 - 前記ホストプロセッサが、
前記パイプライン加速器から前記第1パイプライン・データを受信し、
前記第1パイプライン・データから前記第1ホスト・データを生成するように更に動作できる、請求項1に記載のピア−ベクトル・マシン。 - 前記ホストプロセッサと結合されると共に前記パイプライン加速器と結合され、第1メモリ区分を有するインターフェース・メモリを更に含み、
前記ホストプロセッサが、
前記第1メモリ区分に前記第1ホスト・データを記憶し、
前記第1ホスト・データを前記第1メモリ区分から前記パイプライン加速器に提供するように動作できる、請求項1に記載のピア−ベクトル・マシン。 - 前記ホストプロセッサと結合されると共に前記パイプライン加速器と結合され、第1及び第2のメモリ区分を有するインターフェース・メモリを更に含み、
前記ホストプロセッサが、
前記第1メモリ区分に前記第1ホスト・データを記憶し、
前記第1メモリ区分から前記パイプライン加速器に前記第1ホスト・データを提供し、
前記パイプライン加速器から前記第1パイプライン・データを受信し、
前記第2メモリ区分に前記第1パイプライン・データを記憶し、
前記第2メモリ区分から前記ホストプロセッサまで前記第1パイプライン・データを検索し、
前記第1パイプライン・データを処理するように動作できる、請求項1に記載のピア−ベクトル・マシン。 - 前記ホストプロセッサが前記パイプライン加速器を構成するように動作できる、請求項1に記載のピア−ベクトル・マシン。
- 前記パイプライン加速器が、プログラマブル論理集積回路を含む、請求項1に記載のピア−ベクトル・マシン。
- ピア−ベクトル・マシンであって、
第1パイプライン・データを生成するように動作できるパイプライン加速器と、
前記パイプライン加速器と結合されると共に、プログラムを実行するように動作でき、そのプログラムに応じて第1パイプライン・データを受信し、該第1パイプライン・データから第1ホスト・データを生成するように動作できるホストプロセッサと、
を備えるピア−ベクトル・マシン。 - 前記パイプライン加速器が、
第2データを受信し、
前記第2データから前記第1パイプライン・データを生成するように更に動作できる、請求項9に記載のピア−ベクトル・マシン。 - 前記パイプライン加速器が、
前記ホストプロセッサから前記第1ホスト・データを受信し、
前記第1ホスト・データを処理するように更に動作できる、請求項9に記載のピア−ベクトル・マシン。 - 前記パイプライン加速器が、
前記ホストプロセッサから前記第1ホスト・データを受信し、
前記第1ホスト・データから前記第1パイプライン・データを生成するように更に動作できる、請求項9に記載のピア−ベクトル・マシン。 - 前記パイプライン加速器と結合されると共に前記ホストプロセッサと結合され、第1メモリ区分を有するインターフェース・メモリを更に含み、
前記ホストプロセッサが、
前記第1メモリ区分に前記パイプライン加速器からの前記第1パイプライン・データを記憶し、
前記第1メモリ区分から前記第1パイプライン・データを検索するように動作できる、請求項9に記載のピア−ベクトル・マシン。 - 前記パイプライン加速器と結合されると共に前記ホストプロセッサと結合され、第1及び第2のメモリ区分を有するインターフェース・メモリを更に含み、
前記ホストプロセッサが、
前記第1メモリ区分に前記パイプライン加速器からの前記第1パイプライン・データを記憶し、
前記第1メモリ区分から前記第1パイプライン・データを検索し、
前記第2メモリ区分に前記第1ホスト・データを記憶し、
前記第2メモリ区分から前記パイプライン加速器まで前記第1ホスト・データを提供するように動作でき、
前記パイプライン加速器が前記第2メモリ区分から受信した前記第1ホスト・データを処理するように動作できる、請求項9に記載のピア−ベクトル・マシン。 - 前記ホストプロセッサが前記パイプライン加速器を構成するように動作できる、請求項9に記載のピア−ベクトル・マシン。
- システムであって、
生データを生成するように動作できる装置と、
前記装置と結合されると共に、プログラムを実行するように動作でき、前記プログラムに応じて前記生データからホスト・データを生成するように動作できるホストプロセッサと、
前記ホストプロセッサと結合されると共に、前記ホスト・データを受信して該ホスト・データからパイプライン・データを生成するように動作できるパイプライン加速器と、
を備えるシステム。 - システムであって、
生データを生成するように動作できる装置と、
前記装置と結合されると共に、前記生データからパイプライン・データを生成するように動作できるパイプライン加速器と、
前記パイプライン加速器と結合されると共に、プログラムを実行するように動作でき、前記プログラムに応じて前記パイプライン・データを受信し、そして前記パイプライン・データからホスト・データを生成するように動作できるホストプロセッサと、
を備えるシステム。 - 方法であって、
ホストプロセッサによってプログラムを実行することによって第1ホスト・データを生成し、
パイプライン加速器によって前記第1ホスト・データから第1パイプライン・データを生成することを含む方法。 - 生データを受信し、
前記第1ホスト・データを生成することが、前記生データから前記第1ホスト・データを生成することを更に含む、請求項18に記載の方法。 - 前記第1ホスト・データを生成することが、前記第1パイプライン・データから前記第1ホスト・データを生成することを含む、請求項18に記載の方法。
- 前記ホストプロセッサによって前記プログラムを実行することによって前記第1パイプライン・データから第2ホスト・データを生成することを更に含む、請求項18に記載の方法。
- 前記ホストプロセッサによって前記プログラムを実行することによって前記パイプライン加速器を構成することを更に含む、請求項18に記載の方法。
- パイプライン加速器によって第1パイプライン・データを生成し、
ホストプロセッサによってプログラムを実行することによって前記第1パイプライン・データから第1ホスト・データを生成することを含む方法。 - 生データを受信することを更に含み、
前記第1パイプライン・データを生成することが、前記生データから前記第1パイプライン・データを生成することを含む、請求項23に記載の方法。 - 前記第1パイプライン・データを生成することが、前記第1ホスト・データから前記第1パイプライン・データを生成することを含む、請求項23に記載の方法。
- 前記パイプライン加速器によって前記第1ホスト・データから第2パイプライン・データを生成することを更に含む、請求項23に記載の方法。
- 前記ホストプロセッサによって前記プログラムを実行することによって前記パイプライン加速器を構成することを更に含む、請求項23に記載の方法。
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