JP2002281079A - 画像データ伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部メモリとの接続を考慮したインターフェ
ース機能を搭載していない情報圧縮処理用ＬＳＩを用い
て容易に構成可能な画像データ伝送装置を提供する。 【解決手段】 ＭＰＥＧ２エンコーダＬＳＩ２２により
情報圧縮処理が施された画像データは、ＦＩＦＯライト
コントロール回路２３を介してＦＩＦＯメモリ２４に格
納される。ＦＩＦＯライトコントロール回路２３は、Ｆ
ＩＦＯメモリ２４に格納されたデータ量が所定量に達す
ると、ＣＰＵ１２に対して割り込み信号ＭＩＲＱを供給
する。ＣＰＵ１２は、割り込み処理を開始し、ＦＩＦＯ
リードコントロール回路２５を介してＦＩＦＯメモリ２
４に格納されたデータを読み出し、必要なプロトコルヘ
ッダを付加する処理を行う。該処理後のデータがイーサ
ネット（登録商標）回路１４を介してイーサネット上に
送出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イーサネットやフ
ァーストイーサネットなどのＬＡＮ（Local AreaNetwor
k）に画像データを送出する画像データ伝送装置に関
し、特に、カメラで撮影した動画像などの連続するスト
リ−ムデータをリアルタイムで送出するものに関する。

【０００２】

【従来の技術】ネットワーク画像伝送システムは、図７
に示すように、伝送装置（サーバ）１０１と、受信装置
（クライアント）２０１と、これらを相互に接続するネ
ットワークバス（例えばイーサネットのネットワークバ
ス、以下「イーサネット」という）１００とで構成され
る。サーバ１０１は、カメラで撮影した映像信号をＭＰ
ＥＧ（Motion Picture Expert Group）１若しくはＭＰ
ＥＧ２で圧縮しパケット化してイーサネット１００に送
出する。クライアント２０１では、このデータを受信し
て伸長し、表示モニタ３０１に表示する。以下にサーバ
１０１の構成を説明する。

【０００３】（１）伝送装置（サーバ）１０１の構成 図８は、サーバ１０１の回路構成を示したものである。
サーバ１０１は、入力ビデオ信号をＭＰＥＧ２に（また
はＭＰＥＧ１）に準拠した情報圧縮処理を行うＭＰＥＧ
エンコーダ回路１１１と、この圧縮されたデータ（ＭＰ
ＥＧ２：プログラムストリームＰＳ、ＭＰＥＧ１：シス
テムストリームまたはエレメンタリーストリーム）をイ
ーサネット１００に送出するイーサネット回路１１４
と、ソフトウェア処理を行い全体的な制御を行うＣＰＵ
（Central Processing Unit）１１２、ＤＲＡＭ（Dynam
ic Random Access Memory）１１３と、データバス１１
５とで構成される。

【０００４】このうちＭＰＥＧエンコーダ回路１１１
は、主にＡ／Ｄ変換器（シンクセパレータ、同期回路を
含む）１２１と、ＭＰＥＧ２エンコーダＬＳＩ１２２
と、ＦＩＦＯ（First In First Out）メモリ１２３とで
構成される。 （２）ビデオデータの流れ ここでは、入力されたビデオ信号がイーサネット１００
に送出されるまでの過程を簡単に説明する。

【０００５】図８に示すサーバ１０１の回路構成におい
て、入力されたビデオ信号は、ディジタルデータに変換
された後、ＭＰＥＧ２エンコーダＬＳＩ１２２にて圧縮
され、プログラムストリームＰＳの形式で出力される。
このプログラムストリームＰＳは、一旦ＦＩＦＯメモリ
１２３に保持され、ＣＰＵ１１２の制御によりデータバ
ス１１５を介してＤＲＡＭ１１３に書き込まれる。更に
ここでＵＤＰ（User Datagram Protocol）やＩＰ（Inte
rnet Protocol）のヘッダなどの情報が付加されてイー
サネット回路１１４に送られ、パケット毎にイーサネッ
ト１００上に送出される。以上がサーバ１０１における
ビデオデータの流れである。

【０００６】（３）ＦＩＦＯメモリ１２３の書き込み・
読み出し動作 ここでは、ＭＰＥＧエンコーダ回路１１１のＦＩＦＯメ
モリ１２３の書き込み・読み出し動作について説明す
る。ＭＰＥＧ２エンコーダＬＳＩ１２２から出力された
プログラムストリームＰＳは、同ＬＳＩ１２２から出力
されるライトリセット信号ＷＲやライトイネーブル信号
ＷＥによって制御され、ＦＩＦＯメモリ１２３に書き込
まれる。

【０００７】ＦＩＦＯメモリ１２３に書き込まれたデー
タは、ＭＰＥＧ２エンコーダＬＳＩ１２２から出力され
るリードリセット信号ＲＲやリードイネーブル信号ＲＥ
の制御により読み出される。以下に、ＦＩＦＯメモリ１
２３の読み出し動作について、図９のタイミングチャー
トも参照して説明する。

【０００８】図９（ａ）に示されたフレームパルスＦＰ
は、入力ビデオ信号のフレーム周期で切り替わる信号で
ある。ＭＰＥＧ２エンコーダＬＳＩ１２２は、このフレ
ームパルスＦＰからＭＰＥＧ割り込み要求パルスＭＩＲ
Ｑを生成し、出力している。そして、このＭＰＥＧ割り
込み要求パルスＭＩＲＱは、ＣＰＵ１１２のハードウェ
ア割り込み端子に入力されており、ＣＰＵ１１２に対
し、１フレーム期間に１回ハードウェア割り込みを要求
する。割り込みが発生すると、図１０（ａ）に示すＭＰ
ＥＧ割り込みルーチンが実行され、ＣＰＵ１１２はＣＰ
Ｕデータバス１１５及びＡＤＸを介してＭＰＥＧ２エン
コーダＬＳＩ１２２にアクセスし、ＬＳＩ内部のレジス
タをセットすることで、リードイネーブル信号ＲＥがア
クティブとなり読み出し動作が開始される。

【０００９】ＣＰＵ１１２は、１回の割り込み処理で１
つのピクチャ（Ｉピクチャ、ＰピクチャまたはＢピクチ
ャのいずれか）を構成するデータ数だけＦＩＦＯメモリ
１２３から読み出している。１つのピクチャを構成する
データ量はフレームごとに異なるため、ＭＰＥＧ２エン
コーダＬＳＩ１２２ではＦＩＦＯメモリ１２３に書き込
まれたデータ数を、図９に示すように、フレーム周期の
先頭で内部レジスタ（以下「ＦＩＦＯリードレジスタ」
という）にＸ１バイト、Ｘ２バイト、Ｘ３バイト‥とい
うように書き込む仕組みを備えている。

【００１０】（４）ソフトウエアの動作 ＦＩＦＯメモリ１２３に保持されたプログラムストリー
ムＰＳを読み出してイーサネットパケットを生成するま
でのソフトウエアの動作を、図９のタイミングチヤート
と図１０のフローチャートに沿って説明する。

【００１１】入力ビデオ信号のフレーム周期で発生する
ハードウェア割り込み（ＭＰＥＧ割り込み）要求ＭＩＲ
Ｑにより、図１０（ａ）に示すＭＰＥＧ割り込みルーチ
ン（フェーズＡ１、図９（ｄ）参照）がスタートする。
ステップＳ１０１では、ＭＰＥＧ２エンコーダＬＳＩ１
２２の内部レジスタであるＦＩＦＯリードレジスタの内
容（図９（ｂ）のＸ１バイト）を読み、現在のフレーム
期間内に読み出すべきデータのバイト数を得る。

【００１２】ステップＳ１０２では、このバイト数だけ
ＦＩＦＯメモリ１２３からデータを読み出し、ＤＲＡＭ
１１３上に確保したＭＰＥＧエリアに書き込む。ステッ
プＳ１０３では、ＭＰＥＧ送信アプリケーション（図１
０（ｂ））をコールし、ＭＰＥＧ割り込みルーチンを終
了する。

【００１３】ステップＳ１０３によりＭＰＥＧ送信アプ
リケーションのフェーズＢ１（図９（ｅ）参照）がスタ
ートする。図１１は、プログラムストリームＰＳからパ
ケットを生成する手順を示したものであり、図１０とと
もに参照する。

【００１４】図１０（ｂ）のステップＳ１１１では、図
１１に示すように、ＤＲＡＭ１１３のＭＰＥＧエリアか
ら１４６０バイトのデータ（最後に読み出すデータは、
１４６０バイト以下の揚合がある）を読み出し、８バイ
トのＵＤＰヘッダと２０バイトのＩＰヘッダを付加する
（図１１（ｂ）（ｃ））。

【００１５】次いでこのデータをイーサネット回路１１
４のメモリに書き込み、送信開始手続きを行う（ステッ
プＳ１１２）。この後、イーサネット回路１１４による
ハードウェア処理となる。更にこのデータに１４バイト
のイーサネットヘッダが付加され（図１１（ｄ））、１
５０２バイトのパケットになる。このパケットがイーサ
ネット１０２に送り出される。

【００１６】図１０（ｂ）のステップＳ１１３では、Ｄ
ＲＡＭ１１３のＭＰＥＧエリアに書き込まれたデータが
あるかどうかチェックし、データが残っているならステ
ップＳ１１１に戻り、ステップＳ１１１〜Ｓ１１３の処
理を繰り返す。このように、イーサネット回路１１４
は、連続したデータをパケット（＝１５０２バイト）に
分割して順次イーサネット１００に送出する。

【００１７】ステップＳ１１３で、ＤＲＡＭ１１３のＭ
ＰＥＧエリアから読み出すデータが無くなった場合は、
ＭＰＥＧ送信アプリケーションを終了する。ＭＰＥＧ送
信アプリケーションが終了すると、イーサネット回路１
１４では内部のメモリに複数のパケットが保持されてお
り、このパケットをすべて送信し終わると、イーサネッ
ト回路１１４はＣＰＵ１１２にハードウェア割り込み要
求（以下「イーサネット割り込み要求」という）ＦＩＲ
Ｑを出し、再びソフトウェア処理に移る。この時、図１
０（ｃ）に示すイーサネット割り込みルーチンがコール
され、以下の処理が行われる（フェーズＣ１がスタート
する（図９（ｇ）参照））。

【００１８】ステップＳ１２１では、送信終了割り込み
かどうか判別し、送信終了割り込みでないときは、直ち
に処理を終了する。送信終了割り込みであるときは、イ
ーサネット回路１１４に対し、送信終了手続きを行い
（ステップＳ１２２）、パケット送信の時に使用してい
たイーサネット回路１１４のメモリをクリアし（ステッ
プＳ１２３）、イーサネット割り込みルーチンを終了す
る。

【００１９】以上が１フレーーム期間内に行う処理であ
る。次のフレームの割り込みが発生すると、ＭＰＥＧ割
り込みルーチンのフェーズＡ２がスタートし、同様にス
テップＳ１０１から処理を行う。このようなソフトウェ
ア処理により、ＭＰＥＧ２エンコーダＬＳＩ１２２から
随時出力されたプログラムストリームＰＳがパケット化
され、イーサネット１００に送り出される。

【００２０】

【発明が解決しようとする課題】上記サーバ１０１で
は、ＦＩＦＯメモリ１２３のリセット信号及びイネーブ
ル信号の出力やデータのタイミング調整などの制御は、
すべてＭＰＥＧ２エンコーダＬＳＩ１２２が行ってい
る。また、ＦＩＦＯメモリ１２３に書き込まれたデータ
数は、同ＬＳＩに内蔵されたＦＩＦＯリードレジスタに
保存されているため、ＣＰＵ１１２はこのＦＩＦＯリー
ドレジスタにアクセスすることで、容易にＦＩＦＯメモ
リ１２３に保持されているデータ量を知ることができ、
これにより、書き込まれたデータの数だけ読み出すこと
ができるため、データを壊さずに送信することができ
る。

【００２１】しかし、市販されている多くのＭＰＥＧエ
ンコーダＬＳＩは、これらのＦＩＦＯメモリとの接続を
考慮したインターフェース機能が搭載されていないた
め、上記サーバ１０１のようなＣＰＵを用いた組み込み
機器にそのまま実装することはできない。

【００２２】本発明はこの点に着目してなされたもので
あり、外部メモリとの接続を考慮したインターフェース
機能を搭載していない情報圧縮処理用ＬＳＩを用いて容
易に構成可能な画像データ伝送装置を提供することを目
的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、動画像データに対して情報圧
縮処理を施す情報圧縮手段を備え、該情報圧縮処理後の
画像データをネットワークに送出する画像データ伝送装
置において、前記情報圧縮手段の出力データを一時的に
記憶する記憶手段と、該記憶手段へのデータの書き込み
及び該記憶手段からのデータの読み出しを制御するメモ
リ制御手段と、前記画像データの送出のソフトウエア制
御を行う演算処理手段とを備え、前記メモリ制御手段
は、前記記憶手段に書き込まれたデータの量が所定量に
達する毎に前記演算処理手段に対して割り込み要求信号
を出力し、前記演算処理手段は、該割り込み要求信号に
応じて割り込み処理を開始し、前記メモリ制御手段を介
して前記記憶手段に書き込まれたデータを読み出し、必
要なプロトコルヘッダを付加する処理を行うことを特徴
とする。

【００２４】請求項２に記載の発明は、請求項１に記載
の画像データ伝送装置において、前記メモリ制御手段
は、前記記憶手段に対するデータの書き込みを制御する
書き込み制御手段と、前記記憶手段からのデータの読み
出しを制御する読み出し制御手段とからなり、前記書き
込み制御手段が前記記憶手段に書き込まれるデータ量を
監視して前記割り込み要求信号を出力し、前記読み出し
制御手段が前記演算処理手段からの指示に応じて前記記
憶手段に書き込まれたデータの読み出し動作を行うこと
を特徴とする。

【００２５】請求項３に記載の発明は、請求項１または
２に記載の画像データ伝送装置において、前記メモリ制
御手段は、前記記憶手段に書き込まれたデータ量が１パ
ケット分のデータ量に達する毎に、前記演算処理手段に
対して割り込み要求信号を出力することを特徴とする。

【００２６】

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。 （第１の実施形態）図１は本発明の一実施形態にかかる
画像データ伝送装置の構成を示すブロック図である。図
１の示す伝送装置（サーバ）１は、入力ビデオ信号をＭ
ＰＥＧ２に準拠した情報圧縮処理を行うＭＰＥＧエンコ
ーダ回路１１と、この圧縮されたデータ（プログラムス
トリームＰＳ）をイーサネット１００に送出するイーサ
ネット回路１４と、ソフトウェア処理を行い全体的な制
御を行うＣＰＵ（Central Processing Unit）１２、Ｄ
ＲＡＭ（Dynamic Random Access Memory）１３と、デー
タバス１５とで構成される。

【００２７】ＭＰＥＧエンコーダ回路１１は、入力ビデ
オ信号をディジタルデータに変換するＡ／Ｄ変換器（シ
ンクセパレータ、同期回路を含む）２１と、ＭＰＥＧ２
に準拠した情報圧縮処理を行うＭＰＥＧ２エンコーダＬ
ＳＩ２２と、ＦＩＦＯ（First In First Out）メモリ２
４と、ＦＩＦＯメモリ２４へのデータの書き込み制御を
行うＦＩＦＯライトコントロール回路２３と、ＦＩＦＯ
メモリ２４からのデータ読み出し制御を行うＦＩＦＯリ
ードコントロール回路２５とを備えている。ＭＰＥＧ２
エンコーダＬＳＩ２２は、ＦＩＦＯメモリ２４との間で
データの書き込み及び読み出しを行うためのインターフ
ェースを備えていないものであるため、ＦＩＦＯライト
コントロール回路２３及びＦＩＦＯリードコントロール
回路２４が設けられている。

【００２８】コントロール回路２３及び２５が、１）Ｆ
ＩＦＯメモリ２４のリセット及びイネーブル信号ＷＲ，
ＷＥ，ＲＲ，及びＲＥの生成と出力、２）ＦＩＦＯメモ
リ２４内のデータ量の管理、３）ＣＰＵ１２に対する割
り込み要求パルスＭＩＲＱの生成と出力、４）データの
タイミング調整などを行うことにより、ＭＰＥＧ２エン
コーダＬＳＩ２２は、ＦＩＦＯメモリ２４を介してＣＰ
Ｕ１２と接続することができる。

【００２９】以下に、コントロール回路２３及び２５に
ついてより具体的に説明する。ＦＩＦＯライトコントロ
ール回路２３は、図１に示すようにＦＩＦＯメモリ２４
の書き込み側（入力側）に配置され、ＭＰＥＧ２エンコ
ーダＬＳＩ２２から出力されるプログラムストリームＰ
Ｓを受け取り、ＦＩＦＯメモリ２４に書き込むためのタ
イミングが調整される。

【００３０】図２は、ＭＰＥＧ２エンコーダＬＳＩ２２
から出力されるストリームバリッド信号ＳＶからイーサ
ネットパケットが送出されるまでのタイミング関係を示
すタイミングチャートである。図２（ａ）のストリーム
バリッド信号ＳＶは、ＭＰＥＧ２エンコーダＬＳＩ２２
からプログラムストリームＰＳが８ビット出力される毎
に、高レベルになる信号である。ＦＩＦＯライトコント
ロール回路２３は、このストリームバリッド信号ＳＶを
カウントするライトカウンタを備えており、これにより
ＦＩＦＯメモリ２４に書き込まれたデータのバイト数
（データ量）を監視している。

【００３１】ライトカウンタは、同図（ｂ）に示すよう
に、ストリームバリッド信号ＳＶのカウントを行い、１
４６０バイトまでカウント動作を行う。ＦＩＦＯライト
コントロール回路２３は、ライトカウンタによるカウン
ト動作と同時に、ライトイネーブル信号ＲＥをアクティ
ブ（図２では低レベル）にして、ＦＩＦＯメモリ２４に
データを書き込んでいく（同図（ｄ））。１４６０バイ
トの書き込みが終了すると、割り込み要求パルスＭＩＲ
Ｑが出力され、ＣＰＵ１２に対してハードウェア割り込
みが要求される（同図（ｅ））。

【００３２】割り込み要求信号ＭＩＲＱがアクティブに
なるとソフトウェア処理が始まる。ＣＰＵ１２により、
ＭＰＥＧ割り込み処理ルーチンが実行され（同図
（ｆ））、ＦＩＦＯメモリ２４に書き込まれたデータが
読み出される。割り込み要求は１４６０バイトごとに発
生することになるが、これは図１１で示したように１パ
ケットを１５０２バイトで送るために必要なデータ量で
ある。本実施形態では、ＭＰＥＧ割り込み処理ルーチン
が１回実行される毎に、１パケットのデータが送信され
る（同図（ｊ））。

【００３３】ＦＩＦＯリードコントロール回路２５は、
図１に示すようにＦＩＦＯメモリ２４の読み出し側（出
力側）に配置されている。ＭＰＥＧ割り込み処理が実行
されると、ＣＰＵ１２は図示しないアドレスバスを介し
てＦＩＦＯリードコントロール回路２５にアクセスし、
ＦＩＦＯメモリ２４に格納されたデータの読み出しを要
求する。これを受けたＦＩＦＯリードコントロール回路
２５は、１４６０バイトだけデータを読み出すためにリ
ードイネーブル信号ＲＥを出力する（図２（ｈ）参
照）。ＦＩＦＯメモリ２４から読み出されたデータは、
ＣＰＵ１２の受け取れるタイミングに調整されデータバ
ス１５を介してＣＰＵ１２に渡される。

【００３４】次に、ソフトウェアの動作を図２のタイミ
ングチャート及び図３のフローチャートに沿って説明す
る。図２に示すように、ＦＩＦＯメモリ２４にデータが
１４６０バイト書き込まれた時、つまりＦＩＦＯライト
コントロール回路２３のライトカウンタが１４６０とな
った時に、割り込み信号ＭＩＲＱがアクティブになり、
ハードウェア割り込みが発生する。これにより、ＣＰＵ
１２より、ＭＰＥＧ割り込みルーチンが実行され、フェ
ーズＡ１がスタートする（図２（ｆ）参照）。

【００３５】図３のステップＳ１１では、ＤＲＡＭ１３
に格納されるリードリセット完了フラグＦＲＲＣの値が
「０」か否かを判別する。フラグＦＲＲＣが「０」であ
るときは、はじめてＭＰＥＧ割り込みルーチンが実行さ
れることを示している。この時、ＦＩＦＯメモリ２４の
読み出しアドレスの位置は不定となっているため、リセ
ット動作を行う（ステップＳ１２）。実際には、ＣＰＵ
１２が図示しないアドレスバスを介してＦＩＦＯリード
コントロール回路２５にアクセスし、リードリセット信
号ＲＲをアクティブにする（図２（ｇ）参照）。

【００３６】一方フラグＦＲＲＣが「１」であるとき
は、ＦＩＦＯメモリ２４をリセットする必要がないので
ステップＳ１４に進む。ステップＳ１３では、２回目以
降のＭＰＥＧ割り込みルーチンでリードリセットを行わ
ないようにするため、フラグＦＲＲＣを「１」にセット
する。

【００３７】ステップＳ１４では、ＦＩＦＯリードコン
トロール回路２５にアクセスして、リードイネーブル信
号ＲＥをアクティブにし、ＦＩＦＯメモリ２４から１４
６０バイトのデータを読み出す（図２（ｈ）参照）。ス
テップＳ１５では、ＦＩＦＯメモリ２４から読み出した
データを、ＤＲＡＭ１３上に確保したＭＰＥＧエリアに
書き込み、次いでＭＰＥＧ送信アプリケーション（図３
（ｂ））をコールし、ＭＰＥＧ割り込みルーチンを終了
する。

【００３８】次に、図３（ｂ）に示すＭＰＥＧ送信アプ
リケーションのフェーズＢ１がスタートする（図２
（ｉ）参照）。ステップＳ２１では、図１１に示すよう
に、ＤＲＡＭ１３のＭＰＥＧエリアから１４６０バイト
のデータを読み出し、８バイトのＵＤＰヘッダと２０バ
イトのＩＰヘッダを付加する。

【００３９】ステップＳ２２では、このデータをイーサ
ネット回路１４のメモリに書き込み、送信開始手続きを
行う。この後、イーサネット回路１４によるハードウェ
ア処理となる。すなわち、イーサネット回路１４のメモ
リに書き込まれたデータに１４バイトのイーサネットヘ
ッダが付加され、１５０２バイトのパケットが生成Ｓ
れ、このパケットがイーサネット１００に送り出される
（図２（ｊ））。ステップＳ２２実行後、ＭＰＥＧ送信
アプリケーションを終了する。

【００４０】一方、ハードウェアでは、ステップＳ２２
の処理によりイーサネット回路１４の内部メモリにパケ
ットが保持されるようになる。このパケットの送信が終
了すると、イーサネット回路１４はＣＰＵ１２に対しハ
ードウェア割り込み要求パルスＥＩＲＱを出し、再びソ
フトウェア処理に移る。

【００４１】この時、イーサネット割り込みルーチン
（図３（ｃ））がコールされ、フェーズＣ１がスタート
する（図２（ｋ）参照）。ステップＳ３１では、送信終
了割り込みかどうか判別し、送信終了割り込みでないと
きは直ちに処理を終了する。送信終了割り込みであると
きは、イーサネット回路１４に対し、送信終了手続きを
行い（ステップＳ３２）、パケット送信時に使用してい
たイーサネット回路１３のメモリをクリアし、イーサネ
ット割り込みルーチンを終了する。

【００４２】以上がＦＩＦＯライトコントロール回路２
３のライトカウンタが１４６０カウント終了するごとに
行う処理である。そして、次の１４６０カウントで出力
される割り込み信号ＭＩＲＱにより、再び割り込みが発
生しＭＰＥＧ割り込みルーチンが実行され、図２（ｆ）
のフェーズＡ２がスタートして同様にステップＳ１１か
ら処理を行う。

【００４３】図１のサーバ１では、ＭＰＥＧ圧縮したデ
ータにＵＤＰ／ＩＰのヘッダを付加してパケットをネッ
トワークに送出しているが、これらは主にＣＰＵ１２上
で動作するソフトウェアで処理されるため、ＭＰＥＧ２
エンコーダＬＳＩ２２から出力された圧縮データを、Ｃ
ＰＵ１２の要求に応じたタイミングでＣＰＵ１２に受け
渡す必要がある。通常、このような場合、ＭＰＥＧ２エ
ンコーダＬＳＩ２２の出力端にＦＩＦＯメモリ２４を置
いて、一時的にデータを保持することでＣＰＵ１２との
タイミング調整を行う。

【００４４】本実施形態では、ＭＰＥＧ２エンコーダＬ
ＳＩ２２は、ＦＩＦＯメモリに対するインターフェース
機能を持っていないので、ＦＩＦＯメモリ２４の前後に
インターフェース回路として、ＦＩＦＯライトコントロ
ール回路２３及びＦＩＦＯリードコントロール回路２５
を設け、ＦＩＦＯメモリ２４の書き込み状況を監視し、
一定量（本実施形態では１パケット分のデータ量である
１４６０バイト）のデータが書き込まれると、ハードウ
ェア割り込みＭＩＲＱを発生させてＦＩＦＯメモリ２４
の読み出し操作を行うようにした。これにより、ＦＩＦ
Ｏメモリ２４へのインターフェース機能を持たないＭＰ
ＥＧ２エンコーダＬＳＩ２２を、容易にシステムに組み
込むことができる。

【００４５】また１パケット（１４６０バイト）ずつＦ
ＩＦＯメモリ２４からデータを読み出してイーサネット
に送出することにより、ネットワークで衝突が発生する
可能性が低下し、ネットワークの効率を向上させること
ができる。すなわち、ネットワークが混雑している場合
に、一度に多くのパケットを送信すると、他のパケット
と衝突してパケットロスとなり、データが損失する可能
性がある。したがって、１パケットずつ間隔をあけて送
信した方が、衝突の発生を抑えることができ、ネットワ
ークの効率を向上させることができる。

【００４６】（第２の実施形態）図１に示す構成を採用
する場合、比較的処理速度の速いＣＰＵ（３２ビットＲ
ＩＳＣ ＣＰＵ以上）を使用したシステムでは問題はな
いが、１６ビットＣＰＵのように処理速度が遅いものを
使用した場合、以下のような不具合が発生する。

【００４７】すなわち第１の実施形態では、ＦＩＦＯメ
モリ２４の読み出しから各プロトコルのヘッダ付加まで
のプロセスを、１パケット（データ量は１４６０バイ
ト）ごとに行っていた。つまり、ＭＰＥＧハードウェア
割り込みＭＩＲＱが発生するとＭＰＥＧ割り込みルーチ
ンが実行され、これに続いてＭＰＥＧ送信アプリケーシ
ョン、イーサネット割り込みルーチンの順にプロセスの
切り替えが行われるため、ＣＰＵにかかる負荷は増大す
る。そして、最悪の場合、次のＭＰＥＧ割り込み要求Ｍ
ＩＲＱが発生するまでに処理が間に合わなくなり、送信
するデータが途中で途切れてしまう。その結果、クライ
アント側では、この壊れたデータを受信してデコードす
るため、画像の乱れが発生する。

【００４８】また、ＭＰＥＧ２などのビットレートが高
いデータを送信する場合、更にＣＰＵの負荷は増大する
ため、このような問題が頻繁に発生してしまう。そこ
で、本実施形態では、１回のＭＰＥＧ割り込み要求発生
時に、１０パケット分に相当する１４６００バイトのデ
ータをＦＩＦＯメモリ２４から読み出すようにしてい
る。

【００４９】図４は、本実施形態にかかる画像データ伝
送装置の構成を示すブロック図である。この装置は、図
１に示すＭＰＥＧエンコーダ回路１１に代えて、ＭＰＥ
Ｇエンコーダ回路１１ａが設けられている。ＭＰＥＧエ
ンコーダ回路１１ａは、図１に示すＦＩＦＯライトコン
トロール回路２３及びＦＩＦＯリードコントロール回路
２５が１つにまとめられたＦＩＦＯコントロール回路２
６を備えており、ＦＩＦＯコントロール回路２６が、Ｆ
ＩＦＯメモリ２４の書き込み及び読み出しの制御を行
う。ＦＩＦＯライトコントロール回路２６は、ライトカ
ウンタに加え、パケット数をカウントするパケットカウ
ンタを有する。

【００５０】ＦＩＦＯライトコントロール回路２６のラ
イトカウンタは、図５（ｂ）に示すように、１４６０バ
イトまでカウントし、パケットカウンタは同図（ｃ）に
示すように、ライトカウンタが１４６０バイトになると
１だけ更新する。パケットカウンタが１０になると、Ｆ
ＩＦＯメモリ２４に１４６０×１０＝１４６００バイト
のデータが書き込まれたことになり、この時にＭＰＥＧ
割り込み信号ＭＩＲＱをアクティブにする（同図（ｆ）
参照）。これにより、ＭＰＥＧ割り込みルーチンが実行
され、次に続くＭＰＥＧ送信アプリケーション、及びイ
ーサネット割り込みルーチンといったプロセス切り替え
を１ターン行うことで、１０パケット分のデータを送信
することができる。第１の実施形態と比較すると、ＭＰ
ＥＧ割り込みＭＩＲＱの発生回数とプロセス切り替えの
回数を１／１０に抑えることができ、ＣＰＵの負荷を大
幅に軽減することができる。

【００５１】次に本実施形態におけるソフトウェアの動
作を、図５のタイミングチャートと図６のフローチャー
トに沿って説明する。ＦＩＦＯメモリ２４にデータが１
４６００バイト書き込まれた時、つまりＦＩＦＯライト
コントロール回路２６のライトカウンタのカウント値が
１４６０、かつパケットカウンタのカウント値が１０に
なった時に、ハードウェア割り込みＭＩＲＱが発生し、
図６（ａ）のＭＰＥＧ割り込みルーチンのフェーズＡ１
がスタートする（図５（ｆ）（ｇ）参照）。

【００５２】図６（ａ）のＭＰＥＧ割り込みルーチンの
ステップＳ１１〜Ｓ１３及びステップＳ１５，Ｓ１６
は、図３（ａ）に示すルーチンと同一である。本実施形
態では、１４６０×１０＝１４６００バイト分まとめて
処理するので、ステップＳ１４ａでは、ＦＩＦＯメモリ
２４から１４６０×１０バイトのデータを読み出す。ス
テップＳ１６により、図６（ｂ）のＭＰＥＧ送信アプリ
ケーションのフェーズＢ１がスタートする（図５（ｊ）
参照）。

【００５３】図６（ｂ）のステップＳ２１及びＳ２２
は、図３（ｂ）に示すアプリケーションと同一である。
そしてステップＳ２３では、ＤＲＡＭ１３のＭＰＥＧエ
リアに書き込まれたデータがあるかどうかをチェック
し、データが残っているならステップＳ２１に戻り、ス
テップＳ２１〜Ｓ２３の処理を繰り返す。このように、
連続したデータをパケット（＝１５０２バイト）に分割
して順次イーサネットに送出する（図５（ｋ）参照）。
ＤＲＡＭ１３のＭＰＥＧエリアから読み出すデータが無
くなった場合は、ＭＰＥＧ送信アプリケーションを終了
する。

【００５４】図６（ｃ）のイーサネット割り込みルーチ
ンは、図３（ｃ）のルーチンと同一である。すなわち、
１０パケット分のデータ（１４６００バイト）の送信が
終了すると、イーサネット回路１４からハードウェア割
り込み要求パルスＥＩＲＱが出力され、図６（ｃ）のイ
ーサネット割り込みルーチンのフェーズＣ１がスタート
し（図５（ｌ）参照）、送信終了割り込みの場合には、
送信終了手続き及びイーサネット回路１４のメモリのク
リアが行われる。

【００５５】以上が、ＦＩＦＯライトコントロール回路
２６において［ライトカウンタ：１４６０カウント］か
つ［パケットカウンタ：１０カウント］ごとに行う処理
である。そして、次の１０パケット分のデータが書き込
まれた時に出力されるＭＰＥＧ割り込みパルスＭＩＲＱ
により、再び割り込みが発生し、ＭＰＥＧ割り込みルー
チンが実行され、図５（ｇ）に示すフェーズＡ２が開始
される。以後同様にステップＳ１１から処理が実行され
る。

【００５６】このような操作を繰り返すことによって、
ハードウェア割り込みとプロセス切り替えの回数を大幅
に減らすことができる。これによりＣＰＵ１２の負荷を
軽減させることができ、処理速度が遅いＣＰＵを用い
て、ＭＰＥＧ２などの転送レートが高いデータを伝送す
る場合に効果を発揮する。

【００５７】なお、上述した第１の実施形態では、２つ
のメモリコントロール回路、すなわちＦＩＦＯライトコ
ントロール回路２３及びＦＩＦＯリードコントロール回
路２５を用いて、ＦＩＦＯメモリ２４に格納されたデー
タ量が１パケット分のデータ量に達する毎にデータの読
み出し及びパケット送出を行うようにしたが、第２の実
施形態のように、複数パケット分をデータをまとめて送
出するようにしてもよい。また、第２の実施形態では、
単一のメモリコントロール回路、すなわちＦＩＦＯコン
トロール回路２６を用いて、ＦＩＦＯメモリ２４に格納
されたデータ量が１０パケット分のデータ量に達する毎
にデータの読み出し及びパケット送出を行うようにした
が、第１の実施形態のように、１パケットずつ送出する
ようにしてもよい。

【００５８】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、情報圧縮手段の出力データを一時的に記憶
する記憶手段へのデータの書き込み及び該記憶手段から
のデータの読み出しを制御するメモリ制御手段により、
記憶手段に書き込まれたデータの量が所定量の達する毎
に割り込み要求信号が出力され、画像データの送出のソ
フトウエア制御を行う演算処理手段により、割り込み要
求信号に応じた割り込み処理が実行され、メモリ制御手
段を介して記憶手段に書き込まれたデータが読み出さ
れ、必要なプロトコルヘッダが付加されるので、記憶手
段との接続を考慮したインターフェース機能を搭載して
いない演算処理手段を用いて画像データ伝送装置を容易
に構成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかる画像データ伝
送装置の構成を示すブロック図である。

【図２】図１に示す装置の動作を説明するためのタイミ
ングチャートである。

【図３】図１のＣＰＵで実行されるソフトウエア処理の
フローチャートである。

【図４】本発明の第２の実施形態にかかる画像データ伝
送装置の構成を示すブロック図である。

【図５】図４に示す装置の動作を説明するためのタイミ
ングチャートである。

【図６】図４のＣＰＵで実行されるソフトウエア処理の
フローチャートである。

【図７】従来の画像データ伝送システムの構成を示すブ
ロック図である。

【図８】図７の伝送装置の構成を示すブロック図であ
る。

【図９】図８に示す装置の動作を説明するためのタイム
チャートである。

【図１０】図８のＣＰＵで実行されるソフトウエア処理
のフローチャートである。

【図１１】イーサネット上にデータを送出するデータの
構成を説明するための図である。

【符号の説明】

１ 画像データ伝送装置 １１ ＭＰＥＧエンコーダ回路 １２ ＣＰＵ（演算処理手段） １３ ＤＲＡＭ １４ イーサネット回路 ２２ ＭＰＥＧ２エンコーダＬＳＩ（情報圧縮手段） ２３ ＦＩＦＯライトコントロール回路（メモリ制御手
段、書き込み制御手段） ２４ ＦＩＦＯメモリ（記憶手段） ２５ ＦＩＦＯリードコントロール回路（メモリ制御手
段、読み出し制御手段） ２６ ＦＩＦＯコントロール回路（メモリ制御手段）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 AA14 AC07 AC13 AC19 5B077 DD04 DD14 DD18 MM02 5B098 AA09 AA10 BA01 BB01 FF02 5K028 AA06 EE03 KK23 SS26 5K030 GA04 HB02 HB28 HC14 KA02 LA07 LE05 MB15

Claims (3)

【特許請求の範囲】
1. 【請求項１】 動画像データに対して情報圧縮処理を施
   す情報圧縮手段を備え、該情報圧縮処理後の画像データ
   をネットワークに送出する画像データ伝送装置におい
   て、 前記情報圧縮手段の出力データを一時的に記憶する記憶
   手段と、 該記憶手段へのデータの書き込み及び該記憶手段からの
   データの読み出しを制御するメモリ制御手段と、 前記画像データの送出のソフトウエア制御を行う演算処
   理手段とを備え、 前記メモリ制御手段は、前記記憶手段に書き込まれたデ
   ータの量が所定量に達する毎に前記演算処理手段に対し
   て割り込み要求信号を出力し、 前記演算処理手段は、該割り込み要求信号に応じて割り
   込み処理を開始し、前記メモリ制御手段を介して前記記
   憶手段に書き込まれたデータを読み出し、必要なプロト
   コルヘッダを付加する処理を行うことを特徴とする画像
   データ伝送装置。
2. 【請求項２】 前記メモリ制御手段は、前記記憶手段に
   対するデータの書き込みを制御する書き込み制御手段
   と、前記記憶手段からのデータの読み出しを制御する読
   み出し制御手段とからなり、前記書き込み制御手段が前
   記記憶手段に書き込まれるデータ量を監視して前記割り
   込み要求信号を出力し、前記読み出し制御手段が前記演
   算処理手段からの指示に応じて前記記憶手段に書き込ま
   れたデータの読み出し動作を行うことを特徴とする請求
   項１に記載の画像データ伝送装置。
3. 【請求項３】 前記メモリ制御手段は、前記記憶手段に
   書き込まれたデータ量が１パケット分のデータ量に達す
   る毎に、前記演算処理手段に対して割り込み要求信号を
   出力することを特徴とする請求項１または２に記載の画
   像データ伝送装置。