JP2000092469A - デジタル受信端末 - Google Patents

Abstract

(57)【要約】 【課題】 多くの回路が共用する描画メモリへのアクセ
スの優先権を動的に変更でき、アクセス権を効率よく分
配制御でき、システム全体のパフォーマンスを上げるこ
とができるデジタル受信端末を提供する。 【解決手段】 プライオリティ回路１２で次のアクセス
を決定する際に、ＣＰＵ及び各回路のアクセスリクエス
トそれぞれに対し、ＣＰＵ２からの設定値と内部または
外部からの信号、検出値を演算し、描画メモリ１４への
アクセスの優先順位を変更できる構成にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル伝送を用
いるネットワークやデジタル放送からデータを受信し、
必要なデータを選択し取り出すことが可能なデジタル受
信端末（セットトップボックス等）に関し、特に多くの
回路が一つのメモリ、描画メモリを共用するシステムに
おける、各回路の描画メモりへのアクセス権の分配を行
うメモリコントロールに関するものである。

【０００２】

【従来の技術】図９は例えば、日経ＢＰ社 日経ニュー
メディア 別冊「インタラクティブ・テレビ」 Ｐ７１
等に示された従来のデジタル受信端末の詳細なブロック
図である。図９において、１はデジタル伝送を用いるネ
ットワークやデジタル放送を受信するネットワークイン
ターフェース、２はネットワークインターフェース１に
よって受信したデータを分析、加工して描画データを作
成するとともに、その他の回路の設定、制御を行なうＣ
ＰＵ、３はこのＣＰＵ２の処理を行なうためのデータ空
間をなすメインメモリ、４はこのＣＰＵ２を動作させる
に必要な最低限のソフトウェアや基本となる描画データ
を格納したＲＯＭ、５はネットワークインターフェース
１から受信したデータをフォーマットしたり、パケット
等を解析して元のデータを再構築するとともに、ＣＰＵ
２からのデータをフォーマットしたりパケットしてネッ
トワークインターフェース１に送信するデータ送受信回
路、５１はデータ送受信回路５が一時的にデータを格納
するデータ送受信ローカルメモリ、６はデータ送受信回
路５で処理したＭＰＥＧ信号をデジタルビデオ信号に再
構築するＭＰＥＧデコーダ、５２はＭＰＥＧデコーダ６
のデコードに必要なデコーダメモリ、７はＭＰＥＧデコ
ーダ６の出力またはアナログ入力をデジタル化した入力
にフィルタをかけ描画メモリ１４に書き込む機能を有す
るスケーリング回路、８は描画メモリ１４から読み出さ
れたデータを処理しＮＴＳＣ等の画像フォーマットに変
換するグラフィック出力回路、１０はＭＰＥＧ出力信号
とグラフィック信号をミックスする画像出力ＭＩＸ回
路、１１は描画メモリ１４に対しＣＰＵ２から指定され
た番地に指定されたデータを書き込んだりデータをコピ
ーするアクセラレート回路、５０はＣＰＵ２と、グラフ
ィック出力回路９と、スケーリング回路７と、アクセラ
レート回路１１とが前記描画メモリ１４にリード、ライ
トする際、これら回路が発するリード／ライトリクエス
トを受け付け、固定的な優先順位により次にどの回路が
描画メモリへアクセスするかを決定するプライオリティ
回路、１３はプライオリティ回路５０の出力により前記
各々の回路のアドレス、データを管理し、描画メモリ１
４にリード／ライトを行なうメモリドライブ、１４は描
画データとスケーリングデータを格納し、継続的に読み
出すための描画メモリである。

【０００３】図１０は図９のプライオリティ回路５０の
一般的な構成を示すブロック図である。図において、１
５はメインバスから各アクセスの優先順位を設定するレ
ジスタ、１６はこのレジスタ１５の設定値をマスクする
ことのできるゲート、１７は各回路のリード／ライトリ
クエストを受け付け、リクエストがきたらハイ信号を保
持するＲＳラッチ、１８はＲＳラッチ１７の出力により
リクエストがあると認識したときゲート１６を通過した
各レジスタ１５の優先順位を設定した値を比較し、次の
ドライブを設定するＭＡＸ値選択回路である。

【０００４】次に動作について説明する。ネットワーク
インターフェース１によって受信したデジタル伝送を用
いるネットワークやデジタル放送からの物理レイヤの信
号がＴＣレイヤ以上の信号に変換される。例えばＡＴＭ
（非同期転送モード）通信を用いてデータを転送してい
る場合はＡＴＭレイヤの信号に、ＣＡＴＶの場合はデジ
タル変調信号をＭＰＥＧ２ＴＳパケットに変換し、デー
タ送受信回路５で受信する。さらに、データ送受信回路
５では受信したデータを上位のプロトコルへ渡すために
パケットを解凍してデータを再構築する。例えばＡＴＭ
ならばＡＡＬレイヤまで解凍してデータを再構築し、例
えばＭＰＥＧ信号ならＰＥＳの状態まで解凍する。この
とき、データ送受信回路５ではデータを再構築するため
及びネットワーク等でのジッタを吸収するために、デー
タ送受信ローカルメモリ５１に一時的にデータを格納す
る。このデータ送受信ローカルメモリ５１で再構築した
データは、メインメモリ３に転送され、ＣＰＵ２により
処理されるか、または直接ＭＰＥＧデコーダ６によって
デコードされ画像データとして再構築される。ＣＰＵ２
へのデータ転送は、メインバスを用いるＤＭＡ転送によ
り、またはデータ処理回路がバスマスターとなり行われ
る。また、ネットワークが双方向である場合には、ＣＰ
Ｕ２からデータ送受信ローカルメモリ５１にデータを書
き込み、このデータをデータ送受信回路５で読み出しな
がらデータをフォーマットする。例えばＡＴＭならばＡ
ＡＬ、ＡＴＭレイヤ処理を施した後、ネットワークイン
ターフェース１に渡され、ネットワークに送信される。

【０００５】ＣＰＵ２は必要な時にＲＯＭ４からソフト
またはベースとなるデータを読み出し、処理を行なう。
また、ＣＰＵ２はメインメモリ３にデータを展開し、デ
ータの処理を施し、元の描画データを再構築し、描画デ
ータをメモリドライブ１３に転送し、描画メモリ１４に
再構築した描画データを書き込む。この時、ＣＰＵから
のアクセスのリクエストをプライオリティ回路５０に出
力し、描画メモリ１４へのアクセス権が確立するまで、
メインバスをホールドする。プライオリティ回路５０は
図１０に示すレジスタ１５に書き込まれた優先順位によ
り描画メモリ１４へのアクセス権を確立する。ＭＰＥＧ
デコーダ６はＭＰＥＧデータをデコードし、デジタルフ
ォーマットのビデオ、オーディオデータで出力する。Ｍ
ＰＥＧデコーダ６の画像出力、またはアナログ画像デー
タをデジタル化した信号は、スケーリング回路７で水
平、垂直方向にフィルタしリサンプリングされ、プライ
オリティ回路５０にリクエストを出力し描画メモリ１４
へのアクセス権が確立するまでデータを保持し、アクセ
ス権確立後メモリドライブ１３を経て描画メモリ１４へ
書き込まれる。グラフィク回路８は外部または内部で発
生する水平、垂直の同期信号によって描画メモリ１４に
書き込まれた描画データを規則的に読み出すために、定
期的に描画メモリへのアクセス権を割り振られるか、あ
るいはプライオリティ回路５０で最優先に描画メモリア
クセス権を与えられ、描画データを読み出し、フィルタ
やマトリクス処理を施す。この出力とＭＰＥＧデコード
されたデジタルビデオ信号とを画像ＭＩＸ回路９で重ね
あわせ処理をして出力する。また、アクセラレート回路
１１はＣＰＵ２の命令によりプライオリティ回路５０に
リクエストをだし描画メモリ１４へのアクセス権が確立
した後、描画メモリへの書き込み、描画メモリ１４内で
のリードモディファイライトによるコピー機能等を実現
する。

【０００６】プライオリティ回路５０は図１０で示すよ
うに、それぞれの回路からくるリクエスト信号をＲＳラ
ッチ１７で保持する。この各リクエストに対し、ＣＰＵ
２から各レジスタ１５に設定された優先順位がゲート１
６で与えられ、ＭＡＸ値選択回路１８で最も優先順位の
高いアクセスが選択され、次の描画メモリへのアクセス
を決定する。

【０００７】

【発明が解決しようとする課題】上記のように、従来の
デジタル受信端末においては、各回路の描画メモリへの
アクセス権をコントロールするプライオリティ回路は、
単に複数のアクセスに対し固定的に割り振られた優先順
位によりアクセス権を付与しているため、多くの回路が
一つのメモリ（描画メモリ）を共用する場合、効率よく
アクセス権を分配することができないという問題点があ
った。また、効率よくアクセス権が分配されるように優
先順位を変更するには、ＣＰＵ２が負荷の状況、アクセ
スの状況などを把握するためのアクセスが必要があり、
かつＣＰＵ２の処理能力の限界から、高速に各回路の状
態を把握し、コントロールすることができないという問
題点があった。また、アクセス権が確立するまでは、メ
インバスのホールドや、描画メモリにアクセスする各回
路にデータを保存するためのバッファが必要であり、特
に優先順位が低くアクセス量が多い場合は大きなバッフ
ァが必要となるという問題点があった。さらに、画像デ
ータのリード／ライトの途中ではプライオリティを変更
することができないため、同時に複数の画像データを読
み出すためには、描画メモリのアクセスの高速化あるい
は大容量化が必要であるという問題点があった。

【０００８】本発明は上記のような問題点を解決するた
めになされたもので、デジタル受信端末において、プラ
イオリティ回路で制御される共用の描画メモリへのアク
セス権の優先順位を、外部からのアクセス、外部または
内部のタイミング信号の利用及び演算によって求めた信
号等によって動的に変更することにより、共用メモリへ
のアクセス権を効率よく分配し、受信端末システム全体
のパフォーマンスを上げることを目的とする。

【０００９】

【課題を解決するための手段】本発明のデジタル受信端
末の第１の構成は、ＣＰＵと、メインメモリと、ＲＯＭ
と、少なくとも描画データを格納し、他のデータを一つ
以上一時格納する描画メモリと、受信データの再構築、
データの伸長による画像の復元、データの取り込み、お
よび描画出力の各動作を行い、前記描画メモリを共有す
る複数の回路からなるデータ処理回路と、前記ＣＰＵ及
びデータ処理回路の前記描画メモリへのアクセス権を決
定するプライオリティ回路と、前記描画メモリのメモリ
ドライブとを備え、受信したデジタルデータから必要な
データを選択し取り出すもので、前記プライオリティ回
路で次のアクセスを決定する際に、前記リクエストそれ
ぞれに対し、前記ＣＰＵおよび外部信号あるいは内部の
演算信号により変更可能な優先順位情報を付加し、前記
描画メモリにアクセスする優先順位を前記ＣＰＵおよび
データ処理回路の情報に基づき動的に変更するようにし
たものである。

【００１０】本発明のデジタル受信端末の第２の構成
は、第１の構成において、描画するのに必要な外部また
は内部で発振する水平同期信号、垂直同期信号、及び前
記両同期信号を元にしたブランキング信号の少なくとも
いずれかに基づく優先順位情報を付加し、優先順位を変
更するようにしたものである。

【００１１】本発明のデジタル受信端末の第３の構成
は、第１の構成において、ＣＰＵ及びデータ処理回路の
描画メモリへのアクセスデータ量を一定時間毎に把握
し、このデータ量に基づく優先順位情報を付加し、優先
順位を変更するようにしたものである。

【００１２】本発明のデジタル受信端末の第４の構成
は、第１の構成において、ＣＰＵ及びデータ処理回路の
描画メモリ内の処理されていない残存データ量を一定時
間毎に把握し、これらデータ量を基準値等と比較する機
構を設け、これらのデータ量に基づく優先順位情報を付
加し、優先順位を変更するようにしたものである。

【００１３】本発明のデジタル受信端末の第５の構成
は、第１の構成において、ＣＰＵからアクセスする描画
メモリのアドレスを観測、比較する手段を設け、この比
較結果に基づき描画メモリの特定のアドレスへの優先順
位を変更するようにしたものである。

【００１４】本発明のデジタル受信端末の第６の構成
は、第１の構成における前記データ処理回路が複数のラ
インを読み出し内挿する機能を備えており、画像データ
の相関性を利用し、前記ライン間のデータの差をコード
化する回路と、そのコード信号を描画メモリまたは専用
メモリに保存し読み出す機構を設け、このコード信号を
デコードした信号に基づく優先順位情報を付加し、優先
順位を動的に変更するようにしたものである。

【００１５】

【発明の実施の形態】以下、本発明の一実施の形態のデ
ジタル受信端末における各回路から共用の描画メモリへ
のアクセス権をコントロールするメモリコントロール回
路について図面に基づき詳述する。 実施の形態１．図１は本発明に係るインタラクティブテ
レビ等に示された一般的なデジタル受信端末のブロック
図である。図１において、図９と同一符号のものは同一
の動作をするものとする。但し、データ送受信回路５お
よびＭＰＥＧデコーダ６は描画メモリ１４をスケーリン
グ回路７、グラフィック出力回路８、アクセラレート回
路１１と共用する機構になっており、本発明のプライオ
リティ回路１２にリクエストをだし、メモリドライブ１
３にアドレス、データを出力するものである。１０は描
画メモリ１４に書き込まれたＭＰＥＧデータを同期信号
にあわせて一定レートで読み出すＭＰＥＧ出力回路、１
２は本発明の複数の回路で描画メモリ１４を共用し、有
効にコントロールするためのプライオリティ回路であ
る。

【００１６】図２は本発明の実施の形態１に係るプライ
オリティ回路の一例を示すブロック図である。図２にお
いて、図１０と同一符号のものは同一の動作をするもの
とする。１９は描画メモリ１４を共用する各回路からの
情報、例えばバッファ残量が片側の入力に接続され、も
う一つの入力にはＣＰＵ２からレジスタ１５に設定され
た各回路の優先順位が接続され、両者を演算する演算器
である。

【００１７】次に動作について説明する。図１に示す本
発明に係るデジタル受信端末は図９の従来例とほぼ同等
であるが、描画メモリ１４がデータ送受信回路５、ＭＰ
ＥＧデコーダ６、スケーリング回路７、グラフィック出
力回路８、ＭＰＥＧ出力回路１０、アクセラレート回路
１１によって共用されている。このメモリ共用により、
本発明に係る受信端末では、描画メモリ１４を描画デー
タ、受信データ、送信データ、スケーリングデータ、お
よびＭＰＥＧデータで共用することになり、ＣＰＵ２か
らの描画データのライト／リード、データ送受信回路５
の受信データのリード及び送信データのライト、ＭＰＥ
Ｇデコーダ６の画像データのライト／リード、アクセラ
レート回路１１のリード／ライト、スケーリング回路７
のライト、グラフィック回路６の描画データのリード、
並びにＭＰＥＧ出力回路１０のリードの各リクエストを
プライオリティ回路１２で受け付け、メモリドライブ１
３で描画メモリ１４にアクセスする。

【００１８】図２に示すように、プライオリティ回路１
２は前述した各々のリード、ライトリクエストをＲＳラ
ッチ１７で受け付ける。このＲＳラッチ１７は各リクエ
ストが来ると出力をＨレベルにし、メモリドライブ１３
がプライオリティ回路１２にアクセスを完了したという
ＡＣＫ信号を返すまでＨレベルを保持する。レジスタ１
５はメインバスに接続されており、ＣＰＵ２により随時
書き込みが可能である。このレジスタ１５に各回路の優
先順位に合わせて、優先順位が高いものほど大きな値を
設定し、優先順位が低いものは小さな値を設定する。こ
のレジスタ１５に設定された値と描画メモリにアクセス
する各回路のバッファの残量を演算器１９で減算し、優
先順位の高いものでもバッファ残量が多いときは優先順
位が低くなるように作用させる。演算器１９の出力とＲ
Ｓラッチの出力とをゲート１６でゲートする。ゲート１
６のひとつの入力は、例えばＣＰＵ２からコントロール
できるレジスタに接続され、オン、オフのコントロール
ができる。また、ゲート１６の入力を、ＲＳラッチ１７
の出力により、リクエストがないアクセスは優先順位を
最も低くできるため、リクエストのでている回路のみ優
先順位の比較を行なうことができる。ゲート１６の出力
でＭＡＸ値選択回路１８で優先順位が高い信号を判別
し、そのリクエストを出した回路を選択する信号をメモ
リドライブ１３に送り、メモリドライブはその処理の実
行が終了する直前にＡＣＫ信号を送り、リクエストを解
除させる。

【００１９】以上のように、本実施の形態では、従来例
のように描画メモリ１４へのアクセス権の優先順位が固
定されておらず、プライオリティ回路１２で決定される
優先順位を予め決められたレジスタ１５の設定値だけで
なく、演算器１９を設け、各アクセス回路のバッファの
データ残量をも演算値として加味し、逐次変更できるよ
うに構成している。従って、予め決められた優先順位上
位の処理が重要でなくても先に処理されるという不具合
をなくせる。各アクセス回路のバッファのデータ残量を
観測しながら優先順位を逐次変更することができるの
で、アクセス権の分配が効率よく良好に行える。しか
も、ＣＰＵ２のリソースを削くことなく、またＣＰＵよ
りはるかに高速な優先順位の変更を可能としたので、各
アクセス回路のバッファを最適な量に減らすことがで
き、かつバスのホールドも減らすことができ、デジタル
受信端末システムの効率も上げることができる。

【００２０】実施の形態２．上記の実施の形態１では、
メモリを共有する各回路のバッファ残量を観測し、優先
順位を随時変更するようにしたものであるが、この実施
の形態２では水平、垂直の同期信号または両同期信号を
元に作成したブランキング信号を利用する実施の形態を
示す。図３はこの実施の形態２のデジタル受信端末のメ
モリコントロール回路を示すブロック図である。図３に
おいて、プライオリティ回路１２は実施の形態１で説明
したものと同一である。２１は、水平同期信号をトリガ
に水平画素をカウントする水平カウンタ、２２は垂直同
期信号をトリガに垂直走査線をカウントする垂直カウン
タ、２３はメインバスから設定可能な水平比較値設定レ
ジスタ、２４はメインバスから設定可能な垂直比較値設
定レジスタ、２５は水平比較値設定レジスタ２３、垂直
比較値設定レジスタ２４の値と水平カウンタ２１、垂直
カウンタ２２の値を比較し、その大きさによりプライオ
リティを変更する値に変換する比較変換回路、２６は水
平、垂直の各々の比較変換回路２５の出力をＭＩＸしプ
ライオリティ回路１２の可変コントロールとゲートコン
トロールに信号を出力するＭＩＸ回路である

【００２１】図４はこの水平、垂直同期信号を用いたプ
ライオリティ回路１２により決定された各回路のアクセ
スの一例を２次元の時間軸で表現した説明図である。横
方向を水平方向の時間軸とし、縦方向を垂直方向の時間
軸とした。垂直のブランキング期間にデータ送信のアク
セスを集中させ、水平ブランキング期間にスケーリング
回路７の画像取り込みによるアクセスを集中させてい
る。また、画面上部ではグラフィック画像の出力、画面
上左下に位置することになる水平、垂直の大きい領域に
スケーリング画像の出力のアクセスとし、残りをＭＰＥ
Ｇデコーダの主動画像出力のためのアクセスに割り当て
ている。また、データ受信のアクセスは水平方向に定期
的に割り当てている。

【００２２】次に動作について説明する。ＣＰＵ２はプ
ライオリティ回路１２の中のレジスタ１５に優先順位を
設定するとともに、水平比較値設定レジスタ２３、垂直
比較値設定レジスタ２４に各々の回路のアクセスを優先
させたい時間を設定する。比較変換回路２５はこの水
平，垂直比較値設定レジスタ２３，２４の値が示す範囲
において、優先順位を変更する値を出力しＭＩＸ回路２
６でＭＩＸすることにより２次元時間軸で優先順位を変
更することができる。各々リクエスト毎に水平比較値レ
ジスタ２３、垂直比較値レジスタ２４、比較変換回路２
５、ＭＩＸ回路２６を備えれば、全てのリクエストを２
次元時間軸で優先順位を任意の時間に変更することがで
きる。

【００２３】以上のように構成したことにより、図４で
示すような時分割で各回路のアクセスを割り振る場合、
水平、垂直比較値設定レジスタ２３，２４を書き換える
だけで容易に実現できる。例えばスケーリングの出力画
像の位置やグラフィック画像の出力位置を変えてもアク
セスを簡単に変更できるだけでなく、従来はグラフィッ
ク画像、スケーリング画像、ＭＰＥＧ動画像の３画像を
常時読み出し出力で切り替えていたのに対し、描画メモ
リのアクセスを切り替えることにより同一機能を実現で
きるので、共用しているメモリのアクセスを大幅に削減
でき、メモリのバス幅やクロックスピードを落とすこと
ができる。また、描画メモリ１４特有の垂直ブランキン
グ期間にアクセラレート機能やデータ送信を割り振るた
めの優先順位の変更が可能となり、メモリアクセスの時
分割を容易にし、かつ描画メモリのアクセスを抑制する
ことができ、描画メモリを共用する受信端末全体のパフ
ォーマンスをあげることが可能である。

【００２４】実施の形態３．以下に描画メモリへのアク
セス量を一定時間毎に把握し、その結果に応じ優先順位
を変更する実施の形態３を示す。図５はこの実施の形態
３のデジタル受信端末のメモリコントロール回路１２を
示すブロック図である。図５において、１２は実施の形
態１で示したプライオリティ回路、３０はメモリドライ
ブ１３からそのアクセスが完了したことを示すＡＣＫ信
号をカウントするＡＣＫカウンタ、３１はＣＰＵ２から
メインバスにより基準値を設定される比較値レジスタ、
３２はＡＣＫカウンタ３０にメモリバスからの設定され
た値で初期設定または一定時間後にクリアを行うクリア
信号発生回路、２５は図３と同様であるが、ＡＣＫカウ
ンタ３０の出力と比較値レジスタ３１の値を比較し、優
先順位の情報に変換する比較変換回路である。

【００２５】次に動作について説明する。プライオリテ
ィ回路１２で選択されたリクエストは選択信号としてメ
モリドライブ１３へ渡され、これに応じてメモリドライ
ブ１３は描画メモリ１４へアクセスし、完了後ＡＣＫ信
号をプライオリティ回路１２へ出力する。ＡＣＫカウン
タ３０はこのＡＣＫ信号の数を個々のリクエスト毎にカ
ウントし保持する。ＣＰＵ２は所定または制御が必要な
時間間隔をクリア信号発生回路３２に設定する。クリア
信号発生回路３２はＣＰＵ２に指定された周期でＡＣＫ
カウンタ３０をクリア、リセットする。このためＡＣＫ
カウンタ３０の値は一定時間毎の各回路の描画メモリ１
４のアクセス量を示す。このアクセス量と予め比較値レ
ジスタ３１に設定していた基準値とを比較変換回路２５
で比較し、アクセス量が基準値より多いいときは優先順
位を下げるように、アクセス量が少ない時は優先順位を
上げるように補正値をプライオリティ回路１２の可変コ
ントロール入力に出力し、一定量以上にアクセスが多い
時はプライオリティ回路１２のゲートコントロール入力
でアクセスを止めるように比較演算回路２５は動作す
る。

【００２６】以上のように、ＡＣＫ信号をカウントする
ことにより各回路の描画メモリへのアクセス量を一定時
間毎に把握し、このアクセス量で直ちに優先順位を変更
できるように構成したので、描画メモリへのアクセス権
を効率よく分配でき、描画メモリを共用しながらデータ
の送受信のレート制御を容易に実現できる。例えば、ネ
ットワーク受信回路の１次バッファとして描画メモリを
兼用して使用する場合、受信データのアクセス量をＡＣ
Ｋカウンタ３０のクリア信号を利用することにより平均
的なレートを判断し、優先順位を変更することが可能と
なる。また、送信回路のバッファとして描画メモリ１４
を共用して使用する場合、定レートやピークレートでの
送信がＣＰＵ２の負荷を割くことなく容易にレート制御
できる。描画メモリへのアクセスや受信端末全体のパフ
ォーマンスを常に容易に最良の状態に保つことができ
る。

【００２７】実施の形態４．以下に実施の形態４に係わ
る描画メモリのデータの残存量を一定時間毎に把握し、
その結果に応じ、優先順位を変更する実施の形態を示
す。図６はこの実施の形態４のデジタル受信端末のメモ
リコントロール回路を示すブロック図である。図６にお
いて、１２は実施の形態１で示したプライオリティ回
路、３１はＣＰＵ２からメインバスにより基準値を設定
される比較値レジスタ、３３はＣＰＵにより周期を設定
できるタイマー、３４はタイマー３３の出力と各回路で
それぞれ把握している一定時間に処理をしなければなら
ないデータの残存値とを比較し、残時間での処理量を計
算し、優先順位の情報に変換する処理量変換回路であ
る。

【００２８】次に動作について説明する。各々描画メモ
リを共有する回路では、一定時間で処理しなければなら
ないデータ量をＣＰＵ２により設定されるか、あるいは
ＴＯＴＡＬのデータ量から計算した基準値を保持し、こ
の基準値からメモリへのアクセスがあるたびに処理の完
了したデータ量を減じ、常にタイマー３３の周期の中で
処理を終了するデータ量を把握し、このデータを残存デ
ータとして処理量変換回路３４に出力する。処理量変換
回路３４はこの残存データ量とタイマーの値とを比較演
算し、優先順位データに変換する。処理量変換回路３４
では処理を完了しなければならないデータが多い時には
プライオリティ回路１２の可変コントロール入力にプラ
イオリティを上げるデータを出力し、残存データのメモ
リアクセスを完了させるように動作する。

【００２９】以上のように構成したので、残存データ量
を任意の一定時間毎に把握し、この残存データ量に基づ
き描画メモリ１４へのアクセスをコントロールできる。
即ち、例えば一定時間内にネットワークにデータを転
送、受信する必要があるデータの送受信や、少なくとも
次のラインまでにデータを描画メモリ１４に書き込む必
要のあるスケーリング回路において、まだ描画メモリ１
４にアクセスできていないデータと処理終了までの時間
を管理し、処理を加速することができるので、一定時間
でのデータ処理を確実にすることができる。各々描画メ
モリ１４にアクセスするためのバッファメモリを小さく
することができ、かつデータ処理の時間コントロールが
可能になり、受信端末のパフォーマンスを上げることが
可能となる。

【００３０】実施の形態５．以下に、描画メモリの特定
アドレスへのＣＰＵからのアクセスの優先順位を変更す
る実施の形態を示す。図７はこの実施の形態５のデジタ
ル受信端末のメモリコントロール回路を示すブロック図
である。図７において、プライオリティ回路１２は実施
の形態１で示したものと同一であり、３５は優先順位を
変更したい描画メモリのアドレスを書き込むアドレスレ
ジスタ、３６はそのアドレスでの優先順位情報の変化量
を書き込む変化量レジスタ、３７はアドレスレジスタと
実際のアドレスを比較する比較器、３８は比較器３７の
結果アドレスが合致している時に、イネーブルするゲー
ト、３９は複数のアドレスによるプライオリティを加算
する加算器である。

【００３１】次に動作について説明する。ＣＰＵ２から
メインバスによりアドレスレジスタ３５に優先順位の変
更を必要とする描画メモリ１４のアドレスが書き込まれ
る。また、変化量レジスタ３６にはそのアドレスに合致
した優先順位情報の変化量を書き込んでおく。比較器３
７はＣＰＵ２が該当する描画メモリ１４のアドレスにリ
ード／ライトのアクセスを行なった時、アドレスレジス
タ３５の範囲内であればイネーブル信号をゲート３８に
出力し、変化量レジスタ３６の値を加算器におくる。こ
の時、他のアドレスはアクセスされていないので加算器
３９の入力はイネーブルになった変化量レジスタ３６の
値だけをプライオリティ回路１２の可変コントロールに
送るように構成される。

【００３２】以上のように、描画メモリ１４の特定アド
レス空間へのＣＰＵからのリード、ライトアクセスの優
先順位を変更できるように構成したので、例えばグラフ
ィック描画データが格納されているアドレス空間へのア
クセスとデータ送受信のためのデータが格納されている
アドレス空間へのアクセスの優先順位を変更することが
でき、急激な送受信のデータ増減に対し、柔軟に対応す
ることができる。またアドレス空間による優先順位の可
変に加え、リードとライトの優先順位をさらに可変にす
れば、受信端末として描画メモリ１４のアクセスの待ち
時間を最適に設定することができ、受信端末のパフォー
マンスを上げることができる。

【００３３】実施の形態６．以下に、画像データの相関
性によりメモリアクセスの優先順位を変更可能とする実
施の形態６のデータ受信端末を示す。図８はこの実施の
形態６のデジタル受信端末のメモリコントロール回路を
示すブロック図である。図８において、１２は実施の形
態１で示したプライオリティ回路、４１は描画メモリ１
４のグラフィックデータが格納されているアドレス空間
の現在リードしているラインをＣＰＵ２がアクセスした
ことによりコード化が必要か否か判定するコード化コン
トロール回路、４２はある一定の描画データのブロック
の先頭に書き込まれたコードデータをデコードし、優先
順位可変データに変換するデコード回路、４３はグラフ
ィックデータの前ラインデータを描画メモリから一時的
に蓄積する前ライン用バッファＲＡＭ、４４はグラフィ
ックデータの現ラインデータを描画メモリから一時的に
蓄積する現ライン用バッファＲＡＭ、４５は前，現ライ
ン用バッファＲＡＭ４３，４４のアドレスを管理し、バ
ッファの残量が一定値以下になるとプライオリティ回路
１２にリクエストを出力するバッファＲＡＭアドレス管
理ブロック、４６はスイッチ、４７は減算器、４８はラ
イン間の差分データを優先順位情報に変換し、これをコ
ード化するコード化回路、４９は２ライン間の信号を内
挿するライン間内挿回路である。

【００３４】次に動作について説明する。通常、グラフ
ィック画像データや動画像データは画角変換や画質改善
のためにライン間の内挿処理を行なう。この場合、描画
メモリ１４に現在補正するラインの前のラインのデータ
が格納されているので、現ラインと同様に過去のライン
を同時に描画メモリ１４から読み出し、それぞれ前ライ
ン用バッファＲＡＭ４３、現ライン用バッファＲＡＭ４
４にデータを一次蓄積してタイミングをそろえ、ライン
間内挿回路４９でライン間内挿処理を行なう構成をとる
場合、複数のラインを読み出すことになり描画メモリの
アクセスが倍増する。画像データの特性上、垂直方向の
データの相関性が高いことにより、ライン間の差分を計
算しライン間の差分が少ない時は、次のフレームで同一
ラインを読み出す際に、特に内挿用の前ラインのデータ
をなくしても画質が劣化しない。そこで差分データに応
じ、差分データが大きい時は優先順位を上げるように、
少ない時は優先順位を下げるようにコード化回路４８で
優先順位情報に変換する。これを描画メモリ１４の特定
アドレスに書き込む。次のフレームを読み出す際、この
コード化データを読み出し、デコード回路４２でデコー
ドし、プライオリティ回路１２の可変コントロール入力
とゲートコントロール入力に入力し、優先順位を変更
し、前ラインデータの獲得を制御する。新たにデータを
書き換えたことをコード化コントロール回路４１で検出
した場合は、再びコード化を行い、次フレームに適応す
る。

【００３５】以上のように、画像の相関性を優先順位情
報に変換、コード化し、次フレームの読み出しの際に優
先順位の可変データとして使用するように構成したの
で、例えば相関性が強く静的な部分が多いグラフィック
画像のライン間内挿処理を施す場合などでは、常時複数
ラインの読み出しを必要としていた描画メモリ１４のア
クセスを大幅に減らすことができ、描画メモリ１４を共
用している他の回路のアクセスを増やすことが可能とな
り、システムのパフォーマンスを向上することができ
る。

【００３６】

【発明の効果】以上のように、本発明のデジタル受信端
末の第１の構成においては、ＣＰＵと、メインメモリ
と、ＲＯＭと、少なくとも描画データを格納し、他のデ
ータを一つ以上一時格納する描画メモリと、受信データ
の再構築、データの伸長による画像の復元、データの取
り込み、および描画出力の各動作を行い、前記描画メモ
リを共有する複数の回路からなるデータ処理回路と、前
記ＣＰＵ及びデータ処理回路の前記描画メモリへのアク
セス権を決定するプライオリティ回路と、前記描画メモ
リのメモリドライブとを備え、受信したデジタルデータ
から必要なデータを選択し取り出すものにおいて、前記
プライオリティ回路で次のアクセスを決定する際に、前
記リクエストそれぞれに対し、前記ＣＰＵおよび外部信
号あるいは内部の演算信号により変更可能な優先順位情
報を付加し、前記描画メモリにアクセスする優先順位を
前記ＣＰＵおよびデータ処理回路の情報に基づき動的に
変更するようにしたので、ＣＰＵ処理速度よりはるかに
高速に必要でかつ任意の優先順位でメモリへのアクセス
を制御でき、また各アクセス回路のバッファを最適な量
に減らし受信端末全体のパフォーマンスをあげられると
いう効果がある。

【００３７】本発明のデジタル受信端末の第２の構成に
おいては、第１の構成において、描画するのに必要な外
部または内部で発振する水平同期信号、垂直同期信号、
及び前記両同期信号を元にしたブランキング信号の少な
くともいずれかに基づく優先順位情報を付加し、優先順
位を変更するようにしたので、メモリへのアクセス権の
優先順位をＣＰＵリソースを損なうことなく変更でき、
時分割のメモリアクセスの制御を容易に行なうことがで
きるとともに、従来の手法に比較しメモリアクセス量を
大幅に減らすことができ、受信端末全体のパフォーマン
スをあげられるという効果がある。

【００３８】本発明のデジタル受信端末の第３の構成に
おいては、第１の構成において、ＣＰＵ及びデータ処理
回路の描画メモリへのアクセスデータ量を一定時間毎に
把握し、このデータ量に基づく優先順位情報を付加し、
優先順位を変更するようにしたので、描画メモリと共用
しながらデータの送受信のレート制御を容易に実現で
き、受信端末全体のパフォーマンスをあげられるという
効果がある。

【００３９】本発明のデジタル受信端末の第４の構成に
おいては、第１の構成において、ＣＰＵ及びデータ処理
回路の描画メモリ内の処理されていない残存データ量を
一定時間毎に把握し、これらデータ量を基準値等と比較
する機構を設け、これらのデータ量に基づく優先順位情
報を付加し、優先順位を変更するようにしたので、一定
時間内でデータの処理が確実にでき、それぞれの機能に
あわせたメモリコントロールを最適なバッファ量で実現
でき、受信端末システム全体のパフォーマンスをあげら
れるという効果がある。

【００４０】本発明のデジタル受信端末の第５の構成に
おいては、第１の構成において、ＣＰＵからアクセスす
る描画メモリのアドレスを観測、比較する手段を設け、
この比較結果に基づき描画メモリの特定のアドレスへの
優先順位を変更するようにしたので、急激な送受信のデ
ータ増減に対し柔軟に対応することができ、アクセスの
待ち時間を最適に設定することができ、受信端末システ
ム全体のパフォーマンスを上げられるという効果があ
る。

【００４１】本発明のデジタル受信端末の第６の構成に
おいては、第１の構成において、前記データ処理回路が
複数のラインを読み出し内挿する機能を備えており、画
像データの相関性を利用し、前記ライン間のデータの差
をコード化する回路と、そのコード信号を描画メモリま
たは専用メモリに保存し読み出す機構を設け、このコー
ド信号をデコードした信号に基づく優先順位情報を付加
し、優先順位を動的に変更するようにしたので、画像デ
ータのメモリへのアクセスを減らすことができ、メモリ
を共用している他の回路のアクセスを増やすことが可能
となり、受信端末システムのパフォーマンスを向上でき
るという効果がある。

【図面の簡単な説明】

【図１】 本発明のデジタル受信端末を示すブロック図
である。

【図２】 本発明の実施の形態１のデジタル受信端末の
プライオリティ回路を示すブロック図である。

【図３】 本発明の実施の形態２のデジタル受信端末の
メモリコントロール回路を示すブロック図である。

【図４】 本発明の実施の形態２に係る同期信号を用い
た時分割制御を示した説明図である。

【図５】 本発明の実施の形態３のデジタル受信端末の
メモリコントロール回路を示すブロック図である。

【図６】 本発明の実施の形態４のデジタル受信端末の
メモリコントロール回路を示すブロック図である。

【図７】 本発明の実施の形態５のデジタル受信端末の
メモリコントロール回路を示すブロック図である。

【図８】 本発明の実施の形態６のデジタル受信端末の
メモリコントロール回路を示すブロック図である。

【図９】 従来例のデジタル受信端末を示すブロック図
である。

【図１０】 従来例のデジタル受信端末のプライオリテ
ィ回路を示すブロック図である。

【符号の説明】

１ ネットワークインタフェース、２ ＣＰＵ、３ メ
インメモリ、４ ＲＯＭ、５ データ送受信回路、６
ＭＰＥＧデコーダ、７ スケーリング回路、８グラフィ
ックス出力回路、９ 画像出力ＭＩＸ回路、１０ ＭＰ
ＥＧ出力回路、１１ アクセラレート回路、１２，５０
プライオリティ回路、１３ メモリドライブ回路、１
４ 描画メモリ、１５ レジスタ、１６ ゲート、１７
ＲＳラッチ、１８ ＭＡＸ値選択回路、１９ 演算
器、２１ 水平カウンタ、２２ 垂直カウンタ、２３
水平比較値設定レジスタ、２４ 垂直比較値設定レジス
タ、２５ 比較変換回路、３０ ＡＣＫカウンタ、３１
比較値レジスタ、３２ クリア信号発生回路、３３
タイマー、３４ 処理量変換回路、３５ アドレスレジ
スタ、３６ 変化量レジスタ、３７ 比較器、３８ ゲ
ート、３９ 加算器、４１ コード化コントロール回
路、４２ デコード回路、４３ 前ライン用バッファＲ
ＡＭ、４４ 現ライン用バッファＲＡＭ、４５ バッフ
ァＲＡＭアドレス管理ブロック、４６ スイッチ、４７
減算器、４８ コード化回路、４９ ライン間内挿回
路、５１ データ送受信ローカルメモリ、５２デコーダ
メモリ。

フロントページの続き Ｆターム(参考） 5B061 BA01 BB04 BC02 BC05 5C059 KK07 PP04 SS02 SS06 UA05 UA31 UA36 UA37 5C064 BA01 BA07 BB05 BB10 BC20 BC25 BC27 BD07 BD08

Claims (6)

【特許請求の範囲】
1. 【請求項１】 デジタル伝送を用いるネットワークやデ
   ジタル放送から受信したデータを分析、加工して描画デ
   ータを作成し、かつ他の回路の設定、制御を行なうＣＰ
   Ｕと、このＣＰＵの処理を行なうためのデータ空間をな
   すメインメモリと、このＣＰＵを動作させるためのソフ
   トウェアや基本となる描画データを格納したＲＯＭと、
   少なくとも前記描画データを格納し、かつ他のデータを
   少なくとも一つ以上一時格納する描画メモリと、それぞ
   れ前記受信データの再構築、データの伸長による画像の
   復元、データの取り込み、および描画出力の各動作を行
   い、前記描画メモリを共有する複数の回路からなるデー
   タ処理回路と、前記ＣＰＵおよびデータ処理回路が前記
   描画メモリにリード、ライトするときにこれら回路が発
   するリード／ライトリクエストを受け付け、前記描画メ
   モリへの次のアクセスを決定するプライオリティ回路
   と、このプライオリティ回路の出力により前記ＣＰＵお
   よびデータ処理回路のアドレス、データを管理し、前記
   描画メモリにリード／ライトを行なうメモリドライブと
   を備え、前記受信データから必要なデータを選択し取り
   出すデジタル受信端末において、前記プライオリティ回
   路で次のアクセスを決定する際に、前記リクエストそれ
   ぞれに対し、前記ＣＰＵおよび外部信号あるいは内部の
   演算信号により変更可能な優先順位情報を付加し、前記
   描画メモリにアクセスする優先順位を前記ＣＰＵおよび
   データ処理回路の情報に基づき動的に変更するようにし
   たことを特徴とするデジタル受信端末。
2. 【請求項２】 描画するのに必要な外部または内部で発
   振する水平同期信号、垂直同期信号、及び前記両同期信
   号を元にしたブランキング信号の少なくともいずれかに
   基づく優先順位情報を付加し、優先順位を変更するよう
   にしたことを特徴とする請求項１記載のデジタル受信端
   末。
3. 【請求項３】 前記ＣＰＵ及びデータ処理回路の前記描
   画メモリへのアクセスデータ量を一定時間毎に把握し、
   このデータ量に基づく優先順位情報を付加し、優先順位
   を変更するようにしたことを特徴とする請求項１記載の
   デジタル受信端末。
4. 【請求項４】 前記ＣＰＵ及びデータ処理回路の前記描
   画メモリ内の残存データ量を一定時間毎に把握し、この
   データ量に基づく優先順位情報を付加し、優先順位を変
   更するようにしたことを特徴とする請求項１記載のデジ
   タル受信端末。
5. 【請求項５】 前記ＣＰＵからアクセスする前記描画メ
   モリのアドレスを観測、比較する手段を設け、この比較
   結果に基づき前記描画メモリの特定のアドレスへの優先
   順位を変更するようにしたことを特徴とする請求項１記
   載のデジタル受信端末。
6. 【請求項６】 画像データまたは描画データを取り扱う
   前記データ処理回路は複数のラインを読み出し内挿する
   機能を備えており、前記ライン間のデータの差をコード
   化する回路と、そのコード信号を前記描画メモリまたは
   専用メモリに保存し読み出す機構を設け、このコード信
   号をデコードした信号に基づく優先順位情報を付加し、
   優先順位を動的に変更するようにしたことを特徴とする
   請求項１記載のデジタル受信端末。