JP4319268B2 - 動画像復号方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、動画像復号方法及び装置に関する。
【０００２】
【従来の技術】
動画像復号装置では、構成の簡単化のために、１つのメモリバスに複数の処理部を接続し、メモリを、メモリ制御部を介してメモリバスに接続している。このメモリには、ビデオ符号化データ、ビデオ復号データ、ユーザデータ及びオーディオデータが格納される。メモリとしては通常のＤＲＡＭでもよいが、より高速なアクセスを可能にするために、ランバスＤＲＡＭなどの同期式ＲＡＭが用いられる。
【０００３】
動画像復号装置では、復号したビデオ信号の１フレーム期間（例えば１／３０秒）で１フレーム分の復号処理を行えばよい。
しかし、画像によって符号化データの圧縮率や予測方法が異なるので、画像によって符号化データ量及びその復号処理時間が異なる。
そこで、複数の処理部の各々に小バッファメモリを備え、メモリ制御部で各処理部からの割込要求を受け付けてバス権調停を行っている。
【０００４】
【発明が解決しようとする課題】
しかし、画像によって符号化データ量及び復号処理時間が異なることから、割込要求が競合する場合があり、同期式ＲＡＭがランダムアクセス的な使用となってメモリアクセス効率が悪くなる。このため、ハードウエア全体の性能を高める必要があり、製品がコスト高になる原因となる。
【０００５】
また、ＬＳＩ設計においては開発期間短縮のために一般にシミュレーションが行われるが、どのような条件でワーストケースのメモリアクセス要求が生ずるかを特定するのが困難であるので、ワーストケースを想定したシミュレーションしかできない。しかも、数秒分のビットストリームについて設計シミュレーションを行うのに数日要する場合もある。
【０００６】
そこで、現状では、ＬＳＩを設計し製造した後に、これに多くのビットストリームを入力して実機試験を行うことより、ＬＳＩの動作を保証している。
しかし、ワーストケースでの動作が保証されているかどうか不明である。また、実機試験で動作が保証されなかった場合には、ＬＳＩを設計変更し、同様の処理を繰り返さなければならないので、ＬＳＩの開発期間が長くなる。これを避けるために、必要以上の高性能のＬＳＩを製造すると、コスト高となる。
【０００７】
本発明の目的は、このような問題点に鑑み、ＲＡＭに対するアクセス効率のよい動画像復号方法及び装置を提供することにある。
本発明の他の目的は、要求仕様を満たすための設計が容易な動画像復号方法及び装置を提供することにある。
【０００８】
第１態様では、複数の処理部の各々とメモリバスとの間にバッファメモリ部が接続され、該メモリバスにメモリ制御部を介しＲＡＭが接続された動画像復号装置であって、該メモリ制御部は、複数の該バッファメモリ部の各々に対しタイムスロットを周期的に割り当て、各タイムスロットにおいて、対応する該バッファメモリ部と該ＲＡＭとの間のアクセスを制御する。
【０００９】
ＲＡＭとしてはＳＲＡＭでもよいが、容量が比較的大きいので、記憶密度が高くて安価なＤＲＡＭが実用的である。また、通常のＤＲＡＭであっても、ページモードのように行アドレスを指定してコラムアドレスを連続的に変化させることにより、ランダムアクセスよりも高速アクセスが可能である（アクセス効率が高い）が、ランバスＤＲＡＭやシンクロナスＤＲＡＭのように列アドレスを内部カウンタで連続的に変化させる同期式ＤＲＡＭの方がより高速にアクセスできるので好ましい。
【００１０】
この動画像復号装置によれば、タイムスロットでＲＡＭに対し連続的アクセスが行われるので、アクセス権が頻繁に切り替わってＲＡＭのアクセス効率が低下するのを防止することができる。
また、ＲＡＭに対するアクセスが最も厳しいワーストケースを想定してタイムスロットを定めることができるので、動画像復号装置の設計が容易になる。
【００１１】
第２態様の動画像復号装置では、第１態様において例えば図１に示す如く、多重ビットストリームを複数のビットストリームに分離するシステム多重分離部と、順に縦続接続された可変長復号部、逆量子化部及び逆ＤＣＴ部と、予測画像生成部と、該逆ＤＣＴ部及び該予測画像生成部の出力が供給される加算器と、復号画像データに基づいてビデオ信号を生成する画像出力部と、上記メモリ制御部が接続されたメモリバスとを有し、上記バッファメモリ部は、該システム多重分離部の出力端と該メモリバスとの間に接続された第１バッファメモリ部（２１）と、該可変長復号部の入力端と該メモリバスとの間に接続された第２バッファメモリ部（２２）と、該予測画像生成部の入力端と該メモリバスとの間に接続された第３バッファメモリ部（２３）と、該加算器の出力端と該メモリバスとの間に接続された第４バッファメモリ部（２４）と、該復号画像出力部の入力端と該メモリバスとの間に接続された第５バッファメモリ部（２５）とを有する。
【００１２】
第３態様の動画像復号装置では、第２態様において例えば図５に示す如く、上記メモリ制御部は、クロックを計数し計数値が周期的に変化するカウンタと、該カウンタの計数値に基づいて上記タイムスロットを生成するタイムスロット生成部（１２３）と、生成された該タイムスロットにおいて、対応する上記バッファメモリ部と上記ＲＡＭとの間のアクセスを制御するリード／ライト制御部（１２５）とを有する。
【００１３】
この動画像復号装置によれば、カウンタの計数値に基づいてタイムスロットを生成するので、タイムスロット幅の設定を容易に変更することができる。第４態様の動画像復号装置では、第３態様において例えば図６に示す如く、上記タイムスロット生成部は、タイムスロット群を繰り返し生成し、各タイムスロット群は、上記第２、第３及び第４バッファメモリ部の各々に対するタイムスロット（Ｖ、Ｐ及びＤ）を有する。
【００１４】
この動画像復号装置によれば、第２、第３及び第４バッファメモリ部の必要な容量を小さくすることが可能となる。第５態様の動画像復号装置では、第４態様において例えば図７又は図１０に示す如く、上記タイムスロット生成部はさらに、１水平走査期間の整数倍の期間に上記第１及び第５バッファメモリ部に対するタイムスロット（Ｉ及びＡ）をそれぞれ１つ以上生成する。
【００１５】
第６態様の動画像復号装置では、例えば図９に示す如く、上記タイムスロット生成部は、上記第３及び第４バッファメモリ部に対するタイムスロット幅（Ｐ及びＤ）を一定にし、上記第２バッファメモリ部に対するタイムスロット（Ｖ）の終了時点を、該第２バッファメモリ部へのデータ格納により該第２バッファメモリ部の空領域が無くなった時点とする。
【００１６】
第２バッファメモリ部では１マクロブロック当たりのデータ量が圧縮率により異なるが、このようにすれば、第２バッファメモリ部についてＲＡＭの同一行に対し連続アクセスできるデータ量が多くなるので、ＲＡＭに対するアクセス効率が向上する。第７態様の動画像復号装置では、第３態様において例えば図１１に示す如く、上記タイムスロット生成部は、タイムスロット群を繰り返し生成し、各タイムスロット群は、上記第１〜第５バッファメモリ部の各々に対するタイムスロット（Ｉ、Ｖ、Ｐ、Ｄ及びＡ）を有する。
【００１７】
この動画像復号装置によれば、各タイムスロットの周期が短くかつ一定になるので、第１〜第５バッファメモリ部の必要な容量を削減することができる。第８態様の動画像復号装置では、第７態様において例えば図１２及び図１３に示す如く、上記第２バッファメモリ部（２２）は、その未処理データ量が減少して設定値になったときに割込要求信号（ＩＲＱＶ）を上記メモリ制御部（１２Ａ）に供給し、上記タイムスロット生成部（１２３Ａ）は、第１タイムスロット群を繰り返し生成し、各第１タイムスロット群は、上記第１及び第３〜第５バッファメモリ部の各々に対するタイムスロット（Ｉ、Ｐ、Ｄ及びＡ）を有し、該タイムスロット生成部はさらに、該割込要求信号に応答し、現第１タイムスロット群の終了を待って第２タイムスロット群を生成し、該第２タイムスロット群は、上記第１、第２及び第５バッファメモリ部の各々に対するタイムスロット（Ｉ、Ｖ及びＡ）を有する。
【００１８】
第２バッファメモリ部については１マクロブロック当たり転送すべきデータ量が圧縮率により異なるが、この動画像復号装置によれば、例外的な割り込み処理により、第２バッファメモリ部についてＲＡＭの同一行に対し連続アクセスできるデータ量が多くなるので、ＲＡＭに対するアクセス効率が向上する。第９態様の動画像復号装置では、第８態様において例えば図１３に示す如く、上記第１タイムスロット群幅と上記第２タイムスロット群幅は等しい。
【００１９】
この動画像復号装置によれば、第１及び第５バッファメモリ部に対するタイムスロットの周期が割り込みによらず一定になるので、第１及び第５バッファメモリ部の容量を削減することができる。第１０態様の動画像復号装置では、第４又は７態様において、上記タイムスロット生成部は、上記タイムスロット群をｋ水平走査期間(ここでｋは正の整数）にｋ×［（１水平走査線上の画素数）／２５６］個生成し、ここに［］は括弧内の値の整数部分を意味する。
【００２０】
この動画像復号装置によれば、マクロブロック単位でバッファメモリ部がアクセス可能になるので、バッファメモリ部の容量を小さくすることができる。第１１態様では、第４乃至１０態様のいずれか１つにおいて例えば図７（Ｃ）及び図８に示す如く、上記メモリ制御部は、上記カウンタの計数値に基づいて復号処理期間を画像表示期間と対応させ、復号処理における垂直ブランキング期間に相当する期間において、上記第１バッファメモリ部に対するタイムスロット（Ｉ）のみ１水平走査期間に少なくとも１つ生成し、上記第２〜第５バッファメモリ部に対するタイムスロットを生成せず、空き時間において、上記ＲＡＭに対し画像データ以外のデータのアクセスを制御する。
【００２１】
第１バッファメモリ部へのビデオビットストリームは、転送時の転送レートが一定であるので、この動画像復号装置によれば、第１バッファメモリ部に要求される容量をできるだけ少なくすることができる。第１２態様の動画像復号装置では、第２乃至１１態様のいずれか１つにおいて例えば図２に示す如く、上記システム多重分離部は、入力ビットストリームをユーザデータ識別パターンと比較してユーザデータを該入力ビットストリームから分離し、該ユーザデータが分離されたビットストリームを上記第１バッファメモリ部に供給する。
【００２２】
ユーザデータについては、その量のワーストケースがＭＰＥＧで規定されていないので、ユーザデータのアクセスをタイムスロット制御から除外することにより、ＲＡＭに要求される転送レートをできるだけ小さくすることが可能となる。第１３態様の動画像復号装置では、第２乃至１２態様のいずれか１つにおいて例えば図３に示す如く、上記第１〜５バッファメモリ部はいずれも、書込アドレス及び読出アドレスをそれぞれ保持する入力ポインタ及び出力ポインタを備えたバッファメモリ（２２１）と、該書込アドレス及び読出アドレスに基づいて該バッファメモリ内の未処理データ領域又は空領域のサイズを演算する領域サイズ演算回路（２２２）と、該サイズを設定値と比較してアクセス要求信号を生成する比較回路（２２３）とを有する。
【００２３】
この動画像復号装置によれば、メモリ制御部でこのアクセス要求信号を用いることにより、メモリ制御部での制御が簡単になる。第１４態様の動画像復号装置では、第１３態様において例えば図４に示す如く、上記比較回路は、未処理データ領域サイズが減少して所定値（Ｓ０）以下になってから該未処理データ領域サイズが最大値（Ｓmax）になるまでの間、上記アクセス要求信号（ＲＱＶ）を活性化する。
【００２４】
第１５態様では、第１４態様において例えば図７（Ａ）に示す如く、上記メモリ制御部は、上記タイムスロットにおいて、該タイムスロットに対応した上記アクセス要求信号が活性化されているときのみ対応する上記バッファメモリ部と上記ＲＡＭとの間のアクセスを制御する。この動画像復号装置によれば、メモリ制御部での制御がさらに簡単になる。
【００２５】
第１６態様の動画像復号装置では、第１５態様において、上記メモリ制御部は、上記タイムスロットの開始時点において該タイムスロットに対応した上記アクセス要求信号が不活性であるとき、該タイムスロットを、上記ＲＡＭに対し画像データ以外のデータのアクセスを制御する。第１７態様の動画像復号装置では、第２乃至１６態様のいずれか１つにおいて、上記第２バッファメモリ部は、少なくとも、１マクロブロックの符号化データの規格上許容最大量の記憶容量を有し、該第２バッファメモリ部に対する上記タイムスロットの幅は、少なくとも、上記ＲＡＭから該最大量のデータを読み出して該第２バッファメモリ部へ転送するのに必要な時間である。
【００２６】
第１８態様の動画像復号装置では、第２乃至１６態様のいずれか１つにおいて、上記第２バッファメモリ部は、少なくとも、〔（１マクロブロックの符号化データの規格上許容最大量）×（該許容最大量のマクロブロックが１マクロブロックライン中に含まれる数Ｎ）−Ａ×（Ｎ−１）〕の記憶容量を有し、ここにＡ＝（１マクロブロックラインの符号化データの規格上許容最大量）／（１マクロブロックラインのマクロブロック数）であり、該第２バッファメモリ部に対する上記タイムスロットの幅は、少なくとも、上記ＲＡＭから量Ａのデータを読み出して該第２バッファメモリ部へ転送するのに必要な時間である。
【００２７】
第１９態様では、複数の処理部がメモリ制御部を介して同期式メモリをアクセスする動画像復号方法において、複数の該処理部の各々と該ＲＡＭとの間に各々備えられたバッファメモリ部を用意し、複数の該バッファメモリ部の各々に対しタイムスロットを周期的に割り当て、各タイムスロットにおいて、対応する該バッファメモリ部と該ＲＡＭとの間のアクセスを許可する。
【００２８】
第２０態様の動画像復号方法では、第１９態様において、上記ＲＡＭに対するアクセスが最も厳しいワーストケースを想定してタイムスロットを定める。この動画像復号方法によれば、ワーストケースでのアクセスが保証されるので、この保証のために実機試験を長時間行う必要がない。第２１態様の動画像復号方法では、第２０態様において例えば図８に示す如く、復号処理期間を画像表示期間と対応させて上記タイムスロットを生成する。
【００２９】
第２２態様の動画像復号方法では、第２１態様において、上記タイムスロット群をｋ水平走査期間（ここでｋは正の整数）にｋ×［（１水平走査線上の画素数）／２５６］個生成し、ここに［］は括弧内の値の整数部分を意味する。
【００３０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態の動画像復号装置１０の概略構成とシステム多重分離部とを示す。
【００３１】
同期式ＲＡＭ１１には、ビデオ符号化データ、ビデオ復号データ、ユーザデータ及びオーディオデータの記憶領域が割り当てられている。同期式ＲＡＭ１１は、例えばランバスＤＲＡＭであり、これにリクエストパケットを供給することにより、最初のデータのアクセス後において高速アクセスが可能である。同期式ＲＡＭ１１は、メモリ制御部１２を介してメモリバス１３に接続されている。同期式ＲＡＭ１１の高速性を確保するために、メモリバス１３にはバッファメモリ部２０〜２６が接続されている。メモリ制御部１２により、同期式ＲＡＭ１１に対するバッファメモリ部２１〜２５からのアクセス要求が調停される。バッファメモリ部２１〜２５はそれぞれ、ライト要求信号ＲＱＩ、リード要求信号ＲＱＶ及びＲＱＰ、ライト要求信号ＲＱＤ並びにリード要求信号ＲＱＡをメモリ制御部１２に供給する。メモリバス１３にはまた、オーディオ復号部２７及びＭＰＵ２８が接続されている。
【００３２】
バッファメモリ部２２と２４との間には可変長復号部３０、逆量子化部３１、逆ＤＣＴ部３２及び加算部３３がこの順に縦続接続されている。可変長復号部３０には符号化画像データがバッファメモリ部２２から供給され、加算部３３からバッファメモリ部２４へ復号された画像データが蓄積される。バッファメモリ部２３と加算部３３との間には、予測画像生成部３４が接続されている。予測画像生成部３４は、可変長復号部３０で分離された動きベクトル及びマクロブロックアドレスインクリメントなどの情報を受け取り、マクロブロックアドレスと動きベクトルとで定まる参照画像読出開始アドレスをバッファメモリ部２３に知らせ、バッファメモリ部２３はこのアドレスから参照画像データを読み出す。画像出力部３５には、復号された画像データがバッファメモリ部２５から供給され、ＭＰＵ２８から、文字データであるユーザデータをグラフィック変換したデータが供給される。
【００３３】
ＭＰＥＧ規格に従って、可変長復号部３０、逆量子化部３１及び予測画像生成部３４ではマクロブロック単位（１６×１６画素）で処理が行われ、逆ＤＣＴ部３２ではブロック単位（８×８画素）で処理が行われる。バッファメモリ部２４では、１マクロブロックに対しブロック単位で６回処理しても、マクロブロック単位で処理してもよい。
【００３４】
動画像復号装置１０内の全体の制御は、全体制御部３６により行われる。
本第１実施形態では、同期式ＲＡＭ１１に対するアクセス権が頻繁に切り替わって同期式ＲＡＭ１１のアクセス効率が低下するのを避けるため、バッファメモリ部２１〜２５からのアクセス要求に対し、タイムスロット制御する。バッファメモリ部２１〜２５の各々に対するアクセス用タイムスロットは、同期式ＲＡＭ１１に対するアクセスが最も厳しいワーストケースを想定して後述のように予め定められている。ユーザデータ量は、ワーストケースがＭＰＥＧで規定されていないので、タイムスロット制御から除外することにより、メモリアクセス効率を向上させる。
【００３５】
システム多重分離部４０の構成例を、図２に示す。
ＭＰＥＧ方式の多重化ビットストリームは、符号化されているビデオビットストリームとオーディオビットストリームとユーザデータビットストリームとが多重され、パケット化されている。パケットヘッダには、システムクロックレファランスＳＣＲ、ストリームＩＤ及びプレゼンテーションタイムスタンプＰＴＳ等の情報が含まれている。
【００３６】
多重化ビットストリームは、シフトレジスタ４１を介しマルチプレクサ４２に供給される。シフトレジスタ４１の並列出力は、分離制御回路４３によりユーザデータ識別パターン４４と比較され、分離制御回路４３から一致信号ＥＱがマルチプレクサ４２の制御入力端に供給される。シフトレジスタ４１のビット数は、例えば一連の‘パケットスタートコード’、‘ストリームＩＤ’及び‘パケット長’の全ビット数である。ユーザデータ識別パターン４４からパケットスタートコードとユーザデータのストリームＩＤとが供給される。分離制御回路４３は比較器、ユーザデータ終了判定用カウンタ４３１及び一致信号ＥＱを出力するフリップフロップ４３２を備えている。
【００３７】
分離制御回路４３は、パケットスタートコードの次のストリームＩＤがユーザデータを示していることを比較器で検出すると、該パケット長をカウンタ４３１にロードし、フリップフロップ４３２をセットして一致信号ＥＱを活性化する。これにより、マルチプレクサ４２の出力が図１のバッファメモリ部２０側に切り換えられる。カウンタ４３１のカウントはクロックでデクリメントされ、カウントが０になるとフリップフロップ４３２がリセットされて一致信号ＥＱが不活性になる。これにより、マルチプレクサ４２の出力が主分離部４５側に切り換えられる。主分離部４５は、入力ビットストリームからシステムタイムクロックＳＴＣなどの同期情報を分離して図１の全体制御部３６に供給し、また、ストームＩＤに基づいて入力ビットストリームをビデオビットストリームとオーディオビットストリームとに分離し、それぞれ図１のバッファメモリ部２１及び２６に供給する。
【００３８】
図３は、バッファメモリ部２２の構成例を示す。
ＦＩＦＯメモリ２２１は、入力ポートと出力ポートとを備えた２ポートＲＡＭであり、次の書き込みアドレス及び読み出しアドレスを保持する入力ポインタＩＰ及び出力ポインタＯＰを備えている。領域サイズ演算回路２２２は、この出力ポインタＯＰの値と入力ポインタＩＰの値とに基づいて、未処理データ領域サイズＳを算出し、比較器２２３に供給する。比較器２２３は出力保持型であり、領域サイズＳと設定値Ｓ０とを比較し、例えば図４に示す如く、領域サイズＳが減少してＳ＝Ｓ０になったことを検出すると、出力ＲＱＶを高レベルにしてこれを保持する。この状態で、比較器２２３は領域サイズＳと設定値（容量）Ｓmaxとを比較し、Ｓ＝Ｓmaxとなれば出力リード要求信号ＲＱＶを低レベルにリセットする。
【００３９】
このようなリード要求信号ＲＱＶをバッファメモリ部２２で生成することにより、メモリ制御部１２での制御が簡単になる。
バッファメモリ部２１及び２３〜２５のいずれも、設定値Ｓ０及び容量Ｓmax以外はバッファメモリ部２２と同様に構成されている。
図１において、全体制御部３６は、不連続的なシステムタイムクロックＳＴＣに基づいて連続的なシステムクロックＣＬＫを生成し、このシステムクロックＣＬＫを分周して仮想水平同期信号ＶＨＳＹＮＣ（復号処理では表示の水平同期信号と無関係であるので「仮想」を付加した。以下同様。）を生成し、仮想水平同期信号ＶＨＳＹＮＣを分周して仮想垂直同期信号ＶＶＳＹＮＣを生成し、これらをタイムスロット生成用としてメモリ制御部１２に供給する。
【００４０】
図５は、メモリ制御部１２の構成例を示す。
システムクロックＣＬＫ及び仮想水平同期信号ＶＨＳＹＮＣはそれぞれカウンタ１２１及び１２２のクロック入力端ＣＫに供給されて、そのパルスがカウントされる。カウンタ１２１及び１２２のリセット入力端ＲＳＴにはそれぞれ仮想水平同期信号ＶＨＳＹＮＣ及び仮想垂直同期信号ＶＶＳＹＮＣが供給され、そのパルスによりカウントがゼロクリアされる。カウンタ１２１及び１２２のカウントＣＮＴ及びＣＮＴＨはタイムスロット生成部１２３に供給される。
【００４１】
タイムスロットは、タイムスロット生成部１２３により以下のように定められる。
１フレーム期間（例えば１／３０秒）において、１フレーム分の復号処理を行えばよい。通常、水平方向に７２０画素あり、この場合、仮想１水平走査期間（１Ｈ）に処理すべきマクロブロック数は７２０÷（１６×１６）＝２．８以上である。そこで、本第１実施形態では、１Ｈに３マクロブロックのデータを処理できるように動画像復号装置１０を設計する。
【００４２】
図６は、カウントＣＮＴとタイムスロットの区切りとの関係を示す。タイムスロット生成部１２３は、カウントＣＮＴが０及びＮ１〜Ｎ１０になったことを検出して、タイムスロットの区切りを決定する。図６において、Ｉ及びＤはそれぞれ、図１のバッファメモリ部２１及び２４から同期式ＲＡＭ１１へデータを転送するのに割り当てられるタイムスロットであり、Ｖ、Ｐ及びＡはそれぞれ、図１の同期式ＲＡＭ１１からバッファメモリ部２２、２３及び２５へデータを転送するのに割り当てられるタイムスロットである。
【００４３】
タイムスロット生成部１２３は、図７（Ａ）に示す如く１Ｈにおいて、タイムスロットＩ及びＡを生成しさらにタイムスロットＶ、Ｐ及びＤからなるタイムスロット群を繰り返し３回生成する。１フレームが７２０×４８０画素＝（７２０／１６）×（４８０／１６）＝４５×３０マクロブロックである場合、４５×３０／３＝４５０Ｈで１画像分の復号処理を行うことができる。したがって、復号処理については、１フレーム期間に３０Ｈ余る。そこで、図８に示す如く、カウントＣＮＴＨが１〜２２５のトップフィールド復号期間の次に、カウントＣＮＴＨが２２６〜２３９の余り期間を配置し、カウントＣＮＴＨが２６３〜２８７のボトムフィールド復号期間の次に、カウントＣＮＴＨが４８９〜５０２の余り期間を配置する。この余り期間では、タイムスロットＩ及びＡのみ生成すればよい。トップフィールド及びボトムフィールドの各々に対応して、カウントＣＮＴＨが２４０〜２６２及び５０３〜５２５の垂直ブランキング期間がある。この期間では、タイムスロットＩのみ生成すればよい。
【００４４】
タイムスロット生成部１２３は、カウントＣＮＴＨの値に基づき、復号期間の各１Ｈで図７（Ａ）のタイムスロット列を生成し、余り期間の各１Ｈで図７（Ｂ）のタイムスロット列を生成し、垂直ブランキング期間の各１Ｈで図７（Ｃ）のタイムスロット列を生成する。
バッファメモリ部２１へのビデオビットストリームは、転送時の転送レートが一定であるので、垂直ブランキング期間においても１Ｈに１つのタイムスロットＩを生成することにより、バッファメモリ部２１に要求される容量をできるだけ少なくすることができる。
【００４５】
タイムスロット生成部１２３は、例えば図７（Ａ）〜（Ｃ）に示す如く、タイムスロットＩ、Ａ、Ｖ、Ｐ、Ｄ及びタイムスロット無しをそれぞれタイムスロット値ＴＳ＝０〜５と対応させ、タイムスロット値ＴＳを要求受付部１２４に供給する。
要求受付部１２４は、タイムスロット値ＴＳが０に変化した時点でライト要求信号ＲＱＩが高レベルであればこれを受け付け、タイムスロット値ＴＳが１に変化した時点でリード要求信号ＲＱＡが高レベルであればこれを受け付け、タイムスロット値ＴＳが２に変化した時点でリード要求信号ＲＱＶが高レベルであればこれを受け付け、タイムスロット値ＴＳが３に変化した時点でリード要求信号ＲＱＰが高レベルであればこれを受け付け、タイムスロット値ＴＳが４に変化した時点でライト要求信号ＲＱＤが高レベルであればこれを受け付ける。そして、受け付けた要求信号をリード／ライト制御部１２５に供給する。
【００４６】
リード／ライト制御部１２５は、この要求信号に応答して、この要求信号が低レベルになるまで、同期式ＲＡＭ１１をアクセスしてこの要求を満たす。図７（Ａ）は、タイムスロット値ＴＳと要求信号との関係を示している。この関係は、図７（Ｂ）及び図７（Ｃ）のタイムスロット列についても同様である。
タイムスロット値ＴＳが変化した時点で、対応する要求信号が低レベルになっているとき、並びに、図７（Ｂ）及び図７（Ｃ）でＴＳ＝５である場合には、画像データ以外の処理が行われる。すなわち、図１のバッファメモリ部２０、２６、オーディオ復号部２７又はＭＰＵ２８に対しバス権が与えられる。音声データ及びユーザデータは、画像データ量に比し少ないので、このようにしても充分な処理時間が確保される。
【００４７】
次に、図７（Ａ）を参照して、１Ｈにおける動画像復号装置１０の動作を説明する。
ビデオビットストリームがバッファメモリ部２１に蓄積され、ライト要求信号ＲＱＩが高レベルに遷移する。タイムスロット生成部１２３によりタイムスロットＩが生成され、要求受付部１２４によりライト要求信号ＲＱＩが受け付けられ、リード／ライト制御部１２５によりバッファメモリ部２１のデータが同期式ＲＡＭ１１のビデオ符号化データ領域に転送される。
【００４８】
バッファメモリ部２５に蓄積された復号画像データが画像出力部３５で読み出される。画像出力部３５は、フォーマット変換、表色変換及びアナログ変換等を行ってビデオ信号ＶＳを生成する。場合により、番組内容や字幕スーパーなどのユーザデータ（文字データ）をグラフィック変換したデータがＭＰＵ２８から画像出力部３５へ供給されて、バッファメモリ部２５からの画像データと合成される。
【００４９】
リード要求信号ＲＱＡが高レベルに遷移し、タイムスロット生成部１２３によりタイムスロットＡが生成され、要求受付部１２４によりリード要求信号ＲＱＡが受け付けられ、リード／ライト制御部１２５により同期式ＲＡＭ１１のビデオ復号データ領域のデータが１ライン分バッファメモリ部２５に転送される。
バッファメモリ部２２に蓄積された１マクロブロックのデータが可変長復号部３０で読み出されて、動きベクトルなどの情報が分離されて予測画像生成部３４に供給され、次に符号化データが量子化ＤＣＴ係数に変換される。予測画像生成部３４では上記参照画像読出アドレスをバッファメモリ部２３に供給する。バッファメモリ部２２のデータ蓄積量の低下に応じてリード要求信号ＲＱＶが高レベルに遷移する。タイムスロット生成部１２３によりタイムスロットＶが生成され、要求受付部１２４によりリード要求信号ＲＱＶが受け付けられ、リード／ライト制御部１２５により同期式ＲＡＭ１１のビデオ符号化データ領域のデータがバッファメモリ部２２に転送される。
【００５０】
可変長復号部３０の出力が逆量子化部３１によりＤＣＴ係数に変換され、次に逆ＤＣＴ部３２で空間領域のデータに変換される。逆ＤＣＴ部３２の出力がＩピクチャー（内部符号化画像）の場合には、予測画像生成部３４の出力が０であり、逆ＤＣＴ部３２の出力がＰピクチャー（前方向予測符号化画像）又はＢピクチャー（双方向予測符号化画像）の場合には、予測画像生成部３４は、参照画像をバッファメモリ部２３から読み出し、予測画像を生成して加算部３３に供給する。
【００５１】
バッファメモリ部２２のデータ蓄積量の低下に応じてリード要求信号ＲＱＰが高レベルに遷移する。タイムスロット生成部１２３によりタイムスロットＰが生成され、要求受付部１２４によりリード要求信号ＲＱＰが受け付けられ、リード／ライト制御部１２５により同期式ＲＡＭ１１のビデオ復号データ領域のデータがバッファメモリ部２３に転送される。
【００５２】
加算部３３の演算結果が復号画像データとしてバッファメモリ部２４に１マクロブロック分蓄積される。バッファメモリ部２２のデータ蓄積量の上昇に応じて、ライト要求信号ＲＱＤが高レベルに遷移する。タイムスロット生成部１２３によりタイムスロットＤが生成され、要求受付部１２４によりライト要求信号ＲＱＤが受け付けられ、リード／ライト制御部１２５によりバッファメモリ部２４のデータが同期式ＲＡＭ１１のビデオ復号データ領域に転送される。
【００５３】
このようにして、１タイムスロット群の期間（１マクロブロック処理期間）で、１マクロブロックの符号化データが復号される。この処理が１Ｈに３回繰り返し行われる。
次に、タイムスロット幅、タイムスロット当たりの最大データ転送量及びバッファメモリ部の記憶容量の決定方法について説明する。
【００５４】
１マクロブロック当たりのデータ量は処理部により異なり、この量のデータを処理するのに必要な時間も処理部により異なる。また、バッファメモリ部と同期式ＲＡＭ１１間のデータ転送時間は同期式ＲＡＭ１１のアクセス速度に依存する。
図１において、システム多重分離部４０からバッファメモリ部２１への１画像当たりのデータ量は圧縮率により大きく異なるが、伝送時のデータ転送レートは例えば６Ｍｂｐｓと一定であり、これに基づいて、１Ｈ毎にバッファメモリ部２１から同期式ＲＡＭ１１へ転送するのに必要な最大データ量、タイムスロット幅及びバッファメモリ部２１の容量を定める。
【００５５】
同期式ＲＡＭ１１からバッファメモリ部２２への１マクロブロック当たりのデータ転送量は、符号化データ圧縮度により異なるが、以下のようにワーストケースを考えて上記値を定める。
（１）決定方法１
バッファメモリ部２２から可変長復号部３０へのデータ転送量のワーストケースは、ＭＰＥＧ規格によれば次の通りである。
【００５６】
１マクロブロックライン中、最大９２１６ビットのマクロブロック（正確には、９２１６ビットはＤＣＴ係数のビット数であり、さらに動きベクトルやマクロブロックアドレスなどの制御情報があり、１マクロブロックの最大ビット数はこれより若干増える。）が多くても２つで、残りのマクロブロックはいずれも、最大でも４６０８ビットである。１マクロブロックラインが４５マクロブロックである場合には、１マクロブロックラインのメモリ転送量のワーストケースは、
９，２１６ビット×２＋４，６０８ビット×４３＝２１６，５７６ビット
である。したがって、この場合の１マクロブロック当たりの平均ビット数は２１６，５７６／４５≒４，８１３ビットとなる。
【００５７】
２マクロブロックラインでのワーストケースでは、最初の１マクロブロックラインの終わりの２マクロブロックの各々が９，２１６ビットで、次の１マクロブロックラインの初めの２マクロブロックの各々が９，２１６ビットで、続く１マクロブロックが４，６０８ビットである。
この場合、可変長復号部３０が１マクロブロックのデータを処理する毎に同期式ＲＡＭ１１からメモリ制御部１２を介しバッファメモリ部２２へ４，８１３ビット転送するとすると、割り当てられたタイムスロットＶで可変長復号部３０が処理をスキップしないようにするためにバッファメモリ部２２に必要な記憶容量は、
９，２１６ビット×４−４，８１３ビット×３＝２２，４２５ビット
である。このワーストケースの３マクロブロック処理期間で、可変長復号部３０が３マクロブロック＝９，２１６ビット×３回処理し、この間にバッファメモリ部２２へ４，８１３ビット×３回補給すれば、次のマクロブロック処理期間の最初においてバッファメモリ部２２内には、
２２，４２５−９，２１６×３＋４，８１３×３＝９，２１６ビット
のデータが残っている。次の１マクロブロック処理期間で可変長復号部３０が９，２１６ビット処理し、４，８１３ビットがバッファメモリ部２２に補給される。したがって、次の１マクロブロック処理期間で可変長復号部３０が、４，６０８ビットを処理することができ、このワーストケースに対処することができる。
【００５８】
（２）決定方法２
タイムスロット幅を広くし又はアクセス速度の高いＲＡＭ１１を用いることにより、１タイムスロットでバッファメモリ部２２へ９，２１６ビット補給すれば、バッファメモリ部２２に必要な記憶容量は９，２１６ビットと、上記の場合よりも少なくなる。
【００５９】
（３）決定方法３
また、ＭＰＥＧ規格にはよれば、１ピクチャ当たりの最大ビット数は１．７５Ｍｂである。１ピクチャが６７５マクロブロックの場合、１マクロブロック当たりの平均ビット数は１．７５Ｍｂ／６７５≒２，７１９ビットとなる。したがって、１タイムスロットでバッファメモリ部２２へ２，７１９ビット補給するようにしてもよい。この場合、明らかに（１）の場合よりもバッファメモリ部２２に必要な記憶容量が大きくなる。
【００６０】
以上の（１）〜（３）のように、１タイムスロット当たり同期式ＲＡＭ１１からバッファメモリ部２２へデータ伝送する量が、平均化されて少なくなるほど、バッファメモリ部２２に必要な記憶容量は大きくなる。
バッファメモリ部２３から予測画像生成部３４への１マクロブロック当たりのデータ転送量は、両方向予測の場合にワーストケースとなるので、この場合に基づいて、上記値を定める。
【００６１】
ビデオビットストリームがバッファメモリ部２１へ供給されているときのデータ転送レートは定まっており、また、バッファメモリ部２５から画像出力部３５へのデータ転送レートは定まっており、これに基づいて、上記値を定める。
例えば、ＭＰＵ２８がＲＡＭ１１内のユーザデータ（文字データ）をグラフィックデータに変換してＲＡＭ１１内に書き込んでおき、これを読み出して画像出力部３５に合成用データとして供給する場合や、表示画面を２分割して２つの番組を表示させる場合には、ＲＡＭ１１に対するアクセス回数が増えるので、ＲＡＭ１１に対する１タイムスロット当たりのデータアクセス量が少なくなって、バッファメモリ部の容量を大きくする必要がある。そうでない場合には、ＲＡＭ１１に対する１タイムスロット当たりのデータアクセス量を多くして、バッファメモリ部の容量を少なくすることにより、製造コストを低減した方が好ましい。
【００６２】
なお、上記余り期間及び垂直ブランキング期間で他の処理を行っても余裕期間が確保される場合には、バッファメモリの容量を上述の場合よりも少なくし、バッファメモリに１マクロブロック分のデータ存在しない場合には処理部で処理をスキップし、これにより処理がずれて、上記余り期間でも処理を実行するようにしてもよい。
【００６３】
［第２実施形態］
図９は、図７（Ａ）に対応した、本発明の第２実施形態のタイムスロット及びアクセス要求信号を示す。
バッファメモリ部２２への１マクロブロックのデータ量が圧縮率により大きく異なる。そこでこの実施形態では、図５において、要求受付部１２４に供給されるリード要求信号ＲＱＶをタイムスロット生成部１２３にも供給している。そして、タイムスロット生成部１２３は、タイムスロットＶのみ、リード要求信号ＲＱＶが立ち下がった時点でこのタイムスロットを終了することにより、タイムスロット幅を可変にしている。
【００６４】
これにより、同期式ＲＡＭ１１の同一行に対し連続アクセスできるデータ量が多くなるので、同期式ＲＡＭ１１に対するアクセス効率が向上する。
［第３実施形態］
図１０は、図７（Ａ）に対応した、本発明の第２実施形態のタイムスロット及びアクセス要求信号を示す。
【００６５】
この実施形態では、図７の１水平走査期間を２水平走査期間とすることにより、タイムスロットＶとＰとＤとからなるタイムスロット群を、図７の場合の２倍の６回繰り返し生成している。
これにより、タイムスロットＩ及びＡについて、同期式ＲＡＭ１１の同一行に対し連続アクセスできるデータ量が多くなるので、アクセス効率が向上する。
【００６６】
［第４実施形態］
図１１は、図１０に対応した、本発明の第４実施形態のタイムスロット列を示す図である。
この実施形態では、タイムスロットＩ及びＡをタイムスロットＶ、Ｐ及びＤのタイムスロット群に含めることにより、タイムスロットＩ及びＡの周期も１マクロブロック処理期間にしている。
【００６７】
これにより、バッファメモリ部２１及び２５の必要な容量を削減することができる。
図１１では、図１０との関係で２水平走査期間について示しているが、１水平走査期間が丁度３マクロブロック処理期間に等しくなっているので、１水平走査期間についてタイムスロットを割り当てた場合と同じになる。
【００６８】
［第５実施形態］
図１２は、本発明の第５実施形態のメモリ制御部１２Ａを示す。
この回路では、バッファメモリ部２２から要求受付部１２４へのリード要求信号ＲＱＶを、割込要求信号ＩＲＱＶとしてタイムスロット生成部１２３Ａにも供給している。
【００６９】
タイムスロット生成部１２３Ａは、図１３に示す如く、原則としてタイムスロット群からタイムスロットＶを除外している。そして、割込要求信号ＩＲＱＶが活性化されたときのみ例外として、現タイムスロット終了時点で、タイムスロットＰとＤとの替わりにタイムスロットＶを割り当てたタイムスロット群の生成を開始している。このタイムスロット群も、１マクロブロック処理期間を他のそれと等しくしている。そして、タイムスロットＶの両側にタイムスロットＩ及びＡを割り当てることにより、タイムスロットＩ及びＡの周期を割り込みによらず一定にして、バッファメモリ部２１及び２５の容量削減を図っている。
【００７０】
なお、本発明には外にも種々の変形例が含まれる。
例えば、図５のカウンタ１２２を用いずに、その出力の替わりにカウンタ１２１の上位ビットを用いてもよい。
また、バッファメモリ部２１〜２５からメモリ制御部１２へ要求信号を供給しないで、タイムスロットに対応するバッファメモリ部のアクセスを実行させるようにしてもよい。
【００７１】
同期式ＲＡＭ１１の替わりに、ページモードなどのように行アドレスを指定し列アドレスを連続的に変化させることによりアクセス効率がランダムアクセスの場合よりも高くなる非同期式ＲＡＭを用いてもよい。ＲＡＭ１１はＳＲＡＭであってもよいが、例えば少なくても１６Ｍｂであるので、記憶密度がＳＲＡＭより高くて安価なＤＲＡＭの方が実用的である。
【図面の簡単な説明】
【図１】本発明の第１実施形態の動画像復号装置の概略構成とシステム多重分離部とを示すブロック図である。
【図２】図１中のシステム多重分離部の構成例を示すブロック図である。
【図３】図１中のバッファメモリ部の構成例を示すブロック図である。
【図４】図３のバッファメモリ部の動作を示すタイムチャートである。
【図５】図１中のメモリ制御部の構成例を示すブロック図である。
【図６】図５の回路の動作を示すタイムチャートである。
【図７】（Ａ）は図５の回路の動作を示すタイムチャートであり、（Ｂ）及び（Ｃ）は１フレーム期間中の仮想１水平期走査期間の位置により（Ａ）と異なるタイムスロット列を示す図である。
【図８】１フレーム期間におけるタイムスロット列の割り当てを示す図である。
【図９】図７（Ａ）に対応した、本発明の第２実施形態のタイムスロット及びアクセス要求信号を示すタイムチャートである。
【図１０】図７（Ａ）に対応した、本発明の第３実施形態のタイムスロット列を示す図である。
【図１１】図１０に対応した、本発明の第４実施形態のタイムスロット列を示す図である。
【図１２】本発明の第５実施形態のメモリ制御部を示すブロック図である。
【図１３】図１１に対応した、本発明の第５実施形態のタイムスロット列を示す図である。
【符号の説明】
１０ 動画像復号装置
１１ 同期式ＲＡＭ
１２、１２Ａ メモリ制御部
１２１、１２２ カウンタ
１２３、１２３Ａ タイムスロット生成部
１２５ リード／ライト制御部
１２４ 要求受付部
１３ メモリバス
２０〜２６ バッファメモリ部
２２１ ＦＩＦＯメモリ
２２２ 領域サイズ演算回路
２７ オーディオ復号部
２８ ＭＰＵ
３０ 可変長復号部
３１ 逆量子化部
３２ 逆ＤＣＴ部
３３ 加算部
３５ 画像出力部
３６ 全体制御部
４０ システム多重分離部
Ｉ、Ａ、Ｖ、Ｐ、Ｄ タイムスロット
ＲＱＩ、ＲＱＤ ライト要求信号
ＲＱＡ、ＲＱＶ、ＲＱＰ リード要求信号
ＩＲＱＶ 割込要求信号

Claims (21)

1. 複数の処理部の各々とメモリバスとの間にバッファメモリ部が接続され、該メモリバスにＲＡＭが接続された動画像復号装置であって、
   複数の該バッファメモリ部の各々に対しタイムスロットを割り当て、各タイムスロットの開始時点において、該複数のバッファメモリ部のうち、開始タイムスロットに対応するバッファメモリ部の該ＲＡＭへの画像データのアクセス要求信号が有るとき、このバッファメモリ部の該ＲＡＭに対する該画像データのアクセスを制御し、各タイムスロットの該開始時点において、該開始タイムスロットに対応する該バッファメモリ部の該アクセス要求信号が無いとき、該メモリバスのバス権を、該複数のバッファメモリ部以外の、該メモリバスに接続されたバッファメモリ部又はプロセッサに与えるメモリ制御部、
   を有することを特徴とする動画像復号装置。
2. 多重ビットストリームを複数のビットストリームに分離するシステム多重分離部と、順に縦続接続された可変長復号部、逆量子化部及び逆ＤＣＴ部と、予測画像生成部と、該逆ＤＣＴ部及び該予測画像生成部の出力が供給される加算器と、復号画像データに基づいてビデオ信号を生成する画像出力部と、上記メモリ制御部が接続されたメモリバスとを有し、
   上記複数及び複数以外のバッファメモリ部は、該システム多重分離部の出力端と該メモリバスとの間に接続された第１バッファメモリ部と、該可変長復号部の入力端と該メモリバスとの間に接続された第２バッファメモリ部と、該予測画像生成部の入力端と該メモリバスとの間に接続された第３バッファメモリ部と、該加算器の出力端と該メモリバスとの間に接続された第４バッファメモリ部と、該復号画像出力部の入力端と該メモリバスとの間に接続された第５バッファメモリ部とを有する、
   ことを特徴とする請求項１記載の動画像復号装置。
3. 上記メモリ制御部は、
   クロックを計数し計数値が周期的に変化するカウンタと、
   該カウンタの計数値に基づいて上記タイムスロットを生成するタイムスロット生成部と、
   生成された該タイムスロットにおいて、対応する上記バッファメモリ部と上記ＲＡＭとの間のアクセスを制御するリード／ライト制御部と、
   を有することを特徴とする請求項２記載の動画像復号装置。
4. 上記タイムスロット生成部は、タイムスロット群を繰り返し生成し、各タイムスロット群は、上記複数のバッファメモリ部に含まれる上記第２、第３及び第４バッファメモリ部の各々に対するタイムスロットを有することを特徴とする請求項３記載の動画像復号装置。
5. 上記タイムスロット生成部はさらに、１水平走査期間の整数倍の期間に、上記複数のバッファメモリ部に含まれる上記第１及び第５バッファメモリ部に対するタイムスロットをそれぞれ１つ以上生成することを特徴とする請求項４記載の動画像復号装置。
6. 上記タイムスロット生成部は、上記第３及び第４バッファメモリ部に対するタイムスロット幅を一定にし、上記第２バッファメモリ部に対するタイムスロットの終了時点を、該第２バッファメモリ部へのデータ格納により該第２バッファメモリ部の空領域が無くなった時点とすることを特徴とする請求項４又は５記載の動画像復号装置。
7. 上記タイムスロット生成部は、タイムスロット群を繰り返し生成し、各タイムスロット群は、上記複数のバッファメモリ部に含まれる上記第１〜第５バッファメモリ部の各々に対するタイムスロットを有することを特徴とする請求項３記載の動画像復号装置。
8. 上記第２バッファメモリ部は、その未処理データ量が減少して設定値になったときに割込要求信号を上記メモリ制御部に供給し、
   上記タイムスロット生成部は、第１タイムスロット群を繰り返し生成し、各第１タイムスロット群は、上記第１及び第３〜第５バッファメモリ部の各々に対するタイムスロットを有し、該タイムスロット生成部はさらに、該割込要求信号に応答し、現第１タイムスロット群の終了を待って第２タイムスロット群を生成し、該第２タイムスロット群は、上記第１、第２及び第５バッファメモリ部の各々に対するタイムスロットを有する、
   ことを特徴とする請求項７記載の動画像復号装置。
9. 上記第１タイムスロット群幅と上記第２タイムスロット群幅は等しいことを特徴とする請求項８記載の動画像復号装置。
10. 上記タイムスロット生成部は、上記タイムスロット群をｋ水平走査期間（ここでkは正の整数）にｋ×［（１水平走査線上の画素数）／２５６］個生成し、ここに［］は括弧内の値の整数部分を意味する、
    ことを特徴とする請求項４又は７記載の動画像復号装置。
11. 上記メモリ制御部は、上記カウンタの計数値に基づいて復号処理期間を画像表示期間と対応させ、復号処理における垂直ブランキング期間に相当する期間において、上記第１バッファメモリ部に対するタイムスロットのみ１水平走査期間に少なくとも１つ生成し、上記第２〜第５バッファメモリ部に対するタイムスロットを生成せず、空き時間において、上記ＲＡＭに対し画像データ以外のデータのアクセスを制御することを特徴とする請求項４乃至１０のいずれか１つに記載の動画像復号装置。
12. 上記システム多重分離部は、入力ビットストリームをユーザデータ識別パターンと比較してユーザデータを該入力ビットストリームから分離し、該ユーザデータが分離されたビットストリームを上記第１バッファメモリ部に供給することを特徴とする請求項２乃至１１のいずれか１つに記載の動画像復号装置。
13. 上記第１〜５バッファメモリ部はいずれも、
    書込アドレス及び読出アドレスをそれぞれ保持する入力ポインタ及び出力ポインタを備えたバッファメモリと、
    該書込アドレス及び読出アドレスに基づいて該バッファメモリ内の未処理データ領域又は空領域のサイズを演算する領域サイズ演算回路と、
    該サイズを設定値と比較してアクセス要求信号を生成する比較回路と、
    を有することを特徴とする請求項２乃至１２のいずれか１つに記載の動画像復号装置。
14. 上記比較回路は、未処理データ領域サイズが減少して所定値以下になってから該未処理データ領域サイズが最大値になるまでの間、上記アクセス要求信号を活性化することを特徴とする請求項１３記載の動画像復号装置。
15. 上記メモリ制御部は、上記タイムスロットにおいて、該タイムスロットに対応した上記アクセス要求信号が活性化されているときのみ対応する上記バッファメモリ部と上記ＲＡＭとの間のアクセスを制御することを特徴とする請求項１４記載の動画像復号装置。
16. 上記第２バッファメモリ部は、少なくとも、１マクロブロックの符号化データの規格上許容最大量の記憶容量を有し、
    該第２バッファメモリ部に対する上記タイムスロットの幅は、少なくとも、上記ＲＡＭから該最大量のデータを読み出して該第２バッファメモリ部へ転送するのに必要な時間であることを特徴とする請求項２乃至１５のいずれか１つに記載の動画像復号装置。
17. 上記第２バッファメモリ部は、少なくとも、〔（１マクロブロックの符号化データの規格上許容最大量）×（該許容最大量のマクロブロックが１マクロブロックライン中に含まれる数Ｎ）−Ａ×（Ｎ−１）〕の記憶容量を有し、ここにＡ＝（１マクロブロックラインの符号化データの規格上許容最大量）／（１マクロブロックラインのマクロブロック数）であり、
    該第２バッファメモリ部に対する上記タイムスロットの幅は、少なくとも、上記ＲＡＭから量Ａのデータを読み出して該第２バッファメモリ部へ転送するのに必要な時間であることを特徴とする請求項２乃至１５のいずれか１つに記載の動画像復号装置。
18. 複数の処理部がメモリ制御部を介してＲＡＭにアクセスする動画像復号方法において、
    複数の該処理部の各々と該ＲＡＭとの間に各々備えられたバッファメモリ部を用意し、
    該メモリ制御部が、
    複数の該バッファメモリ部の各々に対しタイムスロットを割り当て、各タイムスロットの開始時点において、該複数のバッファメモリ部のうち、開始タイムスロットに対応するバッファメモリ部の該ＲＡＭへの画像データのアクセス要求信号が有るとき、このバッファメモリ部の該ＲＡＭに対する該画像データのアクセスを制御し、各タイムスロットの該開始時点において、該開始タイムスロットに対応する該バッファメモリ部の該アクセス要求信号が無いとき、該メモリバスのバス権を、該複数のバッファメモリ部以外の、該メモリバスに接続されたバッファメモリ部又はプロセッサに与える、
    ことを特徴とする動画像復号方法。
19. 上記ＲＡＭに対するアクセスが最も厳しいワーストケースを想定してタイムスロットを定めることを特徴とする請求項１８記載の動画像復号方法。
20. 復号処理期間を画像表示期間と対応させて上記タイムスロットを生成することを特徴とする請求項１９記載の動画像復号方法。
21. 上記タイムスロット群をｋ水平走査期間（ここでｋは正の整数）にｋ×［（１水平走査線上の画素数）／２５６］個生成し、ここに［］は括弧内の値の整数部分を意味する、
    ことを特徴とする請求項２０記載の動画像復号方法。

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