JP2008102652A - バスシステム - Google Patents
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
【解決手段】バスシステムは、バス40aと、バスマスタであるCPU31−1及びDMAC31−2と、バススレーブであるメモリ32−1と、転送レートに対応した優先順位設定信号を出力する優先順位設定レジスタ41と、競合状態を調停するアービトレーション回路42と、セレクタ44等により構成されている。CPU31−1は、転送レートに対応した優先順位設定信号S41を出力するように、優先順位設定レジスタ41の設定を変更する。アービトレーション回路42は、優先順位設定信号S41に基づき、バス制御応答信号ACK3,S31−2bのどちらかを選択するようにセレクタ44へバスマスタ選択信号S42を出力する。
【選択図】図1
Description
このバスシステムは、LSI10により構成されている。LSI10は、所定の転送レートの信号を伝達するバス20aと、このバス20aに接続され、バスリクエスト信号IRQ1とバス制御応答信号ACK1を出力するバスマスタ(例えば、CPU)11−1と、バス20aに接続され、バスリクエスト信号IRQ2とバス制御応答信号ACK2を出力し、CPU11−1を介さずに転送制御を行うバスマスタ(例えば、ダイナミックメモリコントローラ、以下「DMAC」という。)11−2と、バス20aに接続され、転送完了承認信号XACK1をCPU11−1とDMAC11−2に出力するランダムアクセス可能なバススレーブ(例えば、メモリ)12−1と、バスリクエスト信号IRQ1,IRQ2,バス制御応答信号ACK1,ACK2及び転送完了承認信号XACK1が入力され、CPU11−1とDMAC11−2の調停を行い、バス制御応答信号ACK23をメモリ12−1に出力するバスブロック20とを備えている。
このアービトレーション回路21は、バスリクエスト信号IRQ1,IRQ2が入力されて、バスマスタを選択するための判定信号S21aを出力する優先順位判定回路21aと、メモリ12−1からの転送完了承認信号XACK1が“1”になると、入力された判定信号S21aを判定信号S21bとして出力する更新判定回路21bと、判定信号S21bに基づき、クロック信号CLKに同期してバスマスタ選択信号S21を出力するレジスタ21cとで構成されている。
この真理値を示す図では、バスリクエスト信号IRQ1,IRQ2が優先順位判定回路21aに入力された時に出力される判定信号S21aの真理値を示している。
周波数100MHzの場合に最大100Mbpsで転送が行われ、図2の従来のバスシステムが状態ST1、状態ST2とあるとして図5を参照しつつ説明する。
図1は、本発明の実施例1におけるバスシステムの例を示す構成図である。
このバスシステムは、LSI30により構成されている。LSI30は、所定の転送レートの信号を伝達するバス40aと、バス40aに接続され、バス要求信号(例えば、バスリクエスト信号)IRQ3とバス制御信号(例えば、バス制御応答信号)ACK3を出力する第1のバスマスタ(例えば、CPU)31−1と、バス40aに接続され、バスリクエスト信号IRQ4とバス制御応答信号ACK4を出力し、CPU31−1を介さずに転送制御を行う第2のバスマスタ(例えば、DMAC)31−2と、バス40aに接続され、転送完了承認信号XACK2をCPU31−1とDMAC31−2に出力するランダムアクセス可能なバススレーブ(例えば、メモリ)32−1と、バスリクエスト信号IRQ4,IRQ5,バス制御応答信号ACK4,ACK5及び転送完了承認信号XACK2が入力され、CPU31−1とDMAC31−2の調停を行い、バス制御応答信号ACK44をメモリ32−1に出力するバスブロック40とを備えている。
この優先順位設定レジスタ41は、CPU31−1から入力されるバス制御応答信号ACK3を仲介して、データ信号S41aを出力するバスインタフェース(以下「バスI/F」という。)回路41aと、データ信号S41aの値を保持するレジスタ41bとで構成され、アービトレーション回路42で予め設定されている優先順位を変更することのできる優先順位設定信号S41を出力する。
このアービトレーション回路42は、バスリクエスト信号IRQ3,IRQ4及び優先順位設定信号S41が入力されて、バスマスタを選択するための判定信号S42aを出力する優先順位判定回路42aと、メモリ32−1からの転送完了承認信号XACK2が“1”になると、入力された判定信号S42aを判定信号S42bとして出力する更新判定回路42bと、判定信号S42bに基づき、クロック信号CLKに同期してバスマスタ選択信号S42を出力するレジスタ42cとで構成されている。
この真理値を示す図では、バスリクエスト信号IRQ1,IRQ2及び優先順位設定信号S41が優先順位判定回路21aに入力された時に出力される判定信号S21aの真理値を示している。
アービトレーション回路42では、判定信号S42aが“1”の時に、DMAC31−2を選択し、判定信号S42aが“0”の時は、CPU31−1を選択するようなバスマスタ選択信号S42を出力する。従って、優先順位設定信号S41が“0”の時は、バスリクエスト信号IRQ3が“1”で、バスリクエスト信号IRQ4が“0”の時のみ、DMAC11−2を選択するようなバスマスタ選択信号S42を出力する。しかし、優先順位設定信号S41が“1”の時には、更に、バスリクエスト信号IRQ3が“1”で、バスリクエスト信号IRQ4が“1”の時も、DMAC11−2を選択するようなバスマスタ選択信号S42を出力する。
図9は、図1の本実施例1のバスシステムにおける転送レートの比較図である。
周波数100MHzの場合に最大100Mbpsで転送が行われ、図1の本実施例1のバスシステムが状態ST1、状態ST2とあるとして、動作を図9を参照しつつ説明する。
本実施例1のバスシステムによれば、優先順位設定レジスタ41を追加したことにより、バス40aを使用する優先順位の設定及び変更が可能となったことで、周波数を上げずに最低限必要な転送レートを確保出来たので、処理能力を下げることもなく、消費電力を大幅に削減できる。
図10は、本発明の実施例2におけるバスシステムの例を示す構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
このデコーダ45は、バス制御応答信号ACK4によって指定されたアドレスが、領域Xと等しい場合に“1”を出力するアドレス判定回路45aと、バスリクエスト信号IRQ4が入力され、且つ、バスリクエスト信号IRQ4“1”である時に“1”を出力する判定回路45bと、アドレス判定回路45aと判定回路45bの判定結果を入力し、リアルタイム転送領域信号S45を出力するAND回路45cとにより構成されている。
図12は、図10の本実施例2のバスシステムにおける転送レートの比較図である。
周波数100MHzの場合に最大100Mbpsで転送が行われ、図10の本実施例2のバスシステムが状態ST11A、状態ST12Aとあるとして、動作を図12を参照しつつ説明する。
本実施例2のバスシステムによれば、デコーダ45を追加したことにより、バスを使用する優先順位の設定が可能となったことで、周波数を上げずに最低限必要な転送レートを確保出来たので、処理能力を下げることもなく、消費電力を大幅に削減できる。更に、実施例1に比べ、状態4に入る前後でCPU31−1のアクセスが介在しないため、その分のオーバヘッドを少なくでき、システムのパフォーマンスが向上する効果がある。
図13は、本発明の実施例3におけるバスシステムの例を示す構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
図14は、図13の本実施例3のバスシステムにおける転送レートの比較図である。
周波数120MHzの場合に最大120Mbpsで転送が行われ、バスシステムが状態ST21,ST22及びST23とあるとして、動作を図14を参照しつつ説明する。
本実施例3のバスシステムによれば、実施例1と同様に、優先順位設定レジスタ41を追加したことにより、バスを使用する優先順位の設定及び変更が可能となったことで、周波数を上げずに最低限必要な転送レートを確保出来たので、処理能力を下げることもなく、消費電力を大幅に削減できる。
本発明は、上記実施例1〜3に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(A)〜(H)のようなものがある。
11−1,31−1 CPU
11−2,31−2,31−3 DMAC
12−1,32−1 メモリ
20a,40a バス
21,42 アービトレーション回路
23,44 セレクタ
32−2 入出力装置
41 優先順位設定レジスタ
45 デコーダ
Claims (5)
- 所定の転送レートの信号を伝達するバスと、
前記バスに接続され、バス制御信号に基づき所定の処理を行うバススレーブと、
前記バスに接続され、各々が前記バススレーブに対するアクセス用の前記バス制御信号とバス要求信号とを出力する複数のバスマスタと、
前記バス上における前記信号の転送レートの状態に対応した優先順位設定信号を出力する優先順位設定手段と、
前記優先順位信号に基づき、前記複数のバスマスタ間における競合状態を調停して、前記バスを使用する優先順位の設定及び変更をし、これに対応したバスマスタ選択信号を出力するアービトレーション回路と、
前記バスマスタ選択信号に基づき、前記複数のバスマスタから出力される前記バス制御信号を選択して前記バススレーブへ与える選択手段と、
を備えたことを特徴とするバスシステム。 - 前記複数のバスマスタは、
所定の第1の転送レートを有し、前記バスに接続され、前記バススレーブに対するアクセス用の前記バス制御信号と前記バス要求信号とを出力する第1のバスマスタと、
前記第1の転送レートと異なる第2の転送レートを有し、前記バスに接続され、前記バススレーブに対するアクセス用の前記バス制御信号と、前記バス要求信号とを出力する少なくとも1つの第2のバスマスタとにより構成され、
前記優先順位設定手段は、前記第1のバスマスタからアクセスされ、前記第1の転送レートに対応した前記優先順位設定信号を出力するデータ保持手段を有することを特徴とする請求項1記載のバスシステム。 - 前記バススレーブは、前記バス制御信号によって指定されたアドレスによって、アクセスされる特定領域を有し、前記バスに接続され、所定の処理を行うバススレーブと、
前記優先順位設定手段は、前記バス制御信号からのアドレスが前記特定領域を指定する場合に、前記アドレスに記憶された情報を解読し、前記優先順位設定信号を出力するデコード手段と、
を備えたことを特徴とする請求項1記載のバスシステム。 - 前記バススレーブは、前記優先順位設定信号の対象となる前記特定領域を有していることを特徴とする請求項3記載のバスシステム。
- 前記デコード手段は、前記アドレスを保存し、前記アドレスへのアクセスが発生することを検出し、前記アービトレーション回路に伝達することを特徴とする請求項3記載のバスシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006283330A JP2008102652A (ja) | 2006-10-18 | 2006-10-18 | バスシステム |
Applications Claiming Priority (1)
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JP2006283330A JP2008102652A (ja) | 2006-10-18 | 2006-10-18 | バスシステム |
Publications (1)
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JP2008102652A true JP2008102652A (ja) | 2008-05-01 |
Family
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Family Applications (1)
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JP2006283330A Pending JP2008102652A (ja) | 2006-10-18 | 2006-10-18 | バスシステム |
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Country | Link |
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JP (1) | JP2008102652A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08171531A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ltd | アクセス競合制御方法 |
JP2000092469A (ja) * | 1998-09-10 | 2000-03-31 | Mitsubishi Electric Corp | デジタル受信端末 |
-
2006
- 2006-10-18 JP JP2006283330A patent/JP2008102652A/ja active Pending
Patent Citations (2)
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JPH08171531A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ltd | アクセス競合制御方法 |
JP2000092469A (ja) * | 1998-09-10 | 2000-03-31 | Mitsubishi Electric Corp | デジタル受信端末 |
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