JPH08171531A - アクセス競合制御方法 - Google Patents

アクセス競合制御方法

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JPH08171531A
JPH08171531A JP31473294A JP31473294A JPH08171531A JP H08171531 A JPH08171531 A JP H08171531A JP 31473294 A JP31473294 A JP 31473294A JP 31473294 A JP31473294 A JP 31473294A JP H08171531 A JPH08171531 A JP H08171531A
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JP31473294A
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English (en)
Inventor
Shinji Wakasa
慎司 若狭
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 情報処理システムにおけるアクセス競合制御
方法に関し、各処理装置が所望の共通資源に対し、効率
的且つ柔軟にアクセスを可能とするアクセス競合制御方
法を実現することを目的とする。 【構成】 各処理装置(100)を複数の群(400)
に分割し、各群(400)に、共通バス(300)を占
有する時間領域を、予め定められた割合で割当て、各群
(400)に割当てられた時間領域内で、共通資源(2
00)にアクセスを要求する各群に所属する各処理装置
(100)に、予め定められた競合方法でアクセスを許
容する様に構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はアクセス競合制御方法に
関し、特に複数の処理装置が共通資源にアクセスを要求
する情報処理システムにおけるアクセス競合制御方法に
関する。
【0002】例えばパケット交換機、フレーム交換機或
いはセル交換機等において、プロセッサ、或いは回線収
容装置等の処理装置が、共通バスを介して共通メモリ等
の共通資源にアクセスする場合に、各処理装置から出力
される各アクセス要求を円滑に処理するアクセス競合制
御方法が要求される。
【0003】
【従来の技術】従来は、下記の如きアクセス競合制御方
法が採用されていた。 (1) 共通資源にアクセスする総ての処理装置に、それぞ
れ固有の優先順位を付与し、各処理装置が出力するアク
セス要求に対し、付与した優先順位に基づきアクセスを
許容する優先要求割当方法。
【0004】(2) 共通資源にアクセスする総ての処理装
置に、それぞれ平等の優先順位〔以後ラウンドロビンと
称する〕を付与し、各処理装置が出力するアクセス要求
に対し、均等にアクセスを許容する均等要求割当方法。
【0005】(3) 共通資源にアクセスする総ての処理装
置に、一定周期で繰返す時間領域を分割して割当て、各
処理装置が割当てられた時間領域内で、共通資源にアク
セスする時分割割当方法。
【0006】なお各処理装置に割当てられた時間領域
を、帯域幅と称する場合がある。上記の(1) および(2)
に記載される各要求割当方法は、何れもアクセスを要求
する処理装置がアクセス要求を出力し、アクセスを許容
する装置、例えば共通資源、或いは競合制御回路等がア
クセスを許容した処理装置に対してアクセス許可を返送
し、アクセス許容を受信した処理装置が共通資源にアク
セスして所要の処理を実行する。
【0007】
【発明が解決しようとする課題】以上に説明した従来あ
るアクセス競合制御方法は、下記の問題点を具備してい
た。
【0008】(1) に記載した優先要求割当方法は、高優
先順位を付与された処理装置は、所望の帯域幅を比較的
容易に獲得し、また獲得する帯域幅〔即ち時間領域の長
さおよび繰返し周期〕を随時変更し得るが、低優先順位
を付与された処理装置は、所望の帯域幅を獲得すること
が困難となる。
【0009】(2) に記載した均等要求割当方法は、各処
理装置が平等にアクセスを許容されるが、逆に優先順位
および帯域幅を可変とする希望を満足することが若干困
難となる。
【0010】(3) に記載した時分割割当方法は、予め割
当てられた時間領域内でアクセスを保証されるが、時間
領域を随時変更することは困難となり、またアクセス要
求を出力しない処理装置に割当てられた時間領域は無効
となり、共通資源を効率的に使用することが困難とな
る。
【0011】特に共通資源が複数種類あり、それぞれ動
作速度が高速および低速と多様であった場合には、時間
領域が固定であることが不利となる場合がある。本発明
は、各処理装置が所望の共通資源に対し、効率的に、且
つ柔軟にアクセスを可能とするアクセス競合制御方法を
実現することを目的とする。
【0012】
【課題を解決するための手段】図1は本発明の原理図で
ある。図1において、100は複数の処理装置、200
は共通資源、300は共通バスであり、情報処理システ
ムを構成する。
【0013】400は、本発明により構成された群であ
る。
【0014】
【作用】各処理装置(100)は、共通バス(300)
を介して共通資源(200)にアクセスを要求する。
【0015】各処理装置(100)を、複数の群(40
0)に分割する。各群(400)に、共通バス(30
0)を占有する時間領域を、予め定められた割合で割当
てる。
【0016】各群(400)に割当てられた時間領域内
で、共通資源(200)にアクセスを要求する各群に所
属する各処理装置(100)に、予め定められた競合方
法でアクセスを許容する。
【0017】なお各群(400)に割当てられた時間領
域内で、該当する群(400)内に共通資源(200)
に対するアクセスを要求する処理装置(100)が存在
しなかった場合には、共通資源(200)に対するアク
セスを要求する処理装置(100)が存在する他の群
(400)に、時間領域を割当変更することが考慮され
る。
【0018】また各群(400)に、共通資源(20
0)に対して実時間式にアクセスを要求する処理装置
(100)から構成される群(400)と、共通資源
(200)に対して待時式にアクセスを要求する処理装
置(100)から構成される群(400)とが存在した
場合に、実時間的にアクセスを要求する処理装置(10
0)から構成される群(400)のみに共通バス(30
0)を占有する時間領域を割当てて置き、実時間式にア
クセスを要求する処理装置(100)から構成される群
(400)に割当てられた時間領域内で、共通資源(2
00)に対するアクセスを要求する処理装置(100)
が該当する群(400)内に存在しなかった場合に、待
時式にアクセスを要求する処理装置(100)から構成
される群(400)に、該時間領域を優先的に割当変更
することが考慮される。
【0019】また処理装置(100)が、アクセス時間
の異なる複数種類の共通資源(200)にアクセスを要
求する場合に、最短アクセス時間を時間単位とし、最長
アクセス時間を上回る数だけ該時間単位を連結した時間
領域を割当単位として、共通バス(300)を占有する
時間領域を前記各群(400)に割当てることが考慮さ
れる。
【0020】従って、各処理装置には、優先的にアクセ
スを許容される時間領域が群単位で割当てられ、割当て
られた時間領域内で、予め定められた優先順位に基づき
共通資源に対するアクセスを許容されることとなり、従
来ある時分割割当方法および要求割当方法の両者の長所
を兼備することにより、効率的、且つ柔軟なアクセス競
合制御方法を実現可能となる。
【0021】
【実施例】以下、本発明の一実施例を図面により説明す
る。図2は本発明の一実施例による情報処理システムを
示す図であり、図3は図2における競合回路の一例を示
す図であり、図4は図3における競合情報の一例を示す
図であり、図5は図2における共通メモリバスの利用状
況の一例を示す図(その一)であり、図6は図2におけ
る共通メモリバスの利用状況の一例を示す図(その二)
である。なお、全図を通じて同一符号は同一対象物を示
す。
【0022】図2においては、本発明の一実施例による
情報処理システムとして、パケット交換機が示されてい
る。図2に示されるパケット交換機は、複数の交換モジ
ュール(SWM)(20)と、一組のシステムバス(3
0)とから構成され、各交換モジュール(SWM)(2
0)はそれぞれ複数の通信回線(10)を収容し、シス
テムバス(30)は各交換モジュール(SWM)(2
0)を相互に接続する。
【0023】各交換モジュール(SWM)(20)は、
複数の回線系バスマスタ(LBM)(1)と、複数のシ
ステムバス系バスマスタ(SBM)(2)と、複数のプ
ロセッサ(MPU)(3)と、共通メモリ(MEM)
(4)と、入出力装置(IO)(5)と、共通メモリバ
ス(6)と、競合回路(ABT)(7)とを具備してい
る。
【0024】以後の説明においては、回線系バスマスタ
(LBM)(1)が3組〔個々の回線系バスマスタ(L
BM)を(11 )乃至(13 )と称する、以下同様〕、
システムバス系バスマスタ(SBM)(2)が4組、プ
ロセッサ(MPU)(3)が2組、それぞれ設けられて
いるものとする。
【0025】各回線系バスマスタ(LBM)(1)は、
それぞれ通信回線(10)を収容する。各システムバス
系バスマスタ(SBM)(2)は、各交換モジュール
(SWM)(20)内の共通メモリバス(6)とシステ
ムバス(30)とを接続する。
【0026】各プロセッサ(MPU)(3)は、交換モ
ジュール(SWM)(20)内全般を制御する。各回線
系バスマスタ(LBM)(1)、各システムバス系バス
マスタ(SBM)(2)および各プロセッサ(MPU)
(3)は、それぞれ共通メモリバス(6)を介して共通
メモリ(MEM)(4)または入出力装置(IO)
(5)にアクセスし、所要の処理を実行する。
【0027】従って、各回線系バスマスタ(LBM)
(1)、各システムバス系バスマスタ(SBM)(2)
および各プロセッサ(MPU)(3)は、何れも図1に
おける処理装置(100)に相当し、また共通メモリバ
ス(6)は、図1における共通バス(300)に相当
し、また共通メモリ(MEM)(4)および入出力装置
(IO)(5)は、図1における共通資源(200)に
相当する。
【0028】以後回線系バスマスタ(LBM)(1)、
システムバス系バスマスタ(SBM)(2)およびプロ
セッサ(MPU)(3)を、「バスマスタ」と総称す
る。なお入出力装置(IO)(5)は、共通メモリ(M
EM)(4)に比して低速とし、各バスマスタは、入出
力装置(IO)(5)に対する一回のアクセスに、共通
メモリ(MEM)(4)に対する一回のアクセス時間の
二倍の時間を必要とするものとする。
【0029】各回線系バスマスタ(LBM)(1)およ
び各システムバス系バスマスタ(SBM)(2)は、何
れも実時間式に、即ち待時間を許容すること無く、共通
メモリ(MEM)(4)または入出力装置(IO)
(5)にアクセスを要求し、また各プロセッサ(MP
U)(3)は、何れも待時式に、即ち待時間を許容し
て、共通メモリ(MEM)(4)または入出力装置(I
O)(5)にアクセスを要求する。
【0030】図2においては、各システムバス系バスマ
スタ(SBM)(2)により一群〔以後A群と称する〕
を、各回線系バスマスタ(LBM)(1)により一群
〔以後B群と称する〕を、各プロセッサ(MPU)
(3)により一群〔以後W群と称する〕を、それぞれ構
成する。
【0031】従って、A群およびB群は実時間式のアク
セス要求を発生するので実時間式群と称し、W群は待時
式のアクセス要求を発生するので待時式群と称する。競
合回路(ABT)(7)は、図3に示される構成を有
し、各バスマスタから出力されるアクセス要求を、以下
に述べる方法で競合制御する。
【0032】競合回路(ABT)(7)は、図3に示さ
れる如く、共通のタイミング生成部(71)および競合
情報設定レジスタ(REG)(72)と、各群に対応す
る群内競合部(73A )、(73B )および(73W
と、各バスマスタに対応する競合情報設定レジスタ(R
EG)(74i )〔但しiは21乃至24、11乃至1
3、31、32を示す〕とから構成されている。
【0033】実時間式群であるA群およびB群には、所
定周期で繰返す時間領域を、指定された割合で予め割当
てて置き、待時群であるW群には特に時間領域を予め割
当てて置かない。
【0034】また各バスマスタには、共通メモリ(ME
M)(4)および入出力装置(IO)(5)に対するア
クセスの優先順位を、各群内で割当てて置く。プロセッ
サ(MPU)(3)は、競合回路(ABT)(7)内の
競合情報設定レジスタ(REG)(71G )に、図4
(a) に示される如きタイミング生成部用の競合情報(a
btG )を設定し、また各競合情報設定レジスタ(RE
G)(71i )に、図4(b) に示される如き群内競合部
用の競合情報(abti )を設定する。
【0035】競合情報(abtG )は、実時間式群であ
るA群に割当てる時間領域の割合を示すA群帯域幅(w
A )と、A群に所属する各システムバス系バスマスタ
(SBM)(2)に対する優先順位の割当方法を示すA
群優先決定法(pA )〔例えば固定優先順位およびラウ
ンドロビンの何れか〕と、実時間式群であるB群に割当
てる時間領域の割合を示すB群帯域幅(wB )と、B群
に所属する各回線系バスマスタ(LBM)(1)に対す
る優先順位の割当方法を示すB群優先決定法(p B )と
を含んでおり、待時式群であるW群に関する情報は含ん
でいない。
【0036】また各競合情報(abti )は、各群内で
対応するバスマスタに付与されている群内優先順位番号
(pi )と、対応するバスマスタに割当てられる時間領
域の割合を示す群内帯域幅(wi )と、付加ビット(s
i )とを含んでいる。
【0037】最初に、各バスマスタが、共通メモリ(M
EM)(4)のみにアクセスする場合を、図5を用いて
説明する。図2乃至図5において、プロセッサ(MP
U)(3)が競合情報設定レジスタ(REG)(72)
に、A群帯域幅(wA ):B群帯域幅(wB )=2:1
とし、A群優先決定法(pA )およびB群優先決定法
(pB )を何れもラウンドロビンとする競合情報(ab
G )を設定し、またプロセッサ(MPU)(3)が各
競合情報設定レジスタ(REG)(74i )に、それぞ
れ群内優先順位番号(p i )を各初期値の1乃至4、1
乃至3、1および2とし、群内帯域幅(wi )を何れも
1とし、付加ビット(si )を特に設定されぬ競合情報
(abti )をそれぞれ設定したとする。
【0038】タイミング生成部(71)は、競合情報設
定レジスタ(REG)(72)に設定された競合情報
(abtG )を参照することにより、共通メモリバス
(6)の時間領域を、図5に示される如く、所定の時間
領域(T)を一単位として、A群とB群とに2:1の割
合で一応割当てて置く。
【0039】なお時間領域(T)は、各バスマスタが、
共通メモリ(MEM)(4)に対するアクセス処理を完
了するに足る時間長に設定されている。各バスマスタ
は、共通メモリ(MEM)(4)にアクセスを希望する
場合には、それぞれ対応する群内競合部(73)に伝達
するアクセス要求信号(reqi)を論理“0”に設定
する。
【0040】時点(t1 )において、群内競合部(73
A )は、A群に所属する各システムバス系バスマスタ
(SBM)(2)から出力される各アクセス要求信号
(req i )を検査し、システムバス系バスマスタ(S
BM)(23 )から出力されるアクセス要求信号(re
23)が論理“0”に設定されることを検出すると、タ
イミング生成部(71)に伝達するアクセス要求信号
(reqA )を論理“0”に設定し、また群内競合部
(73B )は、B群に所属する各回線系バスマスタ(L
BM)(1)から出力される各アクセス要求信号(re
i )を検査し、回線系バスマスタ(LBM)
(11 )、(12 )および(13 )から出力されるアク
セス要求信号(req11)、(req12)および(re
13)が論理“0”に設定されることを検出すると、タ
イミング生成部(71)に伝達するアクセス要求信号
(reqB )を論理“0”に設定し、更に群内競合部
(73W )は、W群に所属する各プロセッサ(MPU)
(3)から出力される各アクセス要求信号(reqi
を検査し、プロセッサ(MPU)(31 )から出力され
るアクセス要求信号(req31)が論理“0”に設定さ
れることを検出すると、タイミング生成部(71)に伝
達するアクセス要求信号(reqW )を論理“0”に設
定する。
【0041】タイミング生成部(71)は、各群内競合
部(73)から伝達されるアクセス要求信号(re
A )、(reqB )および(reqW )が、何れも論
理“0”に設定されていることを検出し、且つ時点(t
2 )乃至(t3 )により定まる時間領域(T1 )が、B
群に割当済の時間領域であることを認識すると、時点
(t 1 )乃至(t2 )により定まる時間領域(T0 )に
おいて、群内競合部(73B)に返送するアクセス許可
信号(ackB )を論理“0”に設定する。
【0042】群内競合部(73B )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
B )が論理“0”に設定されたことを検出すると、時
間領域(T1 )が実際にB群に割当てられたと判定し、
アクセス要求信号(reqi )を論理“0”に設定中の
各回線系バスマスタ(LBM)(11 )、(12 )およ
び(13 )の中から、現時点でラウンドロビン形式で最
優先の回線系バスマスタ(LBM)(11 )に、時間領
域(T1 )における共通メモリ(MEM)(4)へのア
クセスを許容することと決定し、時間領域(T0 )にお
いて回線系バスマスタ(LBM)(11 )に返送するア
クセス許可信号(ack11)を論理“0”に設定する。
【0043】回線系バスマスタ(LBM)(11 )は、
時間領域(T0 )において、群内競合部(73B )から
返送されるアクセス許可信号(ack11)が論理“0”
に設定されたことを検出すると、時間領域(T1 )にお
いて共通メモリ(MEM)(4)へのアクセスが許容さ
れたと判定し、時間領域(T0 )において群内競合部
(73B )へ出力中のアクセス要求信号(req11)を
論理“1”に設定変更した後、時間領域(T1 )におい
て、共通メモリバス(6)を経由して共通メモリ(ME
M)(4)にアクセスし、所要のデータの書込みまたは
読出しを実行する。
【0044】次に時点(t2 )において、前述と同様
に、群内競合部(73A )は、システムバス系バスマス
タ(SBM)(23 )から出力されるアクセス要求信号
(req23)が論理“0”に設定されることを検出する
と、タイミング生成部(71)に伝達するアクセス要求
信号(reqA )を論理“0”に設定し、また群内競合
部(73B )は、回線系バスマスタ(LBM)(12
および(13 )から出力されるアクセス要求信号(re
12)および(req13)が論理“0”に設定されるこ
とを検出すると、タイミング生成部(71)に伝達する
アクセス要求信号(reqB )を論理“0”に設定し、
更に群内競合部(73W )は、プロセッサ(MPU)
(31 )から出力されるアクセス要求信号(req31
が論理“0”に設定されることを検出すると、タイミン
グ生成部(71)に伝達するアクセス要求信号(req
W )を論理“0”に設定する。
【0045】タイミング生成部(71)は、各群内競合
部(73)から伝達されるアクセス要求信号(re
A )、(reqB )および(reqW )が、何れも論
理“0”に設定されていることを検出し、且つ時点(t
3 )乃至(t4 )により定まる時間領域(T2 )が、A
群に割当済の時間領域であることを認識すると、時間領
域(T1 )において、群内競合部(73A )に返送する
アクセス許可信号(ack A )を論理“0”に設定す
る。
【0046】群内競合部(73A )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
A )が論理“0”に設定されたことを検出すると、時
間領域(T2 )が実際にA群に割当てられたと判定し、
アクセス要求信号(reqi )を論理“0”に設定中の
システムバス系バスマスタ(SBM)(23 )に、時間
領域(T2 )における共通メモリ(MEM)(4)への
アクセスを許容することと決定し、時間領域(T1 )に
おいてシステムバス系バスマスタ(SBM)(23)に
返送するアクセス許可信号(ack23)を論理“0”に
設定する。
【0047】システムバス系バスマスタ(SBM)(2
3 )は、時間領域(T1 )において、群内競合部(73
A )から返送されるアクセス許可信号(ack23)が論
理“0”に設定されたことを検出すると、時間領域(T
2 )において共通メモリ(MEM)(4)へのアクセス
が許容されたと判定し、時間領域(T1 )において群内
競合部(73A )へ出力中のアクセス要求信号(req
23)を論理“1”に設定変更した後、時間領域(T2
において、共通メモリバス(6)を経由して共通メモリ
(MEM)(4)にアクセスし、所要のデータの書込み
または読出しを実行する。
【0048】次に時点(t3 )において、群内競合部
(73A )は、前述と同様に、何れのシステムバス系バ
スマスタ(SBM)(2)から出力されるアクセス要求
信号(reqi )も論理“1”に設定されることを検出
すると、タイミング生成部(71)に伝達するアクセス
要求信号(reqA )を論理“1”に設定し、また群内
競合部(73B )は、前述と同様に、回線系バスマスタ
(LBM)(12 )および(13 )から出力されるアク
セス要求信号(req12)および(req13)が論理
“0”に設定されることを検出すると、タイミング生成
部(71)に伝達するアクセス要求信号(reqB )を
論理“0”に設定し、更に群内競合部(73 W )は、前
述と同様に、プロセッサ(MPU)(31 )から出力さ
れるアクセス要求信号(req31)が論理“0”に設定
されることを検出すると、タイミング生成部(71)に
伝達するアクセス要求信号(reqW )を論理“0”に
設定する。
【0049】タイミング生成部(71)は、群内競合部
(73A )から伝達されるアクセス要求信号(re
A )が論理“1”に設定され、群内競合部(73B
および(73W )から伝達されるアクセス要求信号(r
eqB )および(reqW )が何れも論理“0”に設定
されていることを検出し、且つ時点(t4 )乃至
(t5 )により定まる時間領域(T3 )が、A群に割当
済の時間領域であることを認識すると、A群にはアクセ
スを要求するシステムバス系バスマスタ(SBM)
(2)が存在しないと判定し、アクセス要求中のB群お
よびW群の内、待時式群であるW群に優先的に割当変更
することとし、時間領域(T2 )において群内競合部
(73W )に返送するアクセス許可信号(ackW )を
論理“0”に設定する。
【0050】群内競合部(73W )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
W )が論理“0”に設定されたことを検出すると、時
間領域(T3 )が実際にW群に割当てられたと判定し、
アクセス要求信号(reqi )を論理“0”に設定中の
プロセッサ(MPU)(31 )に、時間領域(T3 )に
おける共通メモリ(MEM)(4)へのアクセスを許容
することと決定し、時間領域(T2 )においてプロセッ
サ(MPU)(31 )に返送するアクセス許可信号(a
ck31)を論理“0”に設定する。
【0051】プロセッサ(MPU)(31 )は、時間領
域(T2 )において、群内競合部(73W )から返送さ
れるアクセス許可信号(ack31)が論理“0”に設定
されたことを検出すると、時間領域(T3 )において共
通メモリ(MEM)(4)へのアクセスが許容されたと
判定し、時間領域(T2 )において群内競合部(7
W )へ出力中のアクセス要求信号(req31)を論理
“1”に設定変更した後、時間領域(T3 )において、
共通メモリバス(6)を経由して共通メモリ(MEM)
(4)にアクセスし、所要のデータの書込みまたは読出
しを実行する。
【0052】次に時点(t4 )において、前述と同様
に、群内競合部(73A )は、何れのシステムバス系バ
スマスタ(SBM)(2)から出力されるアクセス要求
信号(reqi )も論理“1”に設定されることを検出
すると、タイミング生成部(71)に伝達するアクセス
要求信号(reqA )を論理“1”に設定し、また群内
競合部(73B )は、回線系バスマスタ(LBM)(1
2 )および(13 )から出力されるアクセス要求信号
(req12)および(req13)が論理“0”に設定さ
れることを検出すると、タイミング生成部(71)に伝
達するアクセス要求信号(reqB )を論理“0”に設
定し、更に群内競合部(73W )は、何れのプロセッサ
(MPU)(3)から出力されるアクセス要求信号(r
eqi )も論理“1”に設定されることを検出すると、
タイミング生成部(71)に伝達するアクセス要求信号
(reqW )を論理“1”に設定する。
【0053】タイミング生成部(71)は、群内競合部
(73A )および(73W )から伝達されるアクセス要
求信号(reqA )および(reqW )が論理“1”に
設定され、群内競合部(73B )から伝達されるアクセ
ス要求信号(reqB )が論理“0”に設定されている
ことを検出し、且つ時間領域(T4 )が、B群に割当済
の時間領域であることを認識すると、前述と同様に、時
間領域(T3 )において、群内競合部(73B )に返送
するアクセス許可信号(ackB )を論理“0”に設定
する。
【0054】群内競合部(73B )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
B )が論理“0”に設定されたことを検出すると、時
間領域(T4 )が実際にB群に割当てられたと判定し、
アクセス要求信号(reqi )を論理“0”に設定中の
各回線系バスマスタ(LBM)(12 )および(13
の中から、現時点でラウンドロビン形式で最優先の回線
系バスマスタ(LBM)(12 )に、時間領域(T4
における共通メモリ(MEM)(4)へのアクセスを許
容することと決定し、時間領域(T3 )において回線系
バスマスタ(LBM)(12 )に返送するアクセス許可
信号(ack12)を論理“0”に設定する。
【0055】回線系バスマスタ(LBM)(12 )は、
時間領域(T3 )において、群内競合部(73B )から
返送されるアクセス許可信号(ack13)が論理“0”
に設定されたことを検出すると、時間領域(T4 )にお
いて共通メモリ(MEM)(4)へのアクセスが許容さ
れたと判定し、時間領域(T3 )において群内競合部
(73B )へ出力中のアクセス要求信号(req12)を
論理“1”に設定変更した後、時間領域(T4 )におい
て、共通メモリバス(6)を経由して共通メモリ(ME
M)(4)にアクセスし、所要のデータの書込みまたは
読出しを実行する。
【0056】次に時点(t5 )において、前述と同様
に、群内競合部(73A )は、何れのシステムバス系バ
スマスタ(SBM)(2)から出力されるアクセス要求
信号(reqi )も論理“1”に設定されることを検出
すると、タイミング生成部(71)に伝達するアクセス
要求信号(reqA )を論理“1”に設定し、また群内
競合部(73B )は、回線系バスマスタ(LBM)(1
3 )から出力されるアクセス要求信号(req13)が論
理“0”に設定されることを検出すると、タイミング生
成部(71)に伝達するアクセス要求信号(reqB
を論理“0”に設定し、更に群内競合部(73W )は、
前述と同様に、何れのプロセッサ(MPU)(3)から
出力されるアクセス要求信号(reqi )も論理“1”
に設定されることを検出すると、タイミング生成部(7
1)に伝達するアクセス要求信号(reqW )を論理
“1”に設定する。
【0057】タイミング生成部(71)は、群内競合部
(73A )および(73W )から伝達されるアクセス要
求信号(reqA )および(reqW )が論理“1”に
設定され、群内競合部(73B )から伝達されるアクセ
ス要求信号(reqB )が論理“0”に設定されている
ことを検出し、且つ時間領域(T5 )がA群に割当済の
時間領域であることを認識すると、A群にはアクセスを
要求するシステムバス系バスマスタ(SBM)(2)が
存在せず、また優先的に割当変更されるべきW群にもア
クセスを要求するプロセッサ(MPU)(3)が存在し
ないと判定し、アクセス要求中のA群に割当変更するこ
ととし、時間領域(T4 )において、群内競合部(73
B )に返送するアクセス許可信号(ackB )を論理
“0”に設定する。
【0058】群内競合部(73B )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
B )が論理“0”に設定されたことを検出すると、時
間領域(T5 )が実際にはB群に割当てられたと判定
し、アクセス要求信号(reqi )を論理“0”に設定
中の回線系バスマスタ(LBM)(13 )に、時間領域
(T 5 )における共通メモリ(MEM)(4)へのアク
セスを許容することと決定し、時間領域(T4 )におい
て回線系バスマスタ(LBM)(13 )に返送するアク
セス許可信号(ack13)を論理“0”に設定する。
【0059】回線系バスマスタ(LBM)(13 )は、
時間領域(T4 )において、群内競合部(73B )から
返送されるアクセス許可信号(ack13)が論理“0”
に設定されたことを検出すると、時間領域(T5 )にお
いて共通メモリ(MEM)(4)へのアクセスが許容さ
れたと判定し、時間領域(T4 )において群内競合部
(73B )へ出力中のアクセス要求信号(req13)を
論理“1”に設定変更した後、時間領域(T5 )におい
て、共通メモリバス(6)を経由して共通メモリ(ME
M)(4)にアクセスし、所要のデータの書込みまたは
読出しを実行する。
【0060】以下同様の過程により、競合回路(AB
T)(7)は、各時点(t6 )以降において各時間領域
(T6 )等におけるアクセスを許容するバスマスタを解
析し、予め割当済の各群内からアクセス要求が出力され
ている場合には、同群内のアクセス要求元のバスマスタ
にアクセスを許容し、予め割当済の各群内からアクセス
要求が出力されていない場合には、アクセス要求を出力
中の他の群に、W群を優先させ乍ら割当変更し、アクセ
ス要求元のバスマスタにアクセスを許容する。
【0061】次に、各バスマスタが、高速の共通メモリ
(MEM)(4)と、低速の入出力装置(IO)(5)
とにアクセスする場合を、図6を用いて説明する。図2
乃至図4および図6において、プロセッサ(MPU)
(3)が競合情報設定レジスタ(REG)(72)に、
A群帯域幅(wA ):B群帯域幅(wB )=2:1と
し、A群優先決定法(pA )およびB群優先決定法(p
B )が何れもラウンドロビンとする競合情報(ab
G )を設定し、またプロセッサ(MPU)(3)が各
競合情報設定レジスタ(REG)(74i )に、それぞ
れ群内優先順位番号(pi )が各初期値の1乃至4、1
乃至3、1および2、群内帯域幅(w i )が何れも1、
付加ビット(si )は低速の入出力装置(IO)(5)
にもアクセスする可能性のあることを示す競合情報(a
bti )をそれぞれ設定したとする。
【0062】図5に示される時間領域(T)は、前述の
如く、各システムバス系バスマスタ(SBM)(2)、
回線系バスマスタ(LBM)(1)およびプロセッサ
(MPU)(3)が、共通メモリ(MEM)(4)に対
するアクセス処理を完了するに足る時間長に設定されて
いるが、入出力装置(IO)(5)に対するアクセス処
理は、時間領域(T)の二倍の時間長を必要とすること
を考慮し、タイミング生成部(71)は、競合情報設定
レジスタ(REG)(72)に設定された競合情報(a
btG )を参照することにより、共通メモリバス(6)
の時間領域を、図6に示される如く、連続する二つの時
間領域(T)を一単位として、A群とB群とに2:1の
割合で一応割当てて置く。
【0063】時点(t1 )において、システムバス系バ
スマスタ(SBM)(23 )、回線系バスマスタ(LB
M)(12 )および(13 )が共通メモリ(MEM)
(4)へのアクセスを希望し、それぞれ出力するアクセ
ス要求信号(reqi )を論理“0”に設定し、また回
線系バスマスタ(LBM)(11 )が入出力装置(I
O)(5)へのアクセスを希望し、出力するアクセス要
求信号(req11)を論理“0”に設定している。
【0064】群内競合部(73A )は、前述と同様に、
A群に所属するシステムバス系バスマスタ(SBM)
(23 )から出力されるアクセス要求信号(req23
が論理“0”に設定されることを検出すると、タイミン
グ生成部(71)に伝達するアクセス要求信号(req
A )を論理“0”に設定し、また群内競合部(73B
は、前述と同様に、B群に所属する各回線系バスマスタ
(LBM)(11 )、(12 )および(13 )から出力
されるアクセス要求信号(req11)、(req 12)お
よび(req13)が論理“0”に設定されることを検出
すると、タイミング生成部(71)に伝達するアクセス
要求信号(reqB )を論理“0”に設定し、更に群内
競合部(73W )は、W群に所属する何れのプロセッサ
(MPU)(3)から出力されるアクセス要求信号(r
eqi )も論理“1”に設定されることを検出すると、
タイミング生成部(71)に伝達するアクセス要求信号
(reqW )を論理“1”に設定する。
【0065】タイミング生成部(71)は、前述と同様
に、群内競合部(73A )および(73B )から伝達さ
れるアクセス要求信号(reqA )および(reqB
が論理“0”に設定され、群内競合部(73W )から伝
達されるアクセス要求信号(reqW )が論理“1”に
設定されていることを検出し、且つ時間領域(T1 )が
A群に割当済の時間領域であることを認識すると、前述
と同様の過程により、A群内でアクセス要求中のシステ
ムバス系バスマスタ(SBM)(23 )に対して共通メ
モリ(MEM)(4)へのアクセスを許容するが、詳細
は省略する。
【0066】次に時点(t2 )において、群内競合部
(73A )は、何れのシステムバス系バスマスタ(SB
M)(2)から出力されるアクセス要求信号(re
i )も論理“1”に設定されることを検出すると、タ
イミング生成部(71)に伝達するアクセス要求信号
(reqA )を論理“1”に設定し、また群内競合部
(73B)は、前述と同様に、回線系バスマスタ(LB
M)(11 )乃至(13 )から出力されるアクセス要求
信号(req11)乃至(req13)が論理“0”に設定
されることを検出すると、タイミング生成部(71)に
伝達するアクセス要求信号(reqB )を論理“0”に
設定し、更に群内競合部(73W )は、前述と同様に、
何れのプロセッサ(MPU)(3)から出力されるアク
セス要求信号(reqi )も論理“1”に設定されるこ
とを検出すると、タイミング生成部(71)に伝達する
アクセス要求信号(reqW )を論理“1”に設定す
る。タイミング生成部(71)は、群内競合部(7
B )から伝達されるアクセス要求信号(reqB )が
論理“0”に設定され、群内競合部(73A )および
(73W )から伝達されるアクセス要求信号(re
A )および(reqW )が論理“1”に設定されてい
ることを検出し、且つ時間領域(T2 )がB群に割当済
の時間領域であることを認識すると、前述と同様の過程
により、時間領域(T1)において、群内競合部(73
B )に返送するアクセス許可信号(ackB )を論理
“0”に設定する。
【0067】群内競合部(73B )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
B )が論理“0”に設定されたことを検出すると、時
間領域(T1 )が実際にB群に割当てられたと判定し、
アクセス要求信号(reqi )を論理“0”に設定中の
各回線系バスマスタ(LBM)(11 )、(12 )およ
び(13 )の中から、現時点でラウンドロビン形式で最
優先の回線系バスマスタ(LBM)(11 )に、時間領
域(T2 )における入出力装置(IO)(5)へのアク
セスを許容することと決定し、時間領域(T1 )におい
て回線系バスマスタ(LBM)(11 )に返送するアク
セス許可信号(ack11)を論理“0”に設定する。
【0068】回線系バスマスタ(LBM)(11 )は、
時間領域(T1 )において、群内競合部(73B )から
返送されるアクセス許可信号(ack11)が論理“0”
に設定されたことを検出すると、時間領域(T2 )にお
いて入出力装置(IO)(5)へのアクセスが許容され
たと判定するが、入出力装置(IO)(5)へのアクセ
ス処理には、次の時間領域(T3 )も必要とすることか
ら、時間領域(T1 )において群内競合部(73B )へ
出力中のアクセス要求信号(req11)を引続き論理
“0”に設定保持した後、時間領域(T2 )において、
共通メモリバス(6)を経由して入出力装置(IO)
(5)にアクセスし、所要のデータの入力または出力処
理を実行する。
【0069】次に時点(t3 )において、群内競合部
(73A )は、何れのシステムバス系バスマスタ(SB
M)(2)から出力されるアクセス要求信号(re
i )も論理“1”に設定されることを検出すると、タ
イミング生成部(71)に伝達するアクセス要求信号
(reqA )を論理“1”に設定し、また群内競合部
(73B)は、前述と同様に、回線系バスマスタ(LB
M)(11 )乃至(13 )から出力されるアクセス要求
信号(req11)乃至(req13)が論理“0”に設定
されることを検出すると、タイミング生成部(71)に
伝達するアクセス要求信号(reqB )を論理“0”に
設定し、更に群内競合部(73W )は、前述と同様に、
何れのプロセッサ(MPU)(3)から出力されるアク
セス要求信号(reqi )も論理“1”に設定されるこ
とを検出すると、タイミング生成部(71)に伝達する
アクセス要求信号(reqW )を論理“1”に設定す
る。
【0070】タイミング生成部(71)は、群内競合部
(73B )から伝達されるアクセス要求信号(re
B )が論理“0”に設定され、群内競合部(73A
および(73W )から伝達されるアクセス要求信号(r
eqA )および(reqW )が論理“1”に設定されて
いることを検出し、且つ時間領域(T3 )がB群に割当
済の時間領域であることを認識すると、前述と同様の過
程により、時間領域(T2)において、群内競合部(7
B )に返送するアクセス許可信号(ackB )を論理
“0”に設定する。
【0071】群内競合部(73B )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
B )が論理“0”に設定されたことを検出すると、時
間領域(T1 )が実際にB群に割当てられたと判定し、
アクセス要求信号(reqi )を論理“0”に設定中の
各回線系バスマスタ(LBM)(11 )、(12 )およ
び(13 )の中から、前時点(t2 )において時間領域
(T2 )におけるアクセスを許容された回線系バスマス
タ(LBM)(11 )が継続してアクセス要求信号(r
eq11)を論理“0”に設定していることを識別する
と、回線系バスマスタ(LBM)(11 )に対応する競
合情報設定レジスタ(REG)(7411)内に設定済の
競合情報(abt11)を参照し、付加ビット(s11)が
低速の入出力装置(IO)(5)へのアクセスの可能性
を示していることを確認すると、回線系バスマスタ(L
BM)(111)が時間領域(T2 )から引続き、時間領
域(T3)においても低速の入出力装置(IO)(5)
へアクセスを要求していると判定し、回線系バスマスタ
(LBM)(11 )に、時間領域(T3 )における入出
力装置(IO)(5)へのアクセスを許容することと決
定し、時間領域(T2 )において回線系バスマスタ(L
BM)(11 )に返送するアクセス許可信号(ac
11)を再び論理“0”に設定する。
【0072】回線系バスマスタ(LBM)(11 )は、
時間領域(T2 )において、群内競合部(73B )から
返送されるアクセス許可信号(ack11)が再び論理
“0”に設定されたことを検出すると、時間領域
(T3 )において引続き入出力装置(IO)(5)への
継続アクセスが許容されたと判定し、時間領域(T2
において群内競合部(73B )へ出力中のアクセス要求
信号(req11)を論理“1”に設定変更した後、時間
領域(T3 )において引続き入出力装置(IO)(5)
に継続アクセスし、所要のデータの入力または出力処理
を実行する。
【0073】次の時点(t4 )においては、システムバ
ス系バスマスタ(SBM)(21 )が入出力装置(I
O)(5)へのアクセスを希望し、群内競合部(7
A )に伝達するアクセス要求信号(req21)を論理
“0”に設定し、また回線系バスマスタ(LBM)(1
2 )および(13 )が引続き共通メモリ(MEM)
(4)へのアクセスを希望し、群内競合部(73B )に
伝達するアクセス要求信号(req12)および(req
13)を論理“0”に設定していると、群内競合部(73
A)および(73B )はそれぞれタイミング生成部(7
1)に伝達するアクセス要求信号(reqA )および
(reqB )を論理“0”に設定し、群内競合部(73
W )はタイミング生成部(71)に伝達するアクセス要
求信号(reqW )を論理“1”に設定する。
【0074】タイミング生成部(71)は、前述と同様
に、群内競合部(73A )および(73B )から伝達さ
れるアクセス要求信号(reqA )および(reqB
が論理“0”に設定され、群内競合部(73W )から伝
達されるアクセス要求信号(reqW )が論理“1”に
設定されていることを検出し、且つ時間領域(T4 )が
A群に割当済の時間領域であることを認識すると、前述
と同様の過程により、時間領域(T3 )において、群内
競合部(73A )に返送するアクセス許可信号(ack
A )を論理“0”に設定する。
【0075】群内競合部(73A )は、タイミング生成
部(71)から返送されるアクセス許可信号(ac
A )が論理“0”に設定されたことを検出すると、時
間領域(T4 )が実際にA群に割当てられたと判定し、
アクセス要求信号(req21)を論理“0”に設定中の
システムバス系バスマスタ(SBM)(21 )に、時間
領域(T4 )における入出力装置(IO)(5)へのア
クセスを許容することと決定し、時間領域(T3 )にお
いてシステムバス系バスマスタ(SBM)(21 )に返
送するアクセス許可信号(ack21)を論理“0”に設
定する。
【0076】システムバス系バスマスタ(SBM)(2
1 )は、前述と同様に、時間領域(T3 )において、群
内競合部(73A )から返送されるアクセス許可信号
(ack21)が論理“0”に設定されたことを検出する
と、時間領域(T4 )において入出力装置(IO)
(5)へのアクセスが許容されたと判定するが、入出力
装置(IO)(5)へのアクセス処理には、次の時間領
域(T5 )も必要とすることから、時間領域(T3 )に
おいて群内競合部(73A )へ出力中のアクセス要求信
号(req21)を、引続き論理“0”に設定保持した
後、時間領域(T4 )において、共通メモリバス(6)
を経由して入出力装置(IO)(5)にアクセスし、所
要のデータの入力または出力処理を実行する。
【0077】時点(t5 )においては、前述と同様の過
程により、入出力装置(IO)(5)に引続きアクセス
を要求するシステムバス系バスマスタ(SBM)
(21 )に対して時間領域(T5 )の割当を決定する
が、詳細は省略する。
【0078】以上の説明から明らかな如く、本実施例に
よれば、競合回路(ABT)(7)が予め設定された競
合情報(abtG )に指定された割合で、実時間式のA
群およびB群に各時間領域(T)を一応割当てて置き、
各時点(t)において待時式のW群も含めて共通メモリ
(MEM)(4)或いは入出力装置(IO)(5)への
アクセス要求を受信解析し、予め割当済の群からアクセ
ス要求が出力されている場合には同群内のアクセス要求
元のバスマスタへアクセスを許容するが、予め割当済の
群からアクセス要求が出力されておらず、且つ他群から
アクセス要求が出力されている場合には、W群を優先扱
いし乍ら、他群内のアクセス要求元のバスマスタへアク
セスを許容する為、各システムバス系バスマスタ(SB
M)(2)、回線系バスマスタ(LBM)(1)および
プロセッサ(MPU)(3)にそれぞれ必要なアクセス
を確保し、且つアクセス要求の発生状況、並びに低速の
入出力装置(IO)(5)に対するアクセス等、変化に
富むアクセス要求にも柔軟に対応可能となる。
【0079】なお、図2乃至図6はあく迄本発明の一実
施例に過ぎず、例えばA群およびB群に対する時間領域
(T)の割当、並びにアクセス要求の生起状況は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらな
い。また競合回路(ABT)(7)は単独に設けられる
ものに限定されることは無く、例えばプロセッサ(MP
U)(3)に内蔵される等、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない。また
処理装置(100)および共通資源(200)の種類お
よび数量は、図示されるシステムバス系バスマスタ(S
BM)(2)、回線系バスマスタ(LBM)(1)、プ
ロセッサ(MPU)(3)、共通メモリ(MEM)
(4)および入出力装置(IO)(5)に限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。更に本発明の対象とな
る情報処理システムは、図示されるパケット交換機に限
定されぬことは言う迄も無い。
【0080】
【発明の効果】以上、本発明によれば、前記情報処理シ
ステムおいて、各処理装置には、優先的にアクセスを許
容される時間領域が、群単位で割当てられ、割当てられ
た時間領域内で、予め定められた優先順位に基づき共通
資源に対するアクセスを許容されることとなり、従来あ
る時分割割当方法および要求割当方法の両者の長所を兼
備することにより、効率的、且つ柔軟なアクセス競合制
御方法を実現可能となる。
【図面の簡単な説明】
【図1】 本発明の原理図
【図2】 本発明の一実施例による情報処理システム
【図3】 図2における競合回路の一例
【図4】 図3における競合情報の一例
【図5】 図2における共通メモリバスの利用状況の一
例(その一)
【図6】 図2における共通メモリバスの利用状況の一
例(その二)
【符号の説明】
1 回線系バスマスタ(LBM) 2 システムバス系バスマスタ(SBM) 3 プロセッサ(MPU) 4 共通メモリ(MEM) 5 入出力装置(IO) 6 共通メモリバス 7 競合回路(ABT) 10 通信回線 20 交換モジュール(SWM) 30 システムバス 71 タイミング生成部 72、74i 競合情報設定レジスタ(REG) 73A 、73B 、73W 群内競合部 100 処理装置 200 共通資源 300 共通バス 400 群

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 複数の処理装置が共通バスを介して共通
    資源にアクセスを要求する情報処理システムにおいて、 前記各処理装置を複数の群に分割し、 前記各群に、前記共通バスを占有する時間領域を、予め
    定められた割合で割当て、 前記各群に割当てられた時間領域内で、前記共通資源に
    アクセスを要求する前記各群に所属する各処理装置に、
    予め定められた競合方法でアクセスを許容することを特
    徴とするアクセス競合制御方法。
  2. 【請求項2】 前記各群に割当てられた時間領域内で、
    該当する群内に前記共通資源に対するアクセスを要求す
    る処理装置が存在しなかった場合に、前記共通資源に対
    するアクセスを要求する処理装置が存在する他の群に、
    該時間領域を割当変更することを特徴とする請求項1記
    載のアクセス競合制御方法。
  3. 【請求項3】 前記各群に、前記共通資源に対して実時
    間式にアクセスを要求する処理装置から構成される群
    と、前記共通資源に対して待時式にアクセスを要求する
    処理装置から構成される群とが存在した場合に、前記実
    時間的にアクセスを要求する処理装置から構成される群
    のみに前記共通バスを占有する時間領域を割当て、 前記実時間式にアクセスを要求する処理装置から構成さ
    れる群に割当てられた時間領域内で、該当する群内に前
    記共通資源に対するアクセスを要求する処理装置が存在
    しなかった場合に、前記待時式にアクセスを要求する処
    理装置から構成される群に、該時間領域を優先的に割当
    変更することを特徴とする請求項1記載のアクセス競合
    制御方法。
  4. 【請求項4】 前記処理装置が、アクセス時間の異なる
    複数種類の共通資源にアクセスを要求する場合に、最短
    アクセス時間を時間単位とし、最長アクセス時間を上回
    る数だけ該時間単位を連結した時間領域を割当単位とし
    て、前記共通バスを占有する時間領域を前記各群に割当
    てることを特徴とする請求項1記載のアクセス競合制御
    方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008046997A (ja) * 2006-08-18 2008-02-28 Fujitsu Ltd 調停回路、クロスバ、リクエスト選択方法、及び情報処理装置
JP2008102652A (ja) * 2006-10-18 2008-05-01 Oki Electric Ind Co Ltd バスシステム

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