JP6781089B2 - 電子制御装置、電子制御システム、電子制御装置の制御方法 - Google Patents
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Description
本発明の第2の態様による電子制御装置は、再構成指令に基づき再構成可能な論理回路と、前記論理回路に構成される演算部と、前記論理回路への前記演算部の再構成指令の送信および再構成された前記演算部に所定の演算を実行させる処理制御部と、前記演算部が再構成されると前記演算部を対象に動作試験を実行して前記動作試験の結果を前記処理制御部に通知として送信する試験部と、を備え、前記処理制御部は、前記試験部から受信する前記通知に基づき前記演算部に前記所定の処理を実行させ、前記処理制御部が送信する前記再構成指令には再構成される前記演算部の回路情報が含まれ、前記試験部は、前記回路情報に応じた前記動作試験を実行し、前記論理回路には、前記回路情報ごとに前記演算部に入力するデータと前記演算部からの出力が期待されるデータとの組み合わせが格納される試験情報記憶部がさらに構成され、前記試験部は、前記試験情報記憶部に格納された情報を用いて前記動作試験を行う。
本発明の第3の態様による電子制御装置の制御方法は、再構成指令に基づき再構成可能な論理回路と、接続されるセンサから処理周期ごとに前記センサが取得したセンサ情報を受信する通信インタフェースとを備える電子制御装置の制御方法において、前記処理周期ごとに少なくとも1回は前記論理回路に演算部を再構成することと、前記演算部が再構成されると前記演算部の動作試験を実行することと、前記動作試験の結果に基づき、再構成された前記演算部に前記センサ情報を用いた所定の処理を実行させることとを含む。
以下、図1〜図11を参照して、電子制御システムの第1の実施の形態を説明する。
図2は、自律走行制御装置2のハードウエア構成図である。自律走行制御装置2は、CPU251と、ROM252と、RAM253と、フラッシュメモリ254と、論理回路255と、通信インタフェース256とを備える。CPU251は、ROM252に格納されたプログラムをRAM253に展開して実行することで後述する機能を実現する。フラッシュメモリ254は不揮発性の記憶領域である。なおCPU251は、ロックステップ方式を採用した複数のコアを持つプロセッサであってもよい。
図3は、自律走行制御装置2の機能構成図である。自律走行制御装置2は、第1通信インタフェース201A、第2通信インタフェース201B、処理制御部202、再構成回路203、試験部204、選択部205、演算部206、処理情報データベース(以下、処理情報DB)3、ログデータベース(以下、ログDB)4、試験データベース(以下、試験DB)5、および回路データベース(以下、回路DB)6を有する。以下では、第1通信インタフェース201A、第2通信インタフェース201Bをまとめて、「通信インタフェース201」と呼ぶ。通信インタフェース201は、図2の通信インタフェース256により実現される。処理情報DB3、ログDB4、および回路DB6は、フラッシュメモリ254により実現される。再構成回路203は、論理回路255により実現される。試験部204、選択部205、演算部206、および試験DB5は、再構成回路203に構成される。
図4は、処理情報DB3の一例を示す図である。
処理情報DB3は、処理制御部202によって参照される。処理情報DB3には、収集したセンサ情報や、自動運転設定情報に対して演算部206が実施する処理内容が格納される。処理情報DB3は、処理回数301、および処理情報302のフィールドを有する。処理回数301には、演算部206が演算を行う回数、換言すると演算部206が再構成される回数が格納される。処理情報302には、複数の処理情報、たとえば処理情報1〜処理情報3から構成され、それぞれの処理に対応する演算部206の回路の名称、および当該処理に要する目安の時間が格納される。ただし、処理に要する目安の時間は、設計する上で全体の処理に要する時間を確認するための参考値であり、処理情報DB3に記憶されなくてもよい。
図5は、ログDB4の一例を示す図である。
ログDB4には、処理制御部202により試験部204から通知された試験結果が格納される。ログDB4は複数のレコードから構成され、各レコードは処理時刻401、回路種別402、試験結果403、および処理状態404のフィールドを有する。処理時刻401のフィールドには、自律走行制御装置2が内部で管理する時刻情報において、論理回路の再構成処理を実施した時刻が格納される。回路種別402のフィールドには、再構成された演算部206の論理回路を示す情報が格納される。試験結果403のフィールドには、試験部204から通知された演算部206の試験結果が格納される。処理状態404のフィールドには、試験結果403の情報を受けて、処理制御部202が判断する自律走行制御装置2の処理状態が格納される。
図6は、試験DB5の一例を示す図である。試験DB5には、回路種別501と試験内容の組み合わせが複数格納される。試験内容は、試験回数502、試験パタン503、および試験データ504から構成される。回路種別501には、回路種別を示す情報が格納される。試験回数502には、動作を試験する回数が格納される。試験パタン503には、試験に使用される試験データ504の選択パタンが格納される。試験データ504は、1以上の試験データ、たとえば試験データ1〜試験データ3から構成され、それぞれ演算部206に入力するデータと演算部206からの出力が期待されるデータとの組み合わせが格納される。
図7は、処理制御部202における周期処理を示すフローチャートである。自動運転では、センシング処理、距離計算処理、車両100や歩行者の行動予測処理、車両100の移動ルート算出処理などの多様な処理を繰り返し行うことが求められる。そのため処理制御部202は、収集したセンサ情報や自動運転設定情報を基に図7に示す処理を周期的に行う。以下、図7のフローチャートを参照して、処理制御部202の処理動作を説明する。
図8は、試験部204における動作試験処理を示すフローチャートである。試験部204は、図7に示した処理制御部202の周期処理のS604において、この動作試験処理を実行する。
図9および図10のそれぞれを用いて自律走行制御装置2の動作例、すなわち再構成回路203の更新例を説明する。
次に試験部204は、試験部204と演算部206の入出力を接続するように選択部205を設定する(S805)。選択部205は、試験部204の設定に基づいて試験部204と演算部206の入出力を接続する(S806)。
処理制御部202は、処理情報1が指定する論理回路Aの処理が終了したため、次の処理、すなわち処理情報2が指定する論理回路Bの処理へ移行する(S822)。以上が図9に示した遷移図の説明である。
また、処理制御部202は、処理情報2で指定される論理回路Bの回路種別情報を試験部204に通知する(S913)。試験部204は、回路種別501に基づいて指定される試験回数502、試験パタン503、および試験データ504を取得する(S915)。
図11は、サーバ装置110から自律走行制御装置2への情報受信を示すシーケンス図である。図11は、クラウド上のサーバ装置などからOTAにより無線ネットワーク経由で自動運転に関する処理情報を追加する例を示している。
(1)再構成指令に基づき再構成可能な論理回路255と、論理回路255に構成される演算部206と、論理回路255への演算部206の再構成指令の送信および再構成された演算部206に所定の演算を実行させる処理制御部202と、回路構成の変更後に動作試験を実行して動作試験の結果を処理制御部202に通知として送信する試験部204と、を備える。処理制御部202は、試験部204から受信する通知に基づき演算部206に所定の処理を実行させる。そのため演算部206を再構成するたびに動作試験を実行し、再構成された演算部206の正常性を確認することができる。
上述した実施の形態では、再構成回路203に複数の回路の動作試験に用いられるデータが試験DB5として格納された。しかし再構成回路203には単一の試験の情報のみが格納されていてもよい。
再構成回路203には少なくとも演算部206が含まれていればよく、試験部204、選択部205、試験DB5は再構成回路203の外部に構成されてもよい。
図13は、変形例2における自律走行制御装置2の機能構成図である。上述した実施の形態における図3と比較すると、再構成回路203には演算部206のみが構成される点が異なる。すなわち試験部204および選択部205は処理制御部202と同様にCPU251がプログラムを実行することにより実現される機能である。すなわち本変形例では、試験部204および選択部205は、論理回路255とは異なる回路であるCPU251に構成されるとみなすことができる。
この変形例2によれば、試験部204および試験DB5のサイズは論理回路255のサイズの制限を受けないので、膨大なデータを用いた複雑な動作試験を行うことができる。また演算部206が使用できる論理回路255上の領域を拡大させることができる。
処理制御部202も再構成回路203に構成されてもよい。
図14は、変形例3における自律走行制御装置2の機能構成図である。上述した実施の形態における図3と比較すると、処理制御部202も再構成回路203に構成される点が異なる。なお本変形例において、処理情報DB3および回路DB6も再構成回路203に構成されてもよい。この変形例3によれば、自律走行制御装置2はCPU251を備える必要がなく、安価に自律走行制御装置2を実現することができる。
自律走行制御装置2は、論理的または物理的に複数の装置により構成されてもよい。処理制御部202は、複数の演算装置の資源上に構築された仮想的な電子制御装置上で動作してもよい。
上述した実施の形態および変形例は、それぞれ組み合わせてもよい。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
2…自律走行制御装置
3…車両
4…ログデータベース
5…試験データベース
6…回路データベース
105…無線通信部
110…サーバ装置
201…通信インタフェース
202…制御処理部
202…処理制御部
203…再構成回路
204…試験部
205…選択部
206…演算部
255…論理回路
Claims (7)
- 再構成指令に基づき再構成可能な論理回路と、
前記論理回路に構成される演算部と、
前記論理回路への前記演算部の再構成指令の送信および再構成された前記演算部に所定の演算を実行させる処理制御部と、
前記演算部が再構成されると前記演算部を対象に動作試験を実行して前記動作試験の結果を前記処理制御部に通知として送信する試験部と、を備え、
前記処理制御部は、前記試験部から受信する前記通知に基づき前記演算部に前記所定の処理を実行させ、
前記演算部に接続され、前記演算部との入出力を前記処理制御部および前記試験部のいずれかに切り替える選択部をさらに備え、
前記試験部は、前記演算部が再構成されると前記入出力を前記試験部と接続させ、前記動作試験が終了すると前記処理制御部と接続させる電子制御装置。 - 請求項1に記載の電子制御装置であって、
前記試験部は前記論理回路に構成される電子制御装置。 - 請求項2に記載の電子制御装置であって、
前記処理制御部は前記論理回路に構成される電子制御装置。 - 再構成指令に基づき再構成可能な論理回路と、
前記論理回路に構成される演算部と、
前記論理回路への前記演算部の再構成指令の送信および再構成された前記演算部に所定の演算を実行させる処理制御部と、
前記演算部が再構成されると前記演算部を対象に動作試験を実行して前記動作試験の結果を前記処理制御部に通知として送信する試験部と、を備え、
前記処理制御部は、前記試験部から受信する前記通知に基づき前記演算部に前記所定の処理を実行させ、
前記処理制御部が送信する前記再構成指令には再構成される前記演算部の回路情報が含まれ、
前記試験部は、前記回路情報に応じた前記動作試験を実行し、
前記論理回路には、前記回路情報ごとに前記演算部に入力するデータと前記演算部からの出力が期待されるデータとの組み合わせが格納される試験情報記憶部がさらに構成され、
前記試験部は、前記試験情報記憶部に格納された情報を用いて前記動作試験を行う電子制御装置。 - 請求項4に記載の電子制御装置であって、
前記試験情報記憶部には、前記回路情報ごとに前記演算部に入力するデータと前記演算部からの出力が期待されるデータとの組み合わせが複数格納される電子制御装置。 - 請求項5に記載の電子制御装置であって、
前記試験情報記憶部には、前記回路情報ごとに実行回数がさらに組み合わされて格納さ
れ、
前記試験部は、前記回路情報に基づいて、複数の前記組み合わせからいずれかの組み合わせをランダムに選択して前記動作試験を実行することを前記実行回数だけ繰り返す電子制御装置。 - 再構成指令に基づき再構成可能な論理回路と、接続されるセンサから処理周期ごとに前記センサが取得したセンサ情報を受信する通信インタフェースとを備える電子制御装置の制御方法において、
前記処理周期ごとに少なくとも1回は前記論理回路に演算部を再構成することと、
前記演算部が再構成されると前記演算部の動作試験を実行することと、
前記動作試験の結果に基づき、再構成された前記演算部に前記センサ情報を用いた所定の処理を実行させることとを含む電子制御装置の制御方法。
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