JP2000278116A - Ｆｐｇａ用コンフィギュレーションインターフェース - Google Patents
Ｆｐｇａ用コンフィギュレーションインターフェースInfo
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- JP2000278116A JP2000278116A JP11076376A JP7637699A JP2000278116A JP 2000278116 A JP2000278116 A JP 2000278116A JP 11076376 A JP11076376 A JP 11076376A JP 7637699 A JP7637699 A JP 7637699A JP 2000278116 A JP2000278116 A JP 2000278116A
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Abstract
(57)【要約】
【課題】 画像処理用アルゴリズムをハードウェア化す
るために、複数のＦＰＧＡに対して１つのＦＰＧＡを特
定し、複数の回路情報を選択して、特定されたＦＰＧＡ
において再コンフィギュレーションを行うことが可能な
ＦＰＧＡ用コンフィギュレーションインターフェースを
提供することを目的とする。 【解決手段】 ＦＰＧＡコントロール部１０７により複
数のＦＰＧＡ１０１、１０２、１０３、１０４の中から
一つのＦＰＧＡが特定され、ＲＯＭコントロール部１０
６によりＲＯＭ１０５が格納する画像処理用アルゴリズ
ムの複数の回路情報から任意の回路情報を選択して、そ
の選択した回路情報に基づき特定したＦＰＧＡにおいて
再コンフィギュレーションを実行させて、画像処理アル
ゴリズムをハードウェア化処理するよう構成した。
るために、複数のＦＰＧＡに対して１つのＦＰＧＡを特
定し、複数の回路情報を選択して、特定されたＦＰＧＡ
において再コンフィギュレーションを行うことが可能な
ＦＰＧＡ用コンフィギュレーションインターフェースを
提供することを目的とする。 【解決手段】 ＦＰＧＡコントロール部１０７により複
数のＦＰＧＡ１０１、１０２、１０３、１０４の中から
一つのＦＰＧＡが特定され、ＲＯＭコントロール部１０
６によりＲＯＭ１０５が格納する画像処理用アルゴリズ
ムの複数の回路情報から任意の回路情報を選択して、そ
の選択した回路情報に基づき特定したＦＰＧＡにおいて
再コンフィギュレーションを実行させて、画像処理アル
ゴリズムをハードウェア化処理するよう構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、検査、組立等で利
用される画像処理用アルゴリズムを任意に選択してハー
ドウェア化するＦＰＧＡ用コンフィギュレーション用イ
ンターフェースに関するものである。なお、ＦＰＧＡ
（FIELD PROGRAMABLE GATE ARRAY）はユーザが自由に書
き込み可能なＰＲＯＭアレイを使用したＰＬＡ（プログ
ラマブルロジックアレイ）の一種であり、ＰＲＯＭのＡ
ＮＤのアレイのみである。
用される画像処理用アルゴリズムを任意に選択してハー
ドウェア化するＦＰＧＡ用コンフィギュレーション用イ
ンターフェースに関するものである。なお、ＦＰＧＡ
（FIELD PROGRAMABLE GATE ARRAY）はユーザが自由に書
き込み可能なＰＲＯＭアレイを使用したＰＬＡ（プログ
ラマブルロジックアレイ）の一種であり、ＰＲＯＭのＡ
ＮＤのアレイのみである。
【０００２】
【従来の技術】従来、製造過程の検査、組立工程等で利
用されている画像処理用アルゴリズムはソフトウェアで
構成されＣＰＵによって処理されていた。このため、プ
ログラムのステップ数によってはその処理に大幅な時間
が要求され、画像処理用アルゴリズムを処理するために
ＣＰＵが長時間占有される場合があった。従って、製造
過程等において、１工程の作業を完了するための時間が
増大し、タクトアップの原因となっていた。このような
タクトアップを防止するため、近年、検査、組立時間の
短縮化の要求があった。この要求に応えるため、従来Ｃ
言語等のソフトウェアで行われてきた複雑な演算時間を
必要とする処理の一部を特定用途向けのＩＣ、ＬＳＩを
用いたＡＳＩＣ（application specific integrated
circuit）や、ユーザの手元でカスタマイズが可能な
ＦＰＧＡ（field programmable gate array）を用い
てハードウェア化を実現する試みがあった。ここで、ハ
ードウェア化とは従来ソフトウェアで行っていた処理を
ロジックＩＣ等を使用したハードウェアの回路構成によ
り実現することをいう。
用されている画像処理用アルゴリズムはソフトウェアで
構成されＣＰＵによって処理されていた。このため、プ
ログラムのステップ数によってはその処理に大幅な時間
が要求され、画像処理用アルゴリズムを処理するために
ＣＰＵが長時間占有される場合があった。従って、製造
過程等において、１工程の作業を完了するための時間が
増大し、タクトアップの原因となっていた。このような
タクトアップを防止するため、近年、検査、組立時間の
短縮化の要求があった。この要求に応えるため、従来Ｃ
言語等のソフトウェアで行われてきた複雑な演算時間を
必要とする処理の一部を特定用途向けのＩＣ、ＬＳＩを
用いたＡＳＩＣ（application specific integrated
circuit）や、ユーザの手元でカスタマイズが可能な
ＦＰＧＡ（field programmable gate array）を用い
てハードウェア化を実現する試みがあった。ここで、ハ
ードウェア化とは従来ソフトウェアで行っていた処理を
ロジックＩＣ等を使用したハードウェアの回路構成によ
り実現することをいう。
【０００３】製造過程における検査、組立工程で使用す
る画像処理用アルゴリズムは、複数の複雑なアルゴリズ
ムから構成されている。ＡＳＩＣは１チップ上に集積さ
れた書き換え不可能（マスクされた）な回路であるた
め、１つの固定されたアルゴリズムしかハードウェア化
できなかった。また、ＡＳＩＣは一旦ハードウェア化さ
れると別の種類の回路情報により再度コンフィギュレー
ションを展開（再コンフィギュレーション）することが
できなかった。このため、ＡＳＩＣにより複雑な処理を
実行するためには処理に必要なアルゴリズムの数と同じ
数量のＡＳＩＣが必要であった。この結果、ＡＳＩＣを
用いて画像処理用アルゴリズムをハードウェア化するこ
とはコストアップとなり量産性を低下させていた。一
方、１チップ上に集積された書き換え可能なＦＰＧＡ
は、一旦ハードウェア化を行った後でも別の種類の回路
情報により再コンフィギュレーションすることが可能で
ある。このため、ＦＰＧＡは画像処理のような複雑な複
数のアルゴリズムをハードウェア化処理するデバイスと
して使用されていた。
る画像処理用アルゴリズムは、複数の複雑なアルゴリズ
ムから構成されている。ＡＳＩＣは１チップ上に集積さ
れた書き換え不可能（マスクされた）な回路であるた
め、１つの固定されたアルゴリズムしかハードウェア化
できなかった。また、ＡＳＩＣは一旦ハードウェア化さ
れると別の種類の回路情報により再度コンフィギュレー
ションを展開（再コンフィギュレーション）することが
できなかった。このため、ＡＳＩＣにより複雑な処理を
実行するためには処理に必要なアルゴリズムの数と同じ
数量のＡＳＩＣが必要であった。この結果、ＡＳＩＣを
用いて画像処理用アルゴリズムをハードウェア化するこ
とはコストアップとなり量産性を低下させていた。一
方、１チップ上に集積された書き換え可能なＦＰＧＡ
は、一旦ハードウェア化を行った後でも別の種類の回路
情報により再コンフィギュレーションすることが可能で
ある。このため、ＦＰＧＡは画像処理のような複雑な複
数のアルゴリズムをハードウェア化処理するデバイスと
して使用されていた。
【０００４】以下に従来のＦＰＧＡを用いた画像処理ア
ルゴリズムのハードウェア化について具体的に説明す
る。図４の（ａ）と（ｂ）のそれぞれは画像処理用アル
ゴリズムをハードウェア化処理するための従来のＦＰＧ
Ａ用コンフィギュレーションインターフェースの構成を
示すブロック図である。図４の（ａ）は複数のＦＰＧＡ
と複数のＲＯＭが１対１に対応して連結された従来のＦ
ＰＧＡ用コンフィギュレーションインターフェースであ
り、図４の（ｂ）は複数のＦＰＧＡと１個のＲＯＭがデ
ィジーチェーン型に連結された従来のＦＰＧＡ用コンフ
ィギュレーションインターフェースである。
ルゴリズムのハードウェア化について具体的に説明す
る。図４の（ａ）と（ｂ）のそれぞれは画像処理用アル
ゴリズムをハードウェア化処理するための従来のＦＰＧ
Ａ用コンフィギュレーションインターフェースの構成を
示すブロック図である。図４の（ａ）は複数のＦＰＧＡ
と複数のＲＯＭが１対１に対応して連結された従来のＦ
ＰＧＡ用コンフィギュレーションインターフェースであ
り、図４の（ｂ）は複数のＦＰＧＡと１個のＲＯＭがデ
ィジーチェーン型に連結された従来のＦＰＧＡ用コンフ
ィギュレーションインターフェースである。
【０００５】図４の（ａ）に示す４つのＦＰＧＡ１、
２、３、４において、特定の処理、例えば製造過程にお
ける検査、組立工程で使用する画像処理用アルゴリズム
をハードウエア化処理するためにコンフィギュレーショ
ンが行われる。図４の（ａ）に示すように、それぞれの
ＦＰＧＡ１、２、３、４に対して、一つの回路情報を格
納した１個のＲＯＭ１１、１２、１３、１４がそれぞれ
接続されており、各ＦＰＧＡ１、２、３、４とＲＯＭ１
１、１２、１３、１４は１対１に対応している。それぞ
れのＲＯＭ１１、１２、１３、１４には各画像処理用ア
ルゴリズムをハードウェア化するための回路情報が格納
されている。
２、３、４において、特定の処理、例えば製造過程にお
ける検査、組立工程で使用する画像処理用アルゴリズム
をハードウエア化処理するためにコンフィギュレーショ
ンが行われる。図４の（ａ）に示すように、それぞれの
ＦＰＧＡ１、２、３、４に対して、一つの回路情報を格
納した１個のＲＯＭ１１、１２、１３、１４がそれぞれ
接続されており、各ＦＰＧＡ１、２、３、４とＲＯＭ１
１、１２、１３、１４は１対１に対応している。それぞ
れのＲＯＭ１１、１２、１３、１４には各画像処理用ア
ルゴリズムをハードウェア化するための回路情報が格納
されている。
【０００６】図４の（ｂ）に示す４つのＦＰＧＡ５、
６、７、８は、一筆書き上に連結（ディジーチェーン）
されており、画像処理用アルゴリズムをハードウエア化
処理するためのコンフィギュレーションが行われる。Ｒ
ＯＭ２１には複数の画像処理用アルゴリズムをハードウ
ェア化するための回路情報が格納されている。図４の
（ｂ）に示すように、複数のＦＰＧＡ５、６、７、８に
対して１個のＲＯＭ２１が連結されている。ＲＯＭ２１
には複数のＦＰＧＡ５、６、７、８に対応する複数の回
路情報が格納されており、ＦＰＧＡ５、６、７、８とＲ
ＯＭ２１内の回路情報とは１対１に対応している。
６、７、８は、一筆書き上に連結（ディジーチェーン）
されており、画像処理用アルゴリズムをハードウエア化
処理するためのコンフィギュレーションが行われる。Ｒ
ＯＭ２１には複数の画像処理用アルゴリズムをハードウ
ェア化するための回路情報が格納されている。図４の
（ｂ）に示すように、複数のＦＰＧＡ５、６、７、８に
対して１個のＲＯＭ２１が連結されている。ＲＯＭ２１
には複数のＦＰＧＡ５、６、７、８に対応する複数の回
路情報が格納されており、ＦＰＧＡ５、６、７、８とＲ
ＯＭ２１内の回路情報とは１対１に対応している。
【０００７】
【発明が解決しようとする課題】図４の（ａ）に示した
構成の従来のＦＰＧＡ用コンフィギュレーションインタ
ーフェースにおいて、ＦＰＧＡ１、２、３、４による処
理に必要な回路情報を格納するためのＲＯＭ１１、１
２、１３、１４は、１個のＦＰＧＡに対して１個必要と
なる。このような構成のＦＰＧＡ用コンフィギュレーシ
ョンインターフェースによりハードウエア化する場合に
は、処理に必要なアルゴリズムの数量と同じ数量のＲＯ
Ｍが必要であり、コストアップと量産性の低下を生じさ
せていた。また、図４の（ｂ）に示した従来のＦＰＧＡ
用コンフィギュレーションインターフェースは、複数の
ＦＰＧＡ５、６、７、８をディジーチェーンで連結した
構成であるため、ＲＯＭ２１内の回路情報とＦＰＧＡが
１対１に固定されている。従って、実装するＦＰＧＡの
個数以上のアルゴリズムをハードウエア化処理すること
が不可能であり、複雑なアルゴリズムを処理する、例え
ば画像処理には対応できなかった。
構成の従来のＦＰＧＡ用コンフィギュレーションインタ
ーフェースにおいて、ＦＰＧＡ１、２、３、４による処
理に必要な回路情報を格納するためのＲＯＭ１１、１
２、１３、１４は、１個のＦＰＧＡに対して１個必要と
なる。このような構成のＦＰＧＡ用コンフィギュレーシ
ョンインターフェースによりハードウエア化する場合に
は、処理に必要なアルゴリズムの数量と同じ数量のＲＯ
Ｍが必要であり、コストアップと量産性の低下を生じさ
せていた。また、図４の（ｂ）に示した従来のＦＰＧＡ
用コンフィギュレーションインターフェースは、複数の
ＦＰＧＡ５、６、７、８をディジーチェーンで連結した
構成であるため、ＲＯＭ２１内の回路情報とＦＰＧＡが
１対１に固定されている。従って、実装するＦＰＧＡの
個数以上のアルゴリズムをハードウエア化処理すること
が不可能であり、複雑なアルゴリズムを処理する、例え
ば画像処理には対応できなかった。
【０００８】上記のように構成された従来のＦＰＧＡ用
コンフィギュレーションインターフェースにおいては、
任意のＦＰＧＡにおいて別の回路情報で再コンフィギュ
レーションさせることができず、複数の複雑な画像処理
用アルゴリズムをコンフィギュレーションしてハードウ
ェア化処理することは不可能であった。
コンフィギュレーションインターフェースにおいては、
任意のＦＰＧＡにおいて別の回路情報で再コンフィギュ
レーションさせることができず、複数の複雑な画像処理
用アルゴリズムをコンフィギュレーションしてハードウ
ェア化処理することは不可能であった。
【０００９】本発明は、上記のような課題を解決するも
のであり、複数のＦＰＧＡに対して複数の回路情報の中
から１個の回路情報を任意に選択し、再度回路情報を展
開する再コンフィギュレーションの実行を可能とするこ
とにより、複雑な画像処理のアルゴリズムのハードウェ
ア化処理を行い、検査、組立工程等における処理の高速
化、低コスト化、量産性の向上を図るＦＰＧＡ用コンフ
ィギュレーションインターフェースを提供することを目
的とする。
のであり、複数のＦＰＧＡに対して複数の回路情報の中
から１個の回路情報を任意に選択し、再度回路情報を展
開する再コンフィギュレーションの実行を可能とするこ
とにより、複雑な画像処理のアルゴリズムのハードウェ
ア化処理を行い、検査、組立工程等における処理の高速
化、低コスト化、量産性の向上を図るＦＰＧＡ用コンフ
ィギュレーションインターフェースを提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＦＰＧＡ用コンフィギュレーションイ
ンターフェースは、複数の画像処理用アルゴリズムの回
路情報を所定アドレスに格納するＲＯＭと、前記ＲＯＭ
の所定アドレスから各画像処理用アルゴリズムの回路情
報を呼び出すＲＯＭコントロール部と、前記ＲＯＭと伝
送可能に接続され、前記回路情報に基づきコンフィギュ
レーションを実行する複数のＦＰＧＡと、前記ＦＰＧＡ
の一つを選択するセレクト信号を出力するＦＰＧＡコン
トロール部と、前記ＲＯＭコントロール部と前記ＦＰＧ
Ａコントロール部を制御し、前記回路情報と前記ＦＰＧ
Ａとを選択する外部入出力制御部と、を具備する。本発
明によれば、画像処理用アルゴリズムの回路情報を選択
して、任意のＦＰＧＡにおいて再度のコンフィギュレー
ションを行い、選択された画像処理用アルゴリズムをハ
ードウェア化することが可能となる。
に、本発明に係るＦＰＧＡ用コンフィギュレーションイ
ンターフェースは、複数の画像処理用アルゴリズムの回
路情報を所定アドレスに格納するＲＯＭと、前記ＲＯＭ
の所定アドレスから各画像処理用アルゴリズムの回路情
報を呼び出すＲＯＭコントロール部と、前記ＲＯＭと伝
送可能に接続され、前記回路情報に基づきコンフィギュ
レーションを実行する複数のＦＰＧＡと、前記ＦＰＧＡ
の一つを選択するセレクト信号を出力するＦＰＧＡコン
トロール部と、前記ＲＯＭコントロール部と前記ＦＰＧ
Ａコントロール部を制御し、前記回路情報と前記ＦＰＧ
Ａとを選択する外部入出力制御部と、を具備する。本発
明によれば、画像処理用アルゴリズムの回路情報を選択
して、任意のＦＰＧＡにおいて再度のコンフィギュレー
ションを行い、選択された画像処理用アルゴリズムをハ
ードウェア化することが可能となる。
【００１１】また、本発明に係るＦＰＧＡ用コンフィギ
ュレーションインターフェースは、前記ＲＯＭは１つで
あり、前記ＲＯＭにおいて格納されている複数の回路情
報の回路アドレス番号はＲＯＭアドレスと一致してもよ
い。本発明によれば、ＦＰＧＡの数より多い回路情報を
用いて画像処理用アルゴリズム等の複雑なアルゴリズム
のハードウェア化を実行することができる。さらに、本
発明に係るＦＰＧＡ用コンフィギュレーションインター
フェースは、前記外部入出力制御部が入力手段を有し、
前記入力手段の指定によりＲＯＭに格納された複数の回
路情報の中から一つの回路情報が選択され、且つ指定さ
れたＦＰＧＡにおいて当該回路情報に基づき再コンフィ
ギュレーションを実行するよう構成してもよい。本発明
によれば、複雑なアルゴリズムをハードウェア化処理す
ることにより、製造過程における検査、組立等の処理の
高速化、低コスト化及び製品の量産性の向上を図ること
ができる。
ュレーションインターフェースは、前記ＲＯＭは１つで
あり、前記ＲＯＭにおいて格納されている複数の回路情
報の回路アドレス番号はＲＯＭアドレスと一致してもよ
い。本発明によれば、ＦＰＧＡの数より多い回路情報を
用いて画像処理用アルゴリズム等の複雑なアルゴリズム
のハードウェア化を実行することができる。さらに、本
発明に係るＦＰＧＡ用コンフィギュレーションインター
フェースは、前記外部入出力制御部が入力手段を有し、
前記入力手段の指定によりＲＯＭに格納された複数の回
路情報の中から一つの回路情報が選択され、且つ指定さ
れたＦＰＧＡにおいて当該回路情報に基づき再コンフィ
ギュレーションを実行するよう構成してもよい。本発明
によれば、複雑なアルゴリズムをハードウェア化処理す
ることにより、製造過程における検査、組立等の処理の
高速化、低コスト化及び製品の量産性の向上を図ること
ができる。
【００１２】
【発明の実施の形態】以下、本発明に係るＦＰＧＡ用コ
ンフィギュレーションインターフェースを示す好適な実
施例を添付の図面を参照しつつ説明する。
ンフィギュレーションインターフェースを示す好適な実
施例を添付の図面を参照しつつ説明する。
【００１３】《実施例１》図１は、本発明に係る実施例
１のＦＰＧＡ用コンフィギュレーションインターフェー
スの構成を示すブロック図である。図１において、ＦＰ
ＧＡ１０１、１０２、１０３、１０４は、特定の処理、
例えば製造過程における検査、組立工程で使用するため
の画像処理用アルゴリズムをハードウエア化するための
ＦＰＧＡである。各ＦＰＧＡ１０１、１０２、１０３、
１０４に接続されたＲＯＭ１０５は、ＦＰＧＡ１０１、
１０２、１０３、１０４において用いる、回路アドレス
番号、水平投影、垂直投影、ヒストグラム等のデータを
含む回路情報を格納する。ＲＯＭ１０５に連結されたＲ
ＯＭコントロール部１０６は、ＲＯＭ１０５に格納され
た回路情報から指定されたアドレスにより回路情報を呼
び出す。ＦＰＧＡコントロール部１０７は、各ＦＰＧＡ
１０１、１０２、１０３、１０４に連結されており、こ
れらのＦＰＧＡ１０１、１０２、１０３、１０４中から
キーボード等の入力手段からの指令により１つを選択す
る。外部入出力用制御部１０９は、キーボードや操作盤
の入力手段及び、ＲＯＭコントロール部１０６、ＦＰＧ
Ａコントロール部１０７を制御する演算処理装置（図示
なし）を有している。外部入出力用制御部１０９は、ロ
ーカルデータバス１０８を介して選択された回路情報と
ＦＰＧＡ番号をＲＯＭコントロール部１０６とＦＰＧＡ
コントロール部１０７にそれぞれ伝達する。
１のＦＰＧＡ用コンフィギュレーションインターフェー
スの構成を示すブロック図である。図１において、ＦＰ
ＧＡ１０１、１０２、１０３、１０４は、特定の処理、
例えば製造過程における検査、組立工程で使用するため
の画像処理用アルゴリズムをハードウエア化するための
ＦＰＧＡである。各ＦＰＧＡ１０１、１０２、１０３、
１０４に接続されたＲＯＭ１０５は、ＦＰＧＡ１０１、
１０２、１０３、１０４において用いる、回路アドレス
番号、水平投影、垂直投影、ヒストグラム等のデータを
含む回路情報を格納する。ＲＯＭ１０５に連結されたＲ
ＯＭコントロール部１０６は、ＲＯＭ１０５に格納され
た回路情報から指定されたアドレスにより回路情報を呼
び出す。ＦＰＧＡコントロール部１０７は、各ＦＰＧＡ
１０１、１０２、１０３、１０４に連結されており、こ
れらのＦＰＧＡ１０１、１０２、１０３、１０４中から
キーボード等の入力手段からの指令により１つを選択す
る。外部入出力用制御部１０９は、キーボードや操作盤
の入力手段及び、ＲＯＭコントロール部１０６、ＦＰＧ
Ａコントロール部１０７を制御する演算処理装置（図示
なし）を有している。外部入出力用制御部１０９は、ロ
ーカルデータバス１０８を介して選択された回路情報と
ＦＰＧＡ番号をＲＯＭコントロール部１０６とＦＰＧＡ
コントロール部１０７にそれぞれ伝達する。
【００１４】次に、ＲＯＭ１０５の構成について説明す
る。図２はＲＯＭ１０５の内部のメモリマップを示す説
明図である。図２において、回路情報５０は５１２ＫＢ
のフラッシュメモリーに３２ＫＢおきに１６個分あらか
じめ格納されている。このようなＦＰＧＡ１０１、１０
２、１０３、１０４とＲＯＭ１０５から構成された回路
の具体例として図３を示す。図３は、図１における１つ
のＦＰＧＡ１０１を有する具体的な回路の一例を示す部
分回路図である。図３において、ＣＦはコンフィギュレ
ーションの略である。
る。図２はＲＯＭ１０５の内部のメモリマップを示す説
明図である。図２において、回路情報５０は５１２ＫＢ
のフラッシュメモリーに３２ＫＢおきに１６個分あらか
じめ格納されている。このようなＦＰＧＡ１０１、１０
２、１０３、１０４とＲＯＭ１０５から構成された回路
の具体例として図３を示す。図３は、図１における１つ
のＦＰＧＡ１０１を有する具体的な回路の一例を示す部
分回路図である。図３において、ＣＦはコンフィギュレ
ーションの略である。
【００１５】以下、本発明に係る実施例１のＦＰＧＡ用
コンフィギュレーションインターフェースにおいて回路
情報に基づき画像形成用アルゴリズムをハードウェア化
するために再度展開する再コンフィギュレーションの動
作について説明する。キーボード、操作盤等の入力手段
によりＦＰＧＡ１０１、１０２、１０３、１０４の中か
らハードウエア化処理する一つのＦＰＧＡを選択し、画
像処理用アルゴリズムをハードウエア化するための回路
情報をＲＯＭ５内のメモリから選択する。選択されたＦ
ＰＧＡのＦＰＧＡ番号と回路情報の回路アドレス番号、
ネット情報のデータは、ローカルデータバス１０８を経
由してＲＯＭコントロール部１０６とＦＰＧＡコントロ
ール部１０７に伝達される。
コンフィギュレーションインターフェースにおいて回路
情報に基づき画像形成用アルゴリズムをハードウェア化
するために再度展開する再コンフィギュレーションの動
作について説明する。キーボード、操作盤等の入力手段
によりＦＰＧＡ１０１、１０２、１０３、１０４の中か
らハードウエア化処理する一つのＦＰＧＡを選択し、画
像処理用アルゴリズムをハードウエア化するための回路
情報をＲＯＭ５内のメモリから選択する。選択されたＦ
ＰＧＡのＦＰＧＡ番号と回路情報の回路アドレス番号、
ネット情報のデータは、ローカルデータバス１０８を経
由してＲＯＭコントロール部１０６とＦＰＧＡコントロ
ール部１０７に伝達される。
【００１６】選択された回路アドレス番号はＲＯＭ１０
５の上位アドレスと一致しておりＲＯＭアドレスカウン
タの初期値としてラッチされる。また、選択されたＦＰ
ＧＡ番号はＦＰＧＡコントロール部１０７においてデコ
ードされ、ＦＰＧＡコントロール部１０７は選択された
ＦＰＧＡに対してチップセレクト信号を出力する。実施
例１のＦＰＧＡ用コンフィギュレーションインターフェ
ースにおいて、演算処理装置からスタート信号を発生さ
せることにより、ＲＯＭアドレスカウンターは、１２５
ｎｓ周期でアドレスのカウントアップを行い、選択され
たＦＰＧＡの再コンフィギュレーションを開始する。選
択されたＦＰＧＡにおいて、画像処理用アルゴリズムを
回路情報により再度展開する再コンフィギュレーション
を行い、画像処理用アルゴリズムのハードウェア化処理
が実行される。
５の上位アドレスと一致しておりＲＯＭアドレスカウン
タの初期値としてラッチされる。また、選択されたＦＰ
ＧＡ番号はＦＰＧＡコントロール部１０７においてデコ
ードされ、ＦＰＧＡコントロール部１０７は選択された
ＦＰＧＡに対してチップセレクト信号を出力する。実施
例１のＦＰＧＡ用コンフィギュレーションインターフェ
ースにおいて、演算処理装置からスタート信号を発生さ
せることにより、ＲＯＭアドレスカウンターは、１２５
ｎｓ周期でアドレスのカウントアップを行い、選択され
たＦＰＧＡの再コンフィギュレーションを開始する。選
択されたＦＰＧＡにおいて、画像処理用アルゴリズムを
回路情報により再度展開する再コンフィギュレーション
を行い、画像処理用アルゴリズムのハードウェア化処理
が実行される。
【００１７】選択されたＦＰＧＡが再コンフィギュレー
ションの処理を終了したとき、当該ＦＰＧＡは演算処理
装置に対してコンフィギュレーション終了信号を出力す
る。演算処理装置が選択されたＦＰＧＡからのコンフィ
ギュレーション終了信号を受け取ったあと、入力手段よ
り新たな再コンフィギュレーション処理の指令が入力さ
れたとき、選択されたＦＰＧＡにおいて選択された回路
情報を用いて再コンフィギュレーション処理を繰り返し
行う。
ションの処理を終了したとき、当該ＦＰＧＡは演算処理
装置に対してコンフィギュレーション終了信号を出力す
る。演算処理装置が選択されたＦＰＧＡからのコンフィ
ギュレーション終了信号を受け取ったあと、入力手段よ
り新たな再コンフィギュレーション処理の指令が入力さ
れたとき、選択されたＦＰＧＡにおいて選択された回路
情報を用いて再コンフィギュレーション処理を繰り返し
行う。
【００１８】以上のように、実施例１のＦＰＧＡ用コン
フィギュレーションインターフェースは、複数の回路情
報の中から１つの回路情報を所望のＦＰＧＡにおいてコ
ンフィギュレーションさせることが可能となる。実施例
１によれば、複数の回路情報を任意のＦＰＧＡに再コン
フィギュレーションさせることができるため、少ない個
数のＦＰＧＡを用いて複雑な複数のアルゴリズムから構
成される画像処理のハードウェア化を実現することがで
きる。尚、実施例１のＦＰＧＡ用コンフィギュレーショ
ンインターフェースにおいては、ＦＰＧＡの数が４個の
場合について説明したが、本発明は４個のＦＰＧＡに限
定されるものではなく、複数のＦＰＧＡにおいて再コン
フィギュレーションさせることが可能である。
フィギュレーションインターフェースは、複数の回路情
報の中から１つの回路情報を所望のＦＰＧＡにおいてコ
ンフィギュレーションさせることが可能となる。実施例
１によれば、複数の回路情報を任意のＦＰＧＡに再コン
フィギュレーションさせることができるため、少ない個
数のＦＰＧＡを用いて複雑な複数のアルゴリズムから構
成される画像処理のハードウェア化を実現することがで
きる。尚、実施例１のＦＰＧＡ用コンフィギュレーショ
ンインターフェースにおいては、ＦＰＧＡの数が４個の
場合について説明したが、本発明は４個のＦＰＧＡに限
定されるものではなく、複数のＦＰＧＡにおいて再コン
フィギュレーションさせることが可能である。
【００１９】
【発明の効果】以上のように、本発明によれば、複数の
回路情報の中から１つの回路情報を選択して所望のＦＰ
ＧＡにおいて再コンフィギュレーションさせることがで
き、複数のアルゴリズムのハードウェア化を容易に実行
することができる。また、本発明のＦＰＧＡ用コンフィ
ギュレーションインターフェースはＦＰＧＡの数より多
い回路情報を用いて画像処理用アルゴリズム等の複雑で
複数のアルゴリズムのハードウェア化を実行することが
できる。さらに、本発明によれば、複雑なアルゴリズム
をハードウェア化処理することにより、製造過程におけ
る検査、組立等の処理の高速化、低コスト化及び製品の
量産性の向上を図ることができる。
回路情報の中から１つの回路情報を選択して所望のＦＰ
ＧＡにおいて再コンフィギュレーションさせることがで
き、複数のアルゴリズムのハードウェア化を容易に実行
することができる。また、本発明のＦＰＧＡ用コンフィ
ギュレーションインターフェースはＦＰＧＡの数より多
い回路情報を用いて画像処理用アルゴリズム等の複雑で
複数のアルゴリズムのハードウェア化を実行することが
できる。さらに、本発明によれば、複雑なアルゴリズム
をハードウェア化処理することにより、製造過程におけ
る検査、組立等の処理の高速化、低コスト化及び製品の
量産性の向上を図ることができる。
【図１】本発明に係る実施例１のＦＰＧＡ用コンフィギ
ュレーションインターフェースの構成を示すブロック図
である。
ュレーションインターフェースの構成を示すブロック図
である。
【図２】実施例１のＦＰＧＡ用コンフィギュレーション
インターフェースにおけるＲＯＭ内部のメモリマップを
示す説明図である。
インターフェースにおけるＲＯＭ内部のメモリマップを
示す説明図である。
【図３】実施例１のＦＰＧＡ用コンフィギュレーション
インターフェースにおけるＦＰＧＡを有する具体例を示
す部分回路図である。
インターフェースにおけるＦＰＧＡを有する具体例を示
す部分回路図である。
【図４】従来のＦＰＧＡ用コンフィギュレーションイン
ターフェースの構成を示すブロック図である。
ターフェースの構成を示すブロック図である。
１０１ ＦＰＧＡ １０２ ＦＰＧＡ １０３ ＦＰＧＡ １０４ ＦＰＧＡ １０５ ＲＯＭ １０６ ＲＯＭコントロール部 １０７ ＦＰＧＡコントロール部 １０８ ローカルデータバス １０９ 外部入出力制御部
Claims (3)
- 【請求項１】 複数の画像処理用アルゴリズムの回路情
報を所定アドレスに格納するＲＯＭ、 前記ＲＯＭの所定アドレスから各画像処理用アルゴリズ
ムの回路情報を呼び出すＲＯＭコントロール部、 前記ＲＯＭと伝送可能に接続され、前記回路情報に基づ
きコンフィギュレーションを実行する複数のＦＰＧＡ、 前記ＦＰＧＡの一つを選択するセレクト信号を出力する
ＦＰＧＡコントロール部、及び前記ＲＯＭコントロール
部と前記ＦＰＧＡコントロール部を制御し、前記回路情
報と前記ＦＰＧＡとを選択する外部入出力制御部、を具
備することを特徴とするＦＰＧＡ用コンフィギュレーシ
ョンインターフェース。 - 【請求項２】 前記ＲＯＭに格納されている回路情報が
回路アドレス情報、ネット情報のデータであり、前記回
路アドレス番号がＲＯＭアドレスと一致しているよう構
成された請求項１記載のＦＰＧＡ用コンフィギュレーシ
ョンインターフェース。 - 【請求項３】 前記外部入出力制御部が入力手段を有
し、前記入力手段の指定によりＲＯＭに格納された複数
の回路情報の中から一つの回路情報が選択され、且つ指
定されたＦＰＧＡにおいて当該回路情報に基づき再コン
フィギュレーションを実行するよう構成された請求項１
記載のＦＰＧＡ用コンフィギュレーションインターフェ
ース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076376A JP2000278116A (ja) | 1999-03-19 | 1999-03-19 | Ｆｐｇａ用コンフィギュレーションインターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076376A JP2000278116A (ja) | 1999-03-19 | 1999-03-19 | Ｆｐｇａ用コンフィギュレーションインターフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000278116A true JP2000278116A (ja) | 2000-10-06 |
Family
ID=13603630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11076376A Pending JP2000278116A (ja) | 1999-03-19 | 1999-03-19 | Ｆｐｇａ用コンフィギュレーションインターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000278116A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011181078A (ja) * | 2002-10-31 | 2011-09-15 | Lockheed Martin Corp | プログラマブル回路、関連計算マシン、並びに、方法 |
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| JP2013242994A (ja) * | 2012-05-18 | 2013-12-05 | Hitachi High-Technologies Corp | 画像処理システム、および画像処理方法 |
-
1999
- 1999-03-19 JP JP11076376A patent/JP2000278116A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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