JP2004362446A - 計算機及び計算方法 - Google Patents
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Abstract
【解決手段】所定の処理を実行するハードウェア論理デバイス14と、上記ハードウェア論理デバイス14が実行する所定の処理と同一の処理を行うソフトウェアモジュールを記憶するROM12と、上記ハードウェア論理デバイス14による実行と上記ROM12により記憶されたソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェア論理デバイス14による実行を選択した場合に、上記ハードウェア論理デバイス14を実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ソフトウェアモジュールを実行するCPU11とを備えたことを特徴とする。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、電子計算機の回路方式および処理方式に関するものである。
【0002】
【従来の技術】
近年デジタル機器システムの設計効率を高めるためC言語等のシステム設計言語を用いてハードウェア、ソフトウェアの区別無く設計を行い、専用のツールによって最終的にプロセッサが実行するソフトウェア・コードとFPGA(Field Programmable Gate Array)やPLD(Programmable Logic Device)等の再構成可能なハードウェアの内部回路を構成するハードウェア・コードを生成してシステムを構築する設計手法が用いられている。
【0003】
この方法を用いた従来技術として、ハードウェア・ソフトウェアの統合設計手法を用い、生成したソフトコードとハードコードをそれぞれプロセッサとFPGA等が読み出してアプリケーションを実行する。デジタル機器は内部にCPU、共有メモリ、プログラミング可能なハードウェアとしてFPGAを持ち、これらは同一のバスで接続されている。(例えば、特許文献1参照)
【0004】
【特許文献1】
特開2000−284945号公報
【0005】
【発明が解決しようとする課題】
ここで、CPU(Central Processing Unit)が使用するソフトウェア・コードと、プログラミング可能なハードウェア(FPGA)が使用するハードウェア・コードが、複合コードとして、1つの共有メモリの中に保存され、デジタル機器は電源が投入されると共有メモリに保存されるハードウェア・コードを読出してFPGAの論理回路を構成し、その後、CPUが共有メモリにあるソフトウェア・コードを読み出してアプリケーションを実行するような従来の技術では、ソフトウェアとハードウェアの区別なく機能の設計を行い、ハードウェアとソフトウェアが担当する処理の割当を柔軟に変更することは出来るが、実際にシステムが動作する時にはソフトウェアとハードウェアとのいずれか一方に予め決められたソフトウェア・コードとハードウェア・コードがメモリ上に存在するだけであり設計が完成したシステムではその構成は固定的なものになるといった問題があった。
【0006】
この発明は、計算機システムにおいて、ハードウェアとソフトウェアの処理分担を動的に変えて動作する方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る計算機は、所定の処理を実行するハードウェアモジュールと、上記ハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールを記憶する記憶部と、
上記ハードウェアモジュールによる実行と上記記憶部により記憶されたソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェアモジュールによる実行を選択した場合に、上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ソフトウェアモジュールを実行する実行部と
を備えたことを特徴とする。
【0008】
【発明の実施の形態】
実施の形態1.
実施の形態1に係る最適回路構成型計算機は、ソフトウェアが実行する実行モジュールとそれと同じ処理を行うハードウェアのモジュールが存在し、システムの動作状況に応じてどちらかの処理モジュールを選択して実行するものである。
【0009】
図1は、実施の形態1における最適回路構成型計算機の構成を示す図である。
図1において、最適回路構成型計算機としての計算機システム10(計算機の一例である)は、ソフトウェアの処理を実行するCPU11(実行部の一例である)と、ソフトウェアの実行コード(ソフトウェアモジュールの一例である)を保存する不揮発性メモリ(ROM:Read Only Memory)12(記憶部、記憶装置の一例である)と、処理中のデータやソフトウェアの実行コードを保持する揮発性メモリ(RAM:Random Access Memory)13(記憶部、記憶装置の一例である)と、ハードウェア論理デバイス14(ハードウェアモジュールの一例である)と、入出力装置15と、これらの構成を互いに接続するシステムバス16とを備えるものである。
【0010】
図2は、計算機上で動作するOSやアプリケーションの構造を示す図である。図2において、計算機システム10上で動作するOS(オペレーティングシステム)やアプリケーションを20、サブルーチン等の処理単位を21で表している。計算機システム10上で動作するOSやアプリケーション20はサブルーチンや関数等、複数の処理単位21を使用して一連の処理を完了する。処理単位21はアプリケーション20において処理を実行するための手段であり、入力に対する出力が得られれば実際に動作する主体はプロセッサが命令を実行することにより処理されるソフトウェアであっても、論理回路等により構成されるハードウェアであっても構成することが可能である。
この処理単位21をソフトウェアで構成したものをソフトウェアモジュール、或いはソフトウェア実行モジュール、或いはソフトウェア処理モジュールと呼ぶ。また、この処理単位21をハードウェアで構成したものをハードウェアモジュール、或いはハードウェア実行モジュール、或いはハードウェア処理モジュールと呼ぶ。ハードウェアモジュール、或いはハードウェア実行モジュール、或いはハードウェア処理モジュールは、例えば、FPGA等のプログラム可能なハードウェア論理デバイス14で実現する。また、図1におけるハードウェア論理デバイス14は、複数のハードウェア論理デバイスから構成されていても構わない。
【0011】
ハードウェアモジュールは、所定の処理を実行する。
ROM12或いはRAM13は、上記ハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールを記憶する。
CPU11は、上記ハードウェアモジュールによる実行と上記ROM12或いはRAM13により記憶されたソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェアモジュールによる実行を選択した場合に、上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ソフトウェアモジュールを実行する。また、CPU11は、ハードウェアモジュールが出力するデータを命令コードとして実行する。
【0012】
以上のように、計算機システム10は、一つの処理単位を実行するハードウェアモジュールとそれと同一の処理を行うソフトウェアモジュールが同時に存在し、システムの動作状況に応じてどちらかの処理モジュールを選択して実行する。言い換えれば、計算機システム10は、アプリケーション20の実行手段である一つの処理単位21として、ソフトウェアによる方法とハードウェアによる方法の両方を備え、アプリケーション20の実行中にある処理単位21を呼出す際、システムの負荷状況や動作状況により処理単位21を早く処理したい場合、ハードウェアで構成されている処理単位21を呼出し処理を行う。また、処理に緊急性が無いまた、出来るだけ消費電力を抑えて動作したい等、の要求がある場合にはソフトウェアで構成されている処理単位21を呼出して処理を行う。複数ある処理単位21はアプリケーションから呼出す毎にハードウェアで実行するかソフトウェアで実行するか判断して処理を行う。
【0013】
図3は、不揮発性メモリのメモリアドレス空間を示す図である。
図3においては、アプリケーション20のメインルーチン32と、ソフトウェアにより実現された処理単位21がソフトウェア実行モジュール31とが不揮発性メモリ(ROM12)上のメモリアドレス空間30に配置されている様子を表している。
【0014】
処理単位21をソフトウェアで実行する場合、アプリケーション20のメインルーチン32からソフトウェア実行モジュール31の処理開始アドレスへ分岐することで処理を開始する。この時、実行に必要な初期データはCPU11の汎用レジスタやRAM13に配置して使用する。処理の実行結果を出力する場合にはCPU11の汎用レジスタやRAM13へ値を書込み、メインルーチン32へ戻る。
【0015】
図4は、ハードウェアで実現された処理単位がハードウェア論理デバイス上に配置されている状態を示す図である。
図4において、図1におけるハードウェア論理デバイス14の内部40には、処理単位21をハードウェアで構成したハードウェア実行モジュール41、ハードウェア論理デバイス14内部に構成した内部レジスタ42、ハードウェア論理デバイス14内部に構成した内部メモリ43、ハードウェア論理デバイス14の内部40の内部構成を互いに接続する内部バス44を有している。
【0016】
処理単位21をハードウェアで実行する場合には、処理を開始する前にハードウェア実行モジュール41の内部レジスタ(図示せず)に初期データを設定する。ハードウェアによる処理モジュールを実行させるにはそのモジュールが持つ内部レジスタをソフトウェア(所定のソフトウェアの一例である)が操作して処理を開始する。処理結果をソフトウェアに伝えるにはハードウェア実行モジュール41の内部レジスタ或いは内部メモリへ値を出力し、記憶させる。ハードウェア実行モジュール41の内部レジスタ或いは内部メモリからは、記憶された値がバス内部バス44を介してハードウェア論理デバイス14の内部レジスタ42或いは内部メモリ43に出力され、記憶させる。或いは、ハードウェア実行モジュール41の内部レジスタ或いは内部メモリからは、記憶された値がバス内部バス44を介してCPU11に出力される。
【0017】
実施の形態1によれば、アプリケーション20の実行中にある処理単位21を呼出す際、システムの負荷状況や動作状況により処理単位21を早く処理したければハードウェアモジュールを呼出し、処理に緊急性が無いか或いは出来るだけ消費電力を抑えて動作したければソフトウェアモジュールを呼出して処理を行うといった状況に応じた選択ができる。
【0018】
実施の形態2.
処理単位21は実行内容によっては互いに独立で同時並行に複数個実行することができる。
図5は、ハードウェア実行モジュールが実行する処理単位を複数個並列に実行した場合について示す図である。
図1における計算機システム10は、複数のハードウェアモジュールを備えている。その他の実施の形態2における構成は、実施の形態1と同様である。
上記CPU11は、上記複数のハードウェアモジュールによる実行を選択し、選択された複数のハードウェアモジュール(図5における処理単位A〜C)による実行を並列におこなわせる。言い換えれば、計算機システム10は、ハードウェアの処理モジュールを実行する場合に複数の実行モジュールを同時、並列に実行してアプリケーション20を実行する。
【0019】
実施の形態2によれば、複数の実行モジュールを同時、並列に実行することで、実施の形態1の効果に加え、より処理単位を早く処理することができる。
【0020】
実施の形態3.
図6は、実施の形態3における最適回路構成型計算機の構成を示す図である。
図6において、最適回路構成型計算機としての計算機システム10(計算機の一例である)は、図1の構成に対し、さらに、コード生成装置61(変換部の一例である)を備えている。ROM12のアドレス空間30には、中間モジュール64が内蔵され、記憶される。図6では、ハードウェア論理デバイス14の一例としてプログラム可能なFPGA62が記載されている。
【0021】
ハードウェアモジュールは、実施の形態1、2と同様、所定のソフトウェアにより論理設定され、所定の処理を実行する。
ROM12或いはRAM13は、上記ハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールに変換可能で、かつ、上記所定のソフトウェアにも変換可能な中間モジュール64を記憶する。言い換えれば、処理単位021をソフトウェア実行モジュール31とハードウェア実行モジュール41の両方に変換できる中間コードで表現した中間モジュール64を不揮発性メモリであるROM12へ保存する。
CPU11は、実施の形態1、2と同様、上記ハードウェアモジュールによる実行と上記ソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェアモジュールによる実行を選択した場合に、上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ソフトウェアモジュールを実行する。そして、CPU11は、ハードウェアモジュールが出力するデータを命令コードとして実行する。
コード生成装置61は、上記CPU11により上記ハードウェアモジュールによる実行が選択された場合に上記ROM12或いはRAM13により記憶された中間モジュールを上記CPU11により実行させる上記ハードウェアモジュールを論理設定する上記所定のソフトウェアに変換し、上記CPU11により上記ソフトウェアモジュールによる実行が選択された場合に上記ROM12或いはRAM13により記憶された中間モジュールを上記実行部により実行される上記ソフトウェアモジュールに変換する。言い換えれば、コード生成装置61は中間モジュール64をソフトウェア実行モジュール31或いはハードウェア実行モジュール41へ変換する。
【0022】
以上のように、計算機システム10において一つの処理単位21が、ソフトウェアやハードウェアへ変換可能な中間モジュール64で存在し、処理単位21を実行する際にコード生成装置61のような専用の変換装置によりソフトウェア或いはハードウェアへ変換して実行する。
【0023】
本実施の形態3では、コード生成装置61が中間モジュール64を変換しているが、CPU11が、上記ハードウェアモジュールによる実行を選択した場合に、上記ROM12或いはRAM13により記憶された中間モジュール64を上記所定のソフトウェアに変換し、変換された所定のソフトウェアに基づいて上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ROM12或いはRAM13により記憶された中間モジュール64を上記ソフトウェアモジュールに変換し、変換されたソフトウェアモジュールを実行するように構成しても構わない。言い換えれば、計算機システム10において一つの処理単位21が、ソフトウェアやハードウェアへ変換可能な中間モジュール64で存在し、処理単位21を実行する際にCPU11によりソフトウェア或いはハードウェアへ変換して実行する
【0024】
以上のように、本実施の形態3では、アプリケーション実行の際、この中間モジュール64をCPU11或いはコード生成装置61で変換し、処理単位21をソフトウェアで実行する場合には揮発性メモリ(RAM13)へ変換したソフトウェア実行モジュール31を展開して実行し、ハードウェアで実行する場合には中間モジュール64をハードウェア実行モジュールとしてFPGA62へ展開して使用する。
【0025】
本実施の形態3によれば、実施の形態1,2の効果に加え、ハードウェア実行モジュールの論理構成用のソフトウェアを予め用意する必要を無くすことができる。
【0026】
実施の形態4.
実施の形態4では、メインルーチン32からのハードウェア実行モジュール41の起動をハードウェア論理デバイス14のアドレス空間へ分岐することで行う。この分岐命令の実行によりCPU11からハードウェア論理デバイス14に対する命令フェッチ動作によるREAD操作が発生する。このREADに対してハードウェア実行モジュール41はCPU11が実行可能な命令を返すように動作する。言い換えれば、CPU11は、ハードウェアモジュールが出力するデータを命令コードとして実行する。
【0027】
READに対する応答動作において、ハードウェア実行モジュール41が完了するまでの間ウエイト信号でCPU11を待たせる、或いは処理に影響しないNOP命令等を返し続け、ハードウェア実行モジュール41の処理が終わった時点で、実行結果のデータを保存しているアドレスへのロード命令を参照させる命令コードをCPU11に返す。このデータを保存しているアドレスはハードウェア論理デバイス14の内部レジスタ42や内部メモリ43等を示す。
【0028】
ハードウェア論理デバイス14はロード命令をCPU11に返した後、メインルーチン32へ戻るためのリターン命令をCPU11へ返し処理を完了する。
【0029】
図7は、実施の形態4の動作を説明するタイミングチャート図である。
図7において、分岐命令71はメインルーチンからハードウェア実行モジュール41を起動する際に実行する。ロード命令72はハードウェア実行モジュール41が処理結果をCPU11に伝えるために出力した命令である。リターンデータ73はロード命令72をCPU11が実行した結果発生したREADトランザクションに応答して出力されたハードウェア論理デバイス14の内部レジスタ42或いは内部メモリ43のデータである。リターン命令74はハードウェア実行モジュール41からメインルーチンへ処理を戻すための命令である。
【0030】
本実施の形態4によれば、実施の形態1〜3の効果に加え、ハードウェアによる処理とソフトウェアによる処理とを連携させて全体の処理を実行することができる。
【0031】
【発明の効果】
以上のように、この発明によれば、同一の処理を行うソフトウェアとハードウェアを持ち、動作状況に応じて実行する主体を変えることで、実行速度や消費電力など動作環境に最適な処理を提供することが可能な計算機を提供することができる。
【図面の簡単な説明】
【図1】実施の形態1における最適回路構成型計算機の構成を示す図である。
【図2】計算機上で動作するOSやアプリケーションの構造を示す図である。
【図3】不揮発性メモリのメモリアドレス空間を示す図である。
【図4】ハードウェアで実現された処理単位がハードウェア論理デバイス上に配置されている状態を示す図である。
【図5】ハードウェア実行モジュールが実行する処理単位を複数個並列に実行した場合について示す図である。
【図6】実施の形態3における最適回路構成型計算機の構成を示す図である。
【図7】実施の形態4の動作を説明するタイミングチャート図である。
【符号の説明】
10 計算機システム、11 CPU、12 ROM、13 RAM、14 ハードウェア論理デバイス、15 入出力装置、16 システムバス、20 アプリケーション、21 処理単位、30 アドレス空間、31 ソフトウェア実行モジュール、32 メインルーチン、40 内部、41 ハードウェア実行モジュール、42 内部レジスタ、43 内部メモリ、44 内部バス、61 コード生成装置、62 FPGA、64 中間モジュール。
Claims (6)
- 所定の処理を実行するハードウェアモジュールと、
上記ハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールを記憶する記憶部と、
上記ハードウェアモジュールによる実行と上記記憶部により記憶されたソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェアモジュールによる実行を選択した場合に、上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ソフトウェアモジュールを実行する実行部と
を備えたことを特徴とする計算機。 - 上記計算機は、複数のハードウェアモジュールを備え、
上記実行部は、上記複数のハードウェアモジュールによる実行を選択し、選択された複数のハードウェアモジュールによる実行を並列におこなわせることを特徴とする請求項1記載の計算機。 - 所定のソフトウェアにより論理設定され、所定の処理を実行するハードウェアモジュールと、
上記ハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールに変換可能で、かつ、上記所定のソフトウェアにも変換可能な中間モジュールを記憶する記憶部と、
上記ハードウェアモジュールによる実行と上記ソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェアモジュールによる実行を選択した場合に、上記記憶部により記憶された中間モジュールを上記所定のソフトウェアに変換し、変換された所定のソフトウェアに基づいて上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記記憶部により記憶された中間モジュールを上記ソフトウェアモジュールに変換し、変換されたソフトウェアモジュールを実行する実行部と
を備えたことを特徴とする計算機。 - 所定のソフトウェアにより論理設定され、所定の処理を実行するハードウェアモジュールと、
上記ハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールに変換可能で、かつ、上記所定のソフトウェアにも変換可能な中間モジュールを記憶する記憶部と、
上記ハードウェアモジュールによる実行と上記ソフトウェアモジュールによる実行とのいずれかを選択し、上記ハードウェアモジュールによる実行を選択した場合に、上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行を選択した場合に、上記ソフトウェアモジュールを実行する実行部と、
上記実行部により上記ハードウェアモジュールによる実行が選択された場合に上記記憶部により記憶された中間モジュールを上記実行部により実行させる上記ハードウェアモジュールを論理設定する上記所定のソフトウェアに変換し、上記実行部により上記ソフトウェアモジュールによる実行が選択された場合に上記記憶部により記憶された中間モジュールを上記実行部により実行される上記ソフトウェアモジュールに変換する変換部と
を備えたことを特徴とする計算機。 - 上記ハードウェアモジュールは、実行によりデータを出力し、
上記実行部は、上記ハードウェアモジュールが実行された結果、出力されるデータを命令コードとして実行すること特徴とした請求項1,3又は4に記載の計算機。 - 所定の処理を実行するハードウェアモジュールが実行する所定の処理と同一の処理を行うソフトウェアモジュールを記憶装置に記憶する記憶工程と、
上記ハードウェアモジュールによる実行と上記記憶工程により記憶装置に記憶されたソフトウェアモジュールによる実行とを選択する選択工程と、
上記選択工程により上記ハードウェアモジュールによる実行が選択された場合に、上記ハードウェアモジュールを実行させ、上記ソフトウェアモジュールによる実行が選択された場合に、上記ソフトウェアモジュールをCPU(Central Processing Unit)に実行させる実行工程と
を備えたことを特徴とする計算方法。
Priority Applications (1)
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Cited By (3)
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WO2009022418A1 (ja) * | 2007-08-15 | 2009-02-19 | Fujitsu Limited | 動的再構成プログラム、該プログラムを記録した記録媒体、動的再構成装置および動的再構成方法 |
US7774591B2 (en) | 2006-01-05 | 2010-08-10 | Nec Corporation | Data processing device and data processing method |
US7822945B2 (en) | 2006-02-06 | 2010-10-26 | Nec Corporation | Configuration managing device for a reconfigurable circuit |
-
2003
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7774591B2 (en) | 2006-01-05 | 2010-08-10 | Nec Corporation | Data processing device and data processing method |
US7822945B2 (en) | 2006-02-06 | 2010-10-26 | Nec Corporation | Configuration managing device for a reconfigurable circuit |
WO2009022418A1 (ja) * | 2007-08-15 | 2009-02-19 | Fujitsu Limited | 動的再構成プログラム、該プログラムを記録した記録媒体、動的再構成装置および動的再構成方法 |
US8250501B2 (en) | 2007-08-15 | 2012-08-21 | Fujitsu Limited | Dynamic reconfiguration computer product, apparatus, and method |
JP5035344B2 (ja) * | 2007-08-15 | 2012-09-26 | 富士通株式会社 | 動的再構成プログラム、該プログラムを記録した記録媒体、動的再構成装置および動的再構成方法 |
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