JP2013038741A - コンフィグレーション装置及びコンフィグレーション方法 - Google Patents
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Abstract
【解決手段】記憶部2とシリアル伝送にのみ対応するFPGA1とに接続し、該FPGA1にデータをシリアル伝送可能なシリアル伝送部3aと、記憶部2と少なくともパラレル伝送に対応するFPGA1とに接続し、該FPGA1にデータをパラレル伝送可能なパラレル伝送部3bと、予め定めたFPGAのコンフィグレーションの順番を示す情報に基づいて、シリアル伝送にのみ対応するFPGA1の順番のときに、該FPGA1用のデータを、シリアル伝送部3aを介して該FPGA1に伝送し、少なくともパラレル伝送に対応するFPGA1の順番のときに、該FPGA1用のデータを、パラレル伝送部3bを介して該FPGA1に伝送するように制御する伝送制御部4と、を備える。
【選択図】図1
Description
図1は、上記コンフィグレーション装置の一実施形態を示す概略構成図である。
図1において、本実施形態のコンフィグレーション装置10は、起動時に、コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGA1(以下において、「デバイスA」と言う)と、伝送方式がシリアル伝送とパラレル伝送に対応するFPGA1(以下において、「デバイスB」と言う)とが混在する複数のFPGAに対してコンフィグレーションするものであり、FPGA1のコンフィグレーションデータを記憶部2から読み込み、読み込んだデータをFPGA1に書き込み可能なシリアル伝送部3a及びパラレル伝送部3bと、伝送制御部4と、を備えて構成されている。
本実施形態のコンフィグレーション方法は、図2のフロー図に示すように、起動時に、データの伝送方式がシリアル伝送にのみ対応するFPGA1(デバイスA)と、伝送方式がシリアル伝送とパラレル伝送に対応するFPGA1(デバイスB)とが混在する複数のFPGAに対してコンフィグレーションする方法である。本実施形態のコンフィグレーション方法は、接続工程(図示省略)と伝送制御工程とを備えて構成されている。
2 記憶部
3a シリアル伝送部
3b パラレル伝送部
4 伝送制御部
10 コンフィグレーション装置
Claims (8)
- コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGAと、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとが混在する複数のFPGAに対してコンフィグレーションするコンフィグレーション装置において、
前記コンフィグレーションデータを記憶する記憶部と前記伝送方式がシリアル伝送にのみ対応する前記FPGAとに接続し、接続する該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能なシリアル伝送部と、
前記記憶部と前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとに接続し、接続する該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能なパラレル伝送部と、
予め定めた前記FPGAのコンフィグレーションの順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する伝送制御部と、
を備えて構成することを特徴とするコンフィグレーション装置。 - 前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成することを特徴とする請求項1に記載のコンフィグレーション装置。
- 前記コンフィグレーションの順番を示す情報は、各FPGAの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、
前記伝送制御部は、前記シリアル伝送にのみ対応する前記FPGAの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記FPGAの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力することを特徴とする請求項1又は2に記載のコンフィグレーション装置。 - 前記伝送制御部は、前記FPGAからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記FPGAの前記コンフィグレーションデータの伝送制御を実行することを特徴とする請求項1〜3のいずれか1つに記載のコンフィグレーション装置。
- コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するFPGAと、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとが混在する複数のFPGAに対してコンフィグレーションするコンフィグレーション方法において、
前記コンフィグレーションデータを記憶する記憶部と、前記伝送方式がシリアル伝送にのみ対応する前記FPGAとに、該FPGAにシリアル伝送により前記コンフィグレーションデータを伝送可能なシリアル伝送部を接続する工程と、
前記記憶部と、前記伝送方式が少なくともパラレル伝送に対応する前記FPGAとに、該FPGAにパラレル伝送により前記コンフィグレーションデータを伝送可能なパラレル伝送部を接続する工程と、
予め定めた前記FPGAのコンフィグレーションの順番を示す情報に基づいて、前記シリアル伝送にのみ対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該FPGAに伝送し、前記少なくともパラレル伝送に対応するFPGAの前記順番のときに、該FPGAに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該FPGAに伝送するように制御する伝送制御工程と、
を備えて構成することを特徴とするコンフィグレーション方法。 - 前記伝送制御工程は、伝送制御部を用いて実行し、
前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成することを特徴とする請求項5に記載のコンフィグレーション方法。 - 前記コンフィグレーションの順番を示す情報は、各FPGAの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、
前記伝送制御工程は、前記シリアル伝送にのみ対応する前記FPGAの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記FPGAの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力することを特徴とする請求項5又は6に記載のコンフィグレーション方法。 - 前記伝送制御工程は、前記FPGAからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記FPGAの前記コンフィグレーションデータの伝送制御を実行することを特徴とする請求項5〜7のいずれか1つに記載のコンフィグレーション方法。
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