JP2002176352A - コンフィグレーション回路及び方法 - Google Patents
コンフィグレーション回路及び方法Info
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- JP2002176352A JP2002176352A JP2000371862A JP2000371862A JP2002176352A JP 2002176352 A JP2002176352 A JP 2002176352A JP 2000371862 A JP2000371862 A JP 2000371862A JP 2000371862 A JP2000371862 A JP 2000371862A JP 2002176352 A JP2002176352 A JP 2002176352A
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Abstract
(57)【要約】
【課題】 複数の電源電圧の立ち上がり時間にばらつき
がある場合でも安定して動作するコンフィグレーション
回路を提供する。 【解決手段】 ＦＰＧＡのコンフィグレーションに必要
なコンフィグレーションデータが格納される記憶装置
と、記憶装置からコンフィグレーションデータを読み出
してＦＰＧＡにダウンロードするための制御用回路と、
ＦＰＧＡ及び制御用回路に供給する複数種類の電源電圧
を監視し、該複数種類の電源電圧がそれぞれ安定するま
でＦＰＧＡに対するコンフィグレーションデータのダウ
ンロード処理を待機させる電源電圧監視回路とを有する
構成とする。
がある場合でも安定して動作するコンフィグレーション
回路を提供する。 【解決手段】 ＦＰＧＡのコンフィグレーションに必要
なコンフィグレーションデータが格納される記憶装置
と、記憶装置からコンフィグレーションデータを読み出
してＦＰＧＡにダウンロードするための制御用回路と、
ＦＰＧＡ及び制御用回路に供給する複数種類の電源電圧
を監視し、該複数種類の電源電圧がそれぞれ安定するま
でＦＰＧＡに対するコンフィグレーションデータのダウ
ンロード処理を待機させる電源電圧監視回路とを有する
構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電源投入時に内部
回路をコンフィグレーションするＦＰＧＡ（Field Prog
rammable Gate Alley）を含むコンフィグレーション回
路に関する。
回路をコンフィグレーションするＦＰＧＡ（Field Prog
rammable Gate Alley）を含むコンフィグレーション回
路に関する。
【０００２】
【従来の技術】従来より、電源投入時等に所定の回路デ
ータを読み込んで内部回路をコンフィグレーションし、
所望の論理回路として動作させることが可能な半導体素
子としてＦＰＧＡが知られている。
ータを読み込んで内部回路をコンフィグレーションし、
所望の論理回路として動作させることが可能な半導体素
子としてＦＰＧＡが知られている。
【０００３】以下、図４に示すような構成を例にして従
来のコンフィグレーション回路について説明する。
来のコンフィグレーション回路について説明する。
【０００４】図４は従来のコンフィグレーション回路の
構成を示す回路図である。図５は図４に示したコンフィ
グレーション回路の動作を示す図であり、コンフィグレ
ーション動作が成功する様子を示すタイミングチャート
である。また、図６は図４に示したコンフィグレーショ
ン回路の動作を示す図であり、コンフィグレーション動
作が失敗する様子を示すタイミングチャートである。
構成を示す回路図である。図５は図４に示したコンフィ
グレーション回路の動作を示す図であり、コンフィグレ
ーション動作が成功する様子を示すタイミングチャート
である。また、図６は図４に示したコンフィグレーショ
ン回路の動作を示す図であり、コンフィグレーション動
作が失敗する様子を示すタイミングチャートである。
【０００５】図４において、コンフィグレーション回路
は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源電圧ＶＣＣ２
の二つの電源電圧で動作するマスタＦＰＧＡ１０１及び
スレーブＦＰＧＡ１０２と、ＦＰＧＡのコンフィグレー
ション用データが格納されたＲＯＭ１０３と、コンフィ
グレーション用のデータ（コンフィグレーションデータ
ＤＡＴＡ）の読み出し制御を行う制御用回路が格納され
たＣＰＬＤ（ComplexProgrammable Logic Device）１０
４と、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０
２のコンフィグレーションを初期化するための初期化制
御用信号ＩＮＩＴＢをプルアップするためのプルアップ
抵抗Ｒｐとを有する構成である。
は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源電圧ＶＣＣ２
の二つの電源電圧で動作するマスタＦＰＧＡ１０１及び
スレーブＦＰＧＡ１０２と、ＦＰＧＡのコンフィグレー
ション用データが格納されたＲＯＭ１０３と、コンフィ
グレーション用のデータ（コンフィグレーションデータ
ＤＡＴＡ）の読み出し制御を行う制御用回路が格納され
たＣＰＬＤ（ComplexProgrammable Logic Device）１０
４と、マスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０
２のコンフィグレーションを初期化するための初期化制
御用信号ＩＮＩＴＢをプルアップするためのプルアップ
抵抗Ｒｐとを有する構成である。
【０００６】マスタＦＰＧＡ１０１及びスレーブＦＰＧ
Ａ１０２を初期化するための初期化制御用信号ＩＮＩＴ
Ｂは、ＣＰＬＤ１０４からオープンドレインで出力さ
れ、図４に示すようにその出力端子にはプルアップ抵抗
Ｒｐを介してＩ／Ｏ用電源電圧ＶＣＣ１が印加されてい
る。なお、ＣＰＬＤ１０４にはマスタＦＰＧＡ１０１及
びスレーブＦＰＧＡ１０２に供給されるコア電源電圧Ｖ
ＣＣ２が供給されるものとする。
Ａ１０２を初期化するための初期化制御用信号ＩＮＩＴ
Ｂは、ＣＰＬＤ１０４からオープンドレインで出力さ
れ、図４に示すようにその出力端子にはプルアップ抵抗
Ｒｐを介してＩ／Ｏ用電源電圧ＶＣＣ１が印加されてい
る。なお、ＣＰＬＤ１０４にはマスタＦＰＧＡ１０１及
びスレーブＦＰＧＡ１０２に供給されるコア電源電圧Ｖ
ＣＣ２が供給されるものとする。
【０００７】このような構成において、図５に示すよう
に、初期化制御用信号ＩＮＩＴＢは、Ｉ／Ｏ用電源電圧
ＶＣＣ１及びコア電源電圧ＶＣＣ２が立ち上がる以前は
Ｌｏレベルで維持されており、マスタＦＰＧＡ１０１及
びスレーブＦＰＧＡ１０２はそれぞれ初期化された状態
に保たれている。
に、初期化制御用信号ＩＮＩＴＢは、Ｉ／Ｏ用電源電圧
ＶＣＣ１及びコア電源電圧ＶＣＣ２が立ち上がる以前は
Ｌｏレベルで維持されており、マスタＦＰＧＡ１０１及
びスレーブＦＰＧＡ１０２はそれぞれ初期化された状態
に保たれている。
【０００８】時刻Ｔ０においてＩ／Ｏ用電源電圧ＶＣＣ
１及びコア電源電圧ＶＣＣ２の供給が開始され、Ｉ／Ｏ
用電源電圧ＶＣＣ１が立ち上がって（時刻Ｔ１）から一
定時間経過すると（時刻Ｔ２）、ＣＰＬＤ１０４は初期
化制御用信号ＩＮＩＴＢをＨｉレベルに切り換える。
１及びコア電源電圧ＶＣＣ２の供給が開始され、Ｉ／Ｏ
用電源電圧ＶＣＣ１が立ち上がって（時刻Ｔ１）から一
定時間経過すると（時刻Ｔ２）、ＣＰＬＤ１０４は初期
化制御用信号ＩＮＩＴＢをＨｉレベルに切り換える。
【０００９】マスタＦＰＧＡ１０１は、初期化制御信号
ＩＮＩＴＢがＬｏレベルからＨｉレベルに状態変化した
ことを検知すると、コンフィグレーションデータＤＡＴ
ＡをＲＯＭ１０３から出力させるためのコンフィグレー
ションクロックＣＣＬＫを必要な数（ｎ個）だけＣＰＬ
Ｄ１０４に出力する（時刻Ｔ４）。
ＩＮＩＴＢがＬｏレベルからＨｉレベルに状態変化した
ことを検知すると、コンフィグレーションデータＤＡＴ
ＡをＲＯＭ１０３から出力させるためのコンフィグレー
ションクロックＣＣＬＫを必要な数（ｎ個）だけＣＰＬ
Ｄ１０４に出力する（時刻Ｔ４）。
【００１０】ＣＰＬＤ１０４は、コンフィグレーション
クロックＣＣＬＫを用いてＲＯＭ１０３に対してコンフ
ィグレーションクロックＣＣＬＫと同数（ｎ個）のコン
フィグレーションデータ読み出し用の制御クロックＲＤ
ＣＬＫを出力する。
クロックＣＣＬＫを用いてＲＯＭ１０３に対してコンフ
ィグレーションクロックＣＣＬＫと同数（ｎ個）のコン
フィグレーションデータ読み出し用の制御クロックＲＤ
ＣＬＫを出力する。
【００１１】ＲＯＭ１０３は、制御クロックＲＤＣＬＫ
に同期してｎ個のコンフィグレーションデータＤＡＴＡ
をマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２に
それぞれ出力する。
に同期してｎ個のコンフィグレーションデータＤＡＴＡ
をマスタＦＰＧＡ１０１及びスレーブＦＰＧＡ１０２に
それぞれ出力する。
【００１２】このようにして、ＲＯＭ１０３から出力さ
れたコンフィグレーションデータＤＡＴＡは、マスタＦ
ＰＧＡ１０１及びスレーブＦＰＧＡ１０２にそれぞれダ
ウンロードされる。
れたコンフィグレーションデータＤＡＴＡは、マスタＦ
ＰＧＡ１０１及びスレーブＦＰＧＡ１０２にそれぞれダ
ウンロードされる。
【００１３】
【発明が解決しようとする課題】しかしながら上記した
ような従来のコンフィグレーション回路では、ＣＰＬＤ
に供給されるコア電源電圧ＶＣＣ２の立ち上がり時間の
ばらつきを全く考慮していないため、Ｉ／Ｏ用電源電圧
ＶＣＣ１に比べてコア電源電圧ＶＣＣ２が大きく遅れて
立ち上がった場合に回路が正常に動作しない問題が発生
する。
ような従来のコンフィグレーション回路では、ＣＰＬＤ
に供給されるコア電源電圧ＶＣＣ２の立ち上がり時間の
ばらつきを全く考慮していないため、Ｉ／Ｏ用電源電圧
ＶＣＣ１に比べてコア電源電圧ＶＣＣ２が大きく遅れて
立ち上がった場合に回路が正常に動作しない問題が発生
する。
【００１４】例えば、図６に示すようにＦＰＧＡに印加
される電源電圧に比べてＣＰＬＤに印加される電源電圧
の立ち上がりが遅い場合、ＣＰＬＤが動作を開始する以
前にマスタＦＰＧＡからコンフィグレーションクロック
ＣＣＬＫが出力される。このような場合、ＣＰＬＤは、
マスタＦＰＧＡから出力されたコンフィグレーションク
ロックＣＣＬＫのうち、時刻Ｔ４とＴ３間の先頭の２個
分のコンフィグレーションクロックＣＣＬＫを取り込む
ことができずに、時刻Ｔ５以降のクロックしか認識でき
なくなる。
される電源電圧に比べてＣＰＬＤに印加される電源電圧
の立ち上がりが遅い場合、ＣＰＬＤが動作を開始する以
前にマスタＦＰＧＡからコンフィグレーションクロック
ＣＣＬＫが出力される。このような場合、ＣＰＬＤは、
マスタＦＰＧＡから出力されたコンフィグレーションク
ロックＣＣＬＫのうち、時刻Ｔ４とＴ３間の先頭の２個
分のコンフィグレーションクロックＣＣＬＫを取り込む
ことができずに、時刻Ｔ５以降のクロックしか認識でき
なくなる。
【００１５】したがって、コンフィグレーションクロッ
クＣＣＬＫを用いてＣＰＬＤ内で生成される制御クロッ
クＲＤＣＬＫも欠けてしまうため、ＲＯＭから出力され
るコンフィグレーションデータＤＡＴＡもｎ−２個にな
ってしまう。
クＣＣＬＫを用いてＣＰＬＤ内で生成される制御クロッ
クＲＤＣＬＫも欠けてしまうため、ＲＯＭから出力され
るコンフィグレーションデータＤＡＴＡもｎ−２個にな
ってしまう。
【００１６】すなわち、従来のコンフィグレーション回
路では、複数の電源電圧の立ち上がり時間にばらつきが
あると、ＦＰＧＡが正常にコンフィグレーションデータ
を受け取ることができない問題があった。
路では、複数の電源電圧の立ち上がり時間にばらつきが
あると、ＦＰＧＡが正常にコンフィグレーションデータ
を受け取ることができない問題があった。
【００１７】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、複数の
電源電圧の立ち上がり時間にばらつきがある場合でも安
定して動作するコンフィグレーション回路を提供するこ
とを目的とする。
る問題点を解決するためになされたものであり、複数の
電源電圧の立ち上がり時間にばらつきがある場合でも安
定して動作するコンフィグレーション回路を提供するこ
とを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
本発明のコンフィグレーション回路は、電源投入時に内
部回路をコンフィグレーションするＦＰＧＡを含むコン
フィグレーション回路であって、前記ＦＰＧＡのコンフ
ィグレーションに必要なコンフィグレーションデータが
格納される記憶装置と、前記記憶装置から前記コンフィ
グレーションデータを読み出して前記ＦＰＧＡにダウン
ロードするための制御用回路と、前記ＦＰＧＡ及び前記
制御用回路に供給する複数種類の電源電圧を監視し、該
複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰ
ＧＡに対する前記コンフィグレーションデータのダウン
ロード処理を待機させる電源電圧監視回路と、を有する
構成である。
本発明のコンフィグレーション回路は、電源投入時に内
部回路をコンフィグレーションするＦＰＧＡを含むコン
フィグレーション回路であって、前記ＦＰＧＡのコンフ
ィグレーションに必要なコンフィグレーションデータが
格納される記憶装置と、前記記憶装置から前記コンフィ
グレーションデータを読み出して前記ＦＰＧＡにダウン
ロードするための制御用回路と、前記ＦＰＧＡ及び前記
制御用回路に供給する複数種類の電源電圧を監視し、該
複数種類の電源電圧がそれぞれ安定するまで、前記ＦＰ
ＧＡに対する前記コンフィグレーションデータのダウン
ロード処理を待機させる電源電圧監視回路と、を有する
構成である。
【００１９】このとき、前記制御回路は、前記記憶装置
から前記コンフィグレーションデータを読み出して前記
ＦＰＧＡにダウンロードさせるための制御用クロック
を、前記コンフィグレーションを行う際に前記ＦＰＧＡ
から出力されるコンフィグレーションクロックを用いて
生成し、前記電源電圧監視回路は、前記ＦＰＧＡ及び前
記制御用回路に供給する複数種類の電源電圧がそれぞれ
安定するまで、前記ＦＰＧＡに前記コンフィグレーショ
ンクロックの出力を待機させるための監視信号を生成し
てもよく、前記制御用回路が、ＣＰＬＤを用いて構成さ
れていてもよい。
から前記コンフィグレーションデータを読み出して前記
ＦＰＧＡにダウンロードさせるための制御用クロック
を、前記コンフィグレーションを行う際に前記ＦＰＧＡ
から出力されるコンフィグレーションクロックを用いて
生成し、前記電源電圧監視回路は、前記ＦＰＧＡ及び前
記制御用回路に供給する複数種類の電源電圧がそれぞれ
安定するまで、前記ＦＰＧＡに前記コンフィグレーショ
ンクロックの出力を待機させるための監視信号を生成し
てもよく、前記制御用回路が、ＣＰＬＤを用いて構成さ
れていてもよい。
【００２０】一方、本発明のコンフィグレーション方法
は、ＦＰＧＡのコンフィグレーションに必要なコンフィ
グレーションデータが格納される記憶装置と、前記コン
フィグレーションデータを読み出して前記ＦＰＧＡにダ
ウンロードするための制御用回路とを有し、電源投入時
に前記ＦＰＧＡの内部回路をコンフィグレーションする
ためのコンフィグレーション方法であって、前記ＦＰＧ
Ａ及び前記制御用回路に供給する複数種類の電源電圧を
監視し、該複数種類の電源電圧がそれぞれ安定するま
で、前記ＦＰＧＡに対する前記コンフィグレーションデ
ータのダウンロード処理を待機させる方法である。
は、ＦＰＧＡのコンフィグレーションに必要なコンフィ
グレーションデータが格納される記憶装置と、前記コン
フィグレーションデータを読み出して前記ＦＰＧＡにダ
ウンロードするための制御用回路とを有し、電源投入時
に前記ＦＰＧＡの内部回路をコンフィグレーションする
ためのコンフィグレーション方法であって、前記ＦＰＧ
Ａ及び前記制御用回路に供給する複数種類の電源電圧を
監視し、該複数種類の電源電圧がそれぞれ安定するま
で、前記ＦＰＧＡに対する前記コンフィグレーションデ
ータのダウンロード処理を待機させる方法である。
【００２１】このとき、前記記憶装置から前記コンフィ
グレーションデータを読み出して前記ＦＰＧＡにダウン
ロードさせるための制御用クロックを、前記コンフィグ
レーションを行う際に前記ＦＰＧＡから出力されるコン
フィグレーションクロックを用いて生成し、前記ＦＰＧ
Ａ及び前記制御用回路に供給する複数種類の電源電圧が
それぞれ安定するまで、前記ＦＰＧＡに前記コンフィグ
レーションクロックの出力を待機させるための監視信号
を生成してもよく、前記制御用回路を、ＣＰＬＤを用い
て構成してもよい。
グレーションデータを読み出して前記ＦＰＧＡにダウン
ロードさせるための制御用クロックを、前記コンフィグ
レーションを行う際に前記ＦＰＧＡから出力されるコン
フィグレーションクロックを用いて生成し、前記ＦＰＧ
Ａ及び前記制御用回路に供給する複数種類の電源電圧が
それぞれ安定するまで、前記ＦＰＧＡに前記コンフィグ
レーションクロックの出力を待機させるための監視信号
を生成してもよく、前記制御用回路を、ＣＰＬＤを用い
て構成してもよい。
【００２２】上記のようなコンフィグレーション回路及
び方法では、ＦＰＧＡ及び制御用回路に供給する複数種
類の電源電圧を監視し、該複数種類の電源電圧がそれぞ
れ安定するまでＦＰＧＡに対するコンフィグレーション
データのダウンロード処理を待機させることで、複数種
類の電源電圧の立ち上がり時間がばらついても、制御回
路が動作を開始する以前にＦＰＧＡからコンフィグレー
ションクロックが出力されないため、記憶装置からコン
フィグレーションデータを正しく読み出すことができ
る。
び方法では、ＦＰＧＡ及び制御用回路に供給する複数種
類の電源電圧を監視し、該複数種類の電源電圧がそれぞ
れ安定するまでＦＰＧＡに対するコンフィグレーション
データのダウンロード処理を待機させることで、複数種
類の電源電圧の立ち上がり時間がばらついても、制御回
路が動作を開始する以前にＦＰＧＡからコンフィグレー
ションクロックが出力されないため、記憶装置からコン
フィグレーションデータを正しく読み出すことができ
る。
【００２３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２４】図１は本発明のコンフィグレーション回路
の一構成例を示す回路図であり、図２は図１に示したコ
ンフィグレーション回路の動作を示すタイミングチャー
トである。
の一構成例を示す回路図であり、図２は図１に示したコ
ンフィグレーション回路の動作を示すタイミングチャー
トである。
【００２５】図１に示すように、本発明のコンフィグレ
ーション回路は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源
電圧ＶＣＣ２の二つの電源電圧で動作するマスタＦＰＧ
Ａ１及びスレーブＦＰＧＡ２と、ＦＰＧＡのコンフィグ
レーション用データが格納されたＲＯＭ３と、コンフィ
グレーション用のデータ（コンフィグレーションデータ
ＤＡＴＡ）の読み出し制御を行う制御用回路が格納され
たＣＰＬＤ４と、マスタＦＰＧＡ１及びスレーブＦＰＧ
Ａ２のコンフィグレーションを初期化するための初期化
制御用信号ＩＮＩＴＢをプルアップするためのプルアッ
プ抵抗Ｒｐと、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源
電圧ＶＣＣ２をそれぞれ監視する電源電圧監視回路５と
を有する構成である。
ーション回路は、Ｉ／Ｏ用電源電圧ＶＣＣ１とコア電源
電圧ＶＣＣ２の二つの電源電圧で動作するマスタＦＰＧ
Ａ１及びスレーブＦＰＧＡ２と、ＦＰＧＡのコンフィグ
レーション用データが格納されたＲＯＭ３と、コンフィ
グレーション用のデータ（コンフィグレーションデータ
ＤＡＴＡ）の読み出し制御を行う制御用回路が格納され
たＣＰＬＤ４と、マスタＦＰＧＡ１及びスレーブＦＰＧ
Ａ２のコンフィグレーションを初期化するための初期化
制御用信号ＩＮＩＴＢをプルアップするためのプルアッ
プ抵抗Ｒｐと、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源
電圧ＶＣＣ２をそれぞれ監視する電源電圧監視回路５と
を有する構成である。
【００２６】なお、図１では、ＣＰＬＤ４でコンフィグ
レーション用データの読み出し制御を行う制御用回路を
構成する例を示しているが、制御用回路は論理ゲート等
を用いて構成してもよい。また、図１ではスレーブＦＰ
ＧＡが１つの構成を示しているが、スレーブＦＰＧＡを
複数個有する構成であってもよい。さらに、ＣＰＬＤ４
にはマスタＦＰＧＡ１及びスレーブＦＰＧＡ２に供給さ
れるコア電源電圧ＶＣＣ２が供給されるものとする。
レーション用データの読み出し制御を行う制御用回路を
構成する例を示しているが、制御用回路は論理ゲート等
を用いて構成してもよい。また、図１ではスレーブＦＰ
ＧＡが１つの構成を示しているが、スレーブＦＰＧＡを
複数個有する構成であってもよい。さらに、ＣＰＬＤ４
にはマスタＦＰＧＡ１及びスレーブＦＰＧＡ２に供給さ
れるコア電源電圧ＶＣＣ２が供給されるものとする。
【００２７】電源電圧監視回路５は、Ｉ／Ｏ用電源電圧
ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視し、
Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が
それぞれ安定したらＣＰＬＤ４に送信する電圧監視信号
ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルに変化さ
せる。ＣＰＬＤ４は、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコ
ア電源電圧ＶＣＣ２が安定する時刻Ｔ６（電圧監視信号
ＯＢＳＥＲＶＥＢがＬｏレベルからＨｉレベルに切り換
わる時刻）までコンフィグレーション初期化制御用信号
ＩＮＩＴＢをＬｏレベルで維持する。
ＶＣＣ１及びコア電源電圧ＶＣＣ２をそれぞれ監視し、
Ｉ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が
それぞれ安定したらＣＰＬＤ４に送信する電圧監視信号
ＯＢＳＥＲＶＥＢをＬｏレベルからＨｉレベルに変化さ
せる。ＣＰＬＤ４は、Ｉ／Ｏ用電源電圧ＶＣＣ１及びコ
ア電源電圧ＶＣＣ２が安定する時刻Ｔ６（電圧監視信号
ＯＢＳＥＲＶＥＢがＬｏレベルからＨｉレベルに切り換
わる時刻）までコンフィグレーション初期化制御用信号
ＩＮＩＴＢをＬｏレベルで維持する。
【００２８】このような構成において、次に図２を用い
て本発明のコンフィグレーション回路の動作について説
明する。
て本発明のコンフィグレーション回路の動作について説
明する。
【００２９】図２に示すように、初期化制御用信号ＩＮ
ＩＴＢはＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧Ｖ
ＣＣ２が立ち上がる以前はＬｏレベルで維持されてお
り、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２はそれぞ
れ初期化された状態に保たれている。また、電圧監視信
号ＯＢＳＥＲＶＥＢもＬｏレベルで維持されている。
ＩＴＢはＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧Ｖ
ＣＣ２が立ち上がる以前はＬｏレベルで維持されてお
り、マスタＦＰＧＡ１及びスレーブＦＰＧＡ２はそれぞ
れ初期化された状態に保たれている。また、電圧監視信
号ＯＢＳＥＲＶＥＢもＬｏレベルで維持されている。
【００３０】時刻Ｔ０においてＩ／Ｏ用電源電圧ＶＣＣ
１及びコア電源電圧ＶＣＣ２の供給が開始され、時刻Ｔ
１にてＩ／Ｏ用電源電圧ＶＣＣ１が立ち上がる。このと
き、コア電源電圧ＶＣＣ２が安定していない場合は、電
圧監視信号ＯＢＳＥＲＶＥＢはＬｏレベル状態で維持さ
れるため、時刻Ｔ２になっても初期化制御用信号ＩＮＩ
ＴＢはＬｏレベルで維持される。
１及びコア電源電圧ＶＣＣ２の供給が開始され、時刻Ｔ
１にてＩ／Ｏ用電源電圧ＶＣＣ１が立ち上がる。このと
き、コア電源電圧ＶＣＣ２が安定していない場合は、電
圧監視信号ＯＢＳＥＲＶＥＢはＬｏレベル状態で維持さ
れるため、時刻Ｔ２になっても初期化制御用信号ＩＮＩ
ＴＢはＬｏレベルで維持される。
【００３１】時刻Ｔ３においてコア電源電圧ＶＣＣ２が
立ち上がると、電源電圧監視回路５はコア電源電圧ＶＣ
Ｃ２が安定した時刻Ｔ６にて電圧監視信号ＯＢＳＥＲＶ
ＥＢをＬｏレベルからＨｉレベルへと状態変化させる。
立ち上がると、電源電圧監視回路５はコア電源電圧ＶＣ
Ｃ２が安定した時刻Ｔ６にて電圧監視信号ＯＢＳＥＲＶ
ＥＢをＬｏレベルからＨｉレベルへと状態変化させる。
【００３２】ＣＰＬＤ４は、電圧監視信号ＯＢＳＥＲＶ
ＥＢがＬｏレベルからＨｉレベルに状態変化したことを
検知すると、同時刻Ｔ６にて初期化制御用信号ＩＮＩＴ
ＢをＬｏレベルからＨｉレベルへと状態変化させる。つ
まり、マスタＦＰＧＡ１のコンフィグレーションクロッ
クＣＣＬＫの出力は、時刻Ｔ２〜Ｔ６の間、初期化制御
用信号ＩＮＩＴＢによって待機（wait）させられる。
ＥＢがＬｏレベルからＨｉレベルに状態変化したことを
検知すると、同時刻Ｔ６にて初期化制御用信号ＩＮＩＴ
ＢをＬｏレベルからＨｉレベルへと状態変化させる。つ
まり、マスタＦＰＧＡ１のコンフィグレーションクロッ
クＣＣＬＫの出力は、時刻Ｔ２〜Ｔ６の間、初期化制御
用信号ＩＮＩＴＢによって待機（wait）させられる。
【００３３】マスタＦＰＧＡ１は、初期化制御用信号Ｉ
ＮＩＴＢがＬｏレベルからＨｉレベルに状態変化したこ
とを検知すると、時刻Ｔ７にてＣＰＬＤ４に対するコン
フィグレーションクロックＣＣＬＫの出力を開始する。
ＮＩＴＢがＬｏレベルからＨｉレベルに状態変化したこ
とを検知すると、時刻Ｔ７にてＣＰＬＤ４に対するコン
フィグレーションクロックＣＣＬＫの出力を開始する。
【００３４】ＣＰＬＤ４は、時刻Ｔ７においてコンフィ
グレーションデータ読み出し用制御クロック（ＲＤＣＬ
Ｋ）をＲＯＭ３に出力し、ＲＯＭ３からのコンフィグレ
ーションデータＤＡＴＡの読み出し制御を開始する。
グレーションデータ読み出し用制御クロック（ＲＤＣＬ
Ｋ）をＲＯＭ３に出力し、ＲＯＭ３からのコンフィグレ
ーションデータＤＡＴＡの読み出し制御を開始する。
【００３５】時刻Ｔ８以降、ＲＯＭ３は、制御クロック
ＲＤＣＬＫに同期してｎ個のコンフィグレーションデー
タＤＡＴＡをマスタＦＰＧＡ１及びスレーブＦＰＧＡ２
にそれぞれ出力する。
ＲＤＣＬＫに同期してｎ個のコンフィグレーションデー
タＤＡＴＡをマスタＦＰＧＡ１及びスレーブＦＰＧＡ２
にそれぞれ出力する。
【００３６】このようにして、ＲＯＭ３から出力された
コンフィグレーションデータＤＡＴＡは、マスタＦＰＧ
Ａ１及びスレーブＦＰＧＡ２にそれぞれ安定してダウン
ロードされる。
コンフィグレーションデータＤＡＴＡは、マスタＦＰＧ
Ａ１及びスレーブＦＰＧＡ２にそれぞれ安定してダウン
ロードされる。
【００３７】したがって、Ｉ／Ｏ用電源電圧ＶＣＣ１及
びコア電源電圧ＶＣＣ２の立ち上がり時間がばらつき、
ＣＰＬＤ４が動作する以前にマスタＦＰＧＡ１及びスレ
ーブＦＰＧＡ２が立ち上がっても、電源電圧監視回路５
でＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２
をそれぞれ監視し、それらが安定した後にＣＰＬＤ４に
送信する電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルか
らＨｉレベルに変化させるため、ＣＰＬＤ４はＩ／Ｏ用
電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が安定する
までコンフィグレーション初期化制御用信号ＩＮＩＴＢ
をＬｏレベルで維持する。
びコア電源電圧ＶＣＣ２の立ち上がり時間がばらつき、
ＣＰＬＤ４が動作する以前にマスタＦＰＧＡ１及びスレ
ーブＦＰＧＡ２が立ち上がっても、電源電圧監視回路５
でＩ／Ｏ用電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２
をそれぞれ監視し、それらが安定した後にＣＰＬＤ４に
送信する電圧監視信号ＯＢＳＥＲＶＥＢをＬｏレベルか
らＨｉレベルに変化させるため、ＣＰＬＤ４はＩ／Ｏ用
電源電圧ＶＣＣ１及びコア電源電圧ＶＣＣ２が安定する
までコンフィグレーション初期化制御用信号ＩＮＩＴＢ
をＬｏレベルで維持する。
【００３８】よって、マスタＦＰＧＡ１はコア電源電圧
ＶＣＣ２が安定するまでコンフィグレーションクロック
ＣＣＬＫを出力することがないため、ＲＯＭ４からコン
フィグレーションデータＤＡＴＡを正しく読み出すこと
ができる。
ＶＣＣ２が安定するまでコンフィグレーションクロック
ＣＣＬＫを出力することがないため、ＲＯＭ４からコン
フィグレーションデータＤＡＴＡを正しく読み出すこと
ができる。
【００３９】なお、上記説明ではマスタＦＰＧＡが１
個、スレーブＦＰＧＡが１個の場合の構成を示している
が、スレーブＦＰＧＡの数に制限はない。また、ＣＰＬ
Ｄ４、マスタＦＰＧＡ１、スレーブＦＰＧＡ２にそれぞ
れ異なった電源電圧が供給される、例えば、図３に示す
ような電源電圧が３種類以上ある構成でも、電源電圧監
視回路で各電源電圧ＶＣＣ１〜ＶＣＣ３をそれぞれ監視
し、全ての電源電圧が安定するまでマスタＦＰＧＡにコ
ンフィグレーションクロックＣＣＬＫの出力を待機させ
れば、上記と同様の効果を得ることができる。
個、スレーブＦＰＧＡが１個の場合の構成を示している
が、スレーブＦＰＧＡの数に制限はない。また、ＣＰＬ
Ｄ４、マスタＦＰＧＡ１、スレーブＦＰＧＡ２にそれぞ
れ異なった電源電圧が供給される、例えば、図３に示す
ような電源電圧が３種類以上ある構成でも、電源電圧監
視回路で各電源電圧ＶＣＣ１〜ＶＣＣ３をそれぞれ監視
し、全ての電源電圧が安定するまでマスタＦＰＧＡにコ
ンフィグレーションクロックＣＣＬＫの出力を待機させ
れば、上記と同様の効果を得ることができる。
【００４０】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４１】ＦＰＧＡ及び制御用回路に供給する複数種
類の電源電圧を監視し、該複数種類の電源電圧がそれぞ
れ安定するまでＦＰＧＡに対するコンフィグレーション
データのダウンロード処理を待機させることで、複数種
類の電源電圧の立ち上がり時間がばらついても、制御回
路が動作を開始する以前にＦＰＧＡからコンフィグレー
ションクロックが出力されないため、記憶装置からコン
フィグレーションデータを正しく読み出すことができ
る。したがって、安定して動作するＦＰＧＡから成るコ
ンフィグレーション回路を得ることができる。
類の電源電圧を監視し、該複数種類の電源電圧がそれぞ
れ安定するまでＦＰＧＡに対するコンフィグレーション
データのダウンロード処理を待機させることで、複数種
類の電源電圧の立ち上がり時間がばらついても、制御回
路が動作を開始する以前にＦＰＧＡからコンフィグレー
ションクロックが出力されないため、記憶装置からコン
フィグレーションデータを正しく読み出すことができ
る。したがって、安定して動作するＦＰＧＡから成るコ
ンフィグレーション回路を得ることができる。
【図１】本発明のコンフィグレーション回路の一構成例
を示す回路図である。
を示す回路図である。
【図２】図１に示したコンフィグレーション回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３】本発明のコンフィグレーション回路の他の構成
例を示す回路図である。
例を示す回路図である。
【図４】従来のコンフィグレーション回路の構成を示す
回路図である。
回路図である。
【図５】図４に示したコンフィグレーション回路の動作
を示す図であり、コンフィグレーション動作が成功する
様子を示すタイミングチャートである。
を示す図であり、コンフィグレーション動作が成功する
様子を示すタイミングチャートである。
【図６】図４に示したコンフィグレーション回路の動作
を示す図であり、コンフィグレーション動作が失敗する
様子を示すタイミングチャートである。
を示す図であり、コンフィグレーション動作が失敗する
様子を示すタイミングチャートである。
１ マスタＦＰＧＡ ２ スレーブＦＰＧＡ ３ ＲＯＭ ４ ＣＰＬＤ ５ 電源電圧監視回路 Ｒｐ プルアップ抵抗
Claims (6)
- 【請求項１】 電源投入時に内部回路をコンフィグレー
ションするＦＰＧＡを含むコンフィグレーション回路で
あって、 前記ＦＰＧＡのコンフィグレーションに必要なコンフィ
グレーションデータが格納される記憶装置と、 前記記憶装置から前記コンフィグレーションデータを読
み出して前記ＦＰＧＡにダウンロードするための制御用
回路と、 前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の
電源電圧を監視し、該複数種類の電源電圧がそれぞれ安
定するまで、前記ＦＰＧＡに対する前記コンフィグレー
ションデータのダウンロード処理を待機させる電源電圧
監視回路と、を有するコンフィグレーション回路。 - 【請求項２】 前記制御回路は、 前記記憶装置から前記コンフィグレーションデータを読
み出して前記ＦＰＧＡにダウンロードさせるための制御
用クロックを、前記コンフィグレーションを行う際に前
記ＦＰＧＡから出力されるコンフィグレーションクロッ
クを用いて生成し、 前記電源電圧監視回路は、 前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の
電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記
コンフィグレーションクロックの出力を待機させるため
の監視信号を生成する請求項１記載のコンフィグレーシ
ョン回路。 - 【請求項３】 前記制御用回路が、ＣＰＬＤを用いて構
成された請求項１または２記載のコンフィグレーション
回路。 - 【請求項４】 ＦＰＧＡのコンフィグレーションに必要
なコンフィグレーションデータが格納される記憶装置
と、 前記コンフィグレーションデータを読み出して前記ＦＰ
ＧＡにダウンロードするための制御用回路とを有し、 電源投入時に前記ＦＰＧＡの内部回路をコンフィグレー
ションするためのコンフィグレーション方法であって、 前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の
電源電圧を監視し、 該複数種類の電源電圧がそれぞれ安定するまで、前記Ｆ
ＰＧＡに対する前記コンフィグレーションデータのダウ
ンロード処理を待機させるコンフィグレーション方法。 - 【請求項５】 前記記憶装置から前記コンフィグレーシ
ョンデータを読み出して前記ＦＰＧＡにダウンロードさ
せるための制御用クロックを、前記コンフィグレーショ
ンを行う際に前記ＦＰＧＡから出力されるコンフィグレ
ーションクロックを用いて生成し、 前記ＦＰＧＡ及び前記制御用回路に供給する複数種類の
電源電圧がそれぞれ安定するまで、前記ＦＰＧＡに前記
コンフィグレーションクロックの出力を待機させるため
の監視信号を生成する請求項４記載のコンフィグレーシ
ョン方法。 - 【請求項６】 前記制御用回路を、ＣＰＬＤを用いて構
成する請求項４または５記載のコンフィグレーション方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371862A JP3555875B2 (ja) | 2000-12-06 | 2000-12-06 | コンフィグレーション回路及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371862A JP3555875B2 (ja) | 2000-12-06 | 2000-12-06 | コンフィグレーション回路及び方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002176352A true JP2002176352A (ja) | 2002-06-21 |
| JP3555875B2 JP3555875B2 (ja) | 2004-08-18 |
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| JP (1) | JP3555875B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052602A (ja) * | 2005-08-17 | 2007-03-01 | Fujitsu Ltd | 初期化回路を自動構築するリコンフィグ可能な集積回路装置 |
| WO2010070736A1 (ja) * | 2008-12-16 | 2010-06-24 | 株式会社島津製作所 | プログラマブルデバイス制御装置およびその方法 |
| JP2013038741A (ja) * | 2011-08-11 | 2013-02-21 | Nippon Signal Co Ltd:The | コンフィグレーション装置及びコンフィグレーション方法 |
| CN105068955A (zh) * | 2015-07-20 | 2015-11-18 | 北京广利核系统工程有限公司 | 一种局部总线结构及数据交互方法 |
Citations (5)
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| JPS5983228A (ja) * | 1982-11-05 | 1984-05-14 | Nec Corp | 電源確定信号発生回路 |
| JPH01269114A (ja) * | 1988-04-20 | 1989-10-26 | Mitsubishi Electric Corp | リセツト回路 |
| JPH0360522A (ja) * | 1989-07-28 | 1991-03-15 | Ricoh Co Ltd | プログラマブル・ロジック・デバイス |
| JPH04321315A (ja) * | 1991-04-19 | 1992-11-11 | Nec Corp | パワーオンリセット装置 |
| JPH09200039A (ja) * | 1996-01-19 | 1997-07-31 | Oki Electric Ind Co Ltd | 演算回路のリセット処理装置 |
-
2000
- 2000-12-06 JP JP2000371862A patent/JP3555875B2/ja not_active Expired - Fee Related
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| JP4675714B2 (ja) * | 2005-08-17 | 2011-04-27 | 富士通セミコンダクター株式会社 | 初期化回路を自動構築するリコンフィグ可能な集積回路装置 |
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| CN105068955A (zh) * | 2015-07-20 | 2015-11-18 | 北京广利核系统工程有限公司 | 一种局部总线结构及数据交互方法 |
| CN105068955B (zh) * | 2015-07-20 | 2018-04-03 | 北京广利核系统工程有限公司 | 一种局部总线结构及数据交互方法 |
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