KR20000070091A - 듀얼 에지 트리거 플립 플롭을 갖는 전자 회로 - Google Patents

듀얼 에지 트리거 플립 플롭을 갖는 전자 회로 Download PDF

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Abstract

본 발명에 의한 전자 회로는 듀얼 에지 트리거 플립 플롭을 포함하고 있고, 이 듀얼 에지 트리거 플립 플롭은, 클록 신호의 상승 에지 및 하강 에지에서 데이터를 로드한다. 상기 클록 신호는 인에이블 입력과 소스 신호를 수신하는 소스 입력을 갖는 클록 공급 회로에 의해 공급되고 있다. 이 클록 공급 회로는, 인에이블 입력에서 인에이블 입력이 액티브 상태로 전환된 후, 소스 신호의 최초의 유효한 에지부터, 상기 최초의 유효한 에지의 극성에 무관하게, 상기 클록 신호를 토글한다.

Description

듀얼 에지 트리거 플립 플롭을 갖는 전자 회로{Electronic circuit with dual edge triggered flip-flop}
듀얼 에지 트리거(triggered) 플립 플롭은 플립 플롭에 공급되는 클록 신호의 상승 에지 및 하강 에지에서 데이터를 입력받는 플립 플롭이다. 이것은, 클록 신호의 에지 중 1개의 소정 타입, 즉 상승 에지에서만 데이터를 받아들이는 단일 에지 트리거 플립 플롭과는 대조적이다. 따라서, 듀얼 에지 트리거 플립 플롭은 단일 에지 트리거 플립 플롭의 클록 주파수의 절반에서 단일 에지 트리거 플립 플롭과 동일한 양의 데이터를 입력받을 수 있다. 이와같은 낮은 클록 주파수는 전력 소비의 현저한 감소를 가능케 한다.
전력 소비의 저감을 위한 다른 방법으로서는 클록 게이팅이 있다. 클록 게이팅(gating)은 클록 신호가 전자 회로의 선택 부분으로 전달되는 것을 일시적으로 블록킹하는 것을 포함하고 있다. 클록 게이팅은에 의하면, 전자 회로의 기능에 불필요한 신호의 천이에 의해서 전력이 소비되는 것을 방지할 수 있다.
본 발명은 청구항 1의 특징부에 기술된 바와같은 전자회로에 관한 것이다.
그러한 전자회로는 ISLE(International Symposium on Low electronics and Design)(1996)(미국, 캘리포니아, 몬트레이) 회보의 페이지 341-345에 Rafael Paset Llopis 와 Manoj Sachdev 에 의해 발표된 논문에 주지되어 있다.
도 1은 본 발명에 의한 전자 회로를 도시하는 도면.
도 2는 일예로서 듀얼 에지 트리거 플립 플롭의 일실시예를 도시하는 도면.
도 3은 인에이블 신호와 2개의 클록 신호를 도시하는 도면.
도 4는 클록 공급 회로를 도시하는 도면.
도 5는 본 발명에 의한 또다른 전자 회로를 도시하는 도면.
본 발명의 목적은, 적어도 1개(그 이상도 좋다)의 듀얼 에지 트리거 플립 플롭을 사용하여 전자 회로의 전력 소비를 저감하는 것이다. 본 발명의 다른 목적은 전자 회로의 응답 시간을 빠르게 하여 전력 소비를 저감하는 것이다.
본 발명에 의한 전자 회로는, 청구항 1의 특징부에 의해 특징되고 있다. 클록 공급 회로는 듀얼 에지 트리거 플립 플롭에 공급되는 클록 신호를 게이트(gate)할 수 있게 한다. 이에 의하면, 전력 소비의 현저한 감소가 달성될 수 있다.
인에이블 신호가 액티브 상태일 때, 소스 신호가 클록 입력에 전달된다. 인에이블 신호가 액티브로 된 직후에는, 취급될 소스 신호의 다음 에지가 클록 신호의 에지가 된다. 이 클록 신호에서의 에지의 극성은, 클록 신호의 에지를 발생시키는 소스 신호에서의 에지의 극성이 상승 또는 하강으로의 천이 인지에 무관하게, 인에이블 신호가 액티브된 때, 클록 신호가 로우 또는 하이 인지에 따라서 상승 또는 하강 천이될 수 있다. 이 때문에, 클록 공급 회로는, 인에이블 신호가 액티브된 후에는 클록 신호에서 에지의 생성이 시작되기 전에 소스 신호의 에지가 특정 타입이 되기를 기다릴 필요가 없으므로, 인에이블 신호가 액티브 된 후에는 어떠한 시간(에지)도 상실되지 않고 있다.
청구항 2는 본 발명에 의한 전자 회로의 일실시예를 특정하고 있다. 이 예에서, 클록 공급 회로는 또다른 듀얼 에지 트리거 플립 플롭과 배타적이거나 상관적인 논리 회로를 사용하여 매우 간단한 방법으로 구현되고 있다.
본 발명은, 상이한 인에이블 신호가 상이한 클록을 전자 회로의 상이한 부분에 공급하도록 사용되고 있기 때문에, 이들 상이한 부분에서의 듀얼 에지 트리거 플립 플롭이 상기 회로의 기능에 필요한 때에만, 데이터를 취하는 전자 회로에 특히 적합하다.
도 1은 클록 공급 회로(10)와 다수의 듀얼 에지 트리거 플립 플롭(16a-c)을 포함하는 전자 회로를 도시하고 있다. 이 클록 공급 회로(10)는 인에이블 입력(EN), 클록 소스 입력(PHI), 및 클록 출력(PHI_E)을 가지고 있다. 클록 출력(PHI_E)은 듀얼 에지 트리거 플립 플롭(16a-c)의 각 클록 입력에 결합되어 있다. 이 듀얼 에지 트리거 플립 플롭은 통상 논리 회로(도시하지 않음)에 접속되는 데이터 입력과 출력을 가지고 있다.
듀얼 에지 트리거 플립 플롭(16a-c)은 클록 신호의 상승 에지와 하강 에지에서 데이터를 받아들이는 플립 플롭이다. 이러한 기능은 특히 종래 기술에 주지된 각종 방법으로 실현될 수 있다.
도 2는, 일예로서, 듀얼 에지 트리거 플립 플롭(20)의 일실시예를 도시하고 있다. 이 듀얼 에지 트리거 플립 플롭(20)은, 제 1 및 제 2 단일 에지 트리거 플립 플롭(22,24), 및 멀티플렉서(26)를 포함하고 있다. 각 단일 에지 트리거 플립 플롭(22,24)은 데이터 입력과 데이터 출력을 가지고 있다. 단일 에지 트리거 플립 플롭(22,24)의 데이터 입력은 서로 접속되어 있으며, 또한 듀얼 에지 트리거 플립 플롭(20)의 데이터 입력에 접속되어 있다. 단일 에지 트리거 플립 플롭의 데이터 출력은 멀티플렉서(26)의 각 입력에 결합되어 있다. 멀티플렉서(26)의 출력은 듀얼 에지 트리거 플립 플롭(20)의 데이터 출력에 결합되어 있다. 듀얼 에지 트리거 플립 플롭(20)의 클록 입력은 제 1 단일 에지 트리거 플립 플롭(22)의 클록 입력과, 제 2 단일 에지 트리거 플립 플롭(24)의 인버트(inverted) 클록 입력, 및 멀티플렉서(26)의 선택 입력에 결합되어 있다.
동작에 있어서, 제 1 단일 에지 트리거 플립 플롭(22)은 듀얼 에지 트리거 플립 플롭(20)에 공급되는 클록 신호의 각 상승 에지에서의 데이터 입력으로부터 데이터를 로드(load)하고 있다. 멀티플렉서(26)는, 클록 신호가 로우인 때, 제 1 단일 에지 트리거 플립 플롭(22)에 로드된 데이터를 듀얼 에지 트리거 플립 플롭(20)의 데이터 출력에 전달한다. 제 2 단일 에지 트리거 플립 플롭(24)은 듀얼 에지 트리거 플립 플롭(20)에 공급되는 클록 신호의 각 하강 에지에서의 데이터 입력으로부터 데이터를 로드하고 있다. 멀티플렉서(26)는, 클록 신호가 하이인 때, 제 2 단일 에지 트리거 플립 플롭(24)에 로드된 데이터를 듀얼 에지 트리거 플립 플롭(20)의 데이터 출력에 전달하고 있다. 그러므로, 데이터는, 클록 신호의 상승 및 하강 에지에서 로드된 후 출력에 전달된다.
듀얼 에지 트리거 플립 플롭(20)을 스캔 테스트 체인으로 구성(incorporate)하기를 소망한다면, 듀얼 에지 트리거 플립 플롭(20)의 데이터 입력(DIN)과 단일 에지 트리거 플립 플롭(22,24)의 데이터 입력 간에 추가로 멀리플렉서를 삽입하는 것에 의해 매우 간단하게 실현할 수 있다. 이 경우에, 전자 회로 내 다수의 듀얼 에지 트리거 플립 플롭은 스캔 체인에서 종속 결합된다. 추가 멀티플렉서의 한 입력은 듀얼 에지 트리거 플립 플롭(20)의 데이터 입력을 수신하며, 다른 입력은, 스캔 체인 내 선행 듀얼 에지 트리거 플립 플롭(20)의 데이터 출력을 수신한다. 추가의 멀티플렉서의 출력은 단일 에지 트리거 플립 플롭(22,24)의 데이터 입력에 결합된다. 테스트 인에이블 신호는 추가 멀티플렉서를 제어함과 함께 이 추가 멀리플렉서를 테스트 상태와 정상 상태 사이에서 절환을 행한다. 단일 에지 트리거 플립 플롭의 데이터 입력에는, 정상 상태에서는, 듀얼 에지 트리거 플립 플롭의 데이터 입력이 결합되고, 테스트 상태에서는, 스캔 체인 내 선행 듀얼 에지 트리거 플립 플롭의 출력이 결합되고 있다. 테스트 상태에 있어서, 데이터는, 클록 신호의 상승 및 하강 에지에서 스캔 체인을 통과하게 된다.
도 1의 클록 공급 회로(10)는, 액티브 인에이블 신호를 수신하는 때, 클록 신호를 듀얼 에지 트리거 플립 플롭(16a-c)에 공급한다.
듀얼 에지 트리거 플립 플롭은 각종 다양한 방법, 예컨대 단일 에지 트리거 플립 플롭(22,24) 대신에, (클록 레벨에 의존하는 트랜스패런트(trasparent)/홀드(hold) 모드를 갖는) 레벨 센서티브(sensitive) 플립 플롭을 사용하여 구현하여도 좋다.
도 3은 클록 공급 회로(10)의 클록 소스 입력(PHI)에 공급된 소스 클록 신호(PHI), 클록 공급 회로(10)의 인에이블 입력(EN)에 공급되는 인에이블 신호(EN), 및 클록 공급 회로(10)의 출력에 생성되는 출력 클록 신호(PHI_E)를 도시하고 있다. 소스 클록 신호(PHI)는 순환적인 이진 신호이다. 인에이블 신호(EN)는, 소스 클록 신호(PHI)가 출력 클록 신호(PHI_E)에 에지를 생성하기 위해 사용되어야 하는 때를 표시하고 있다. 인에이블 신호(EN)가 로우로 되면(패시브 상태), 출력 클록 신호(PHI_E)에는 어떤 에지도 생성되지 않는다. 인에이블 신호(EN)가 하이로 되고(액티브 상태), 소스 클록 신호(PHI)가 천이되는 때마다, 출력 클록 신호(PHI_E)에 에지가 생성되게 된다.
소스 클록 신호(PHI)에서 상승 에지는 출력 클록 신호(PHI_E)에서 상승 에지 또는 하강 에지를 초래할 수 있음을 유의하라. 이러한 양상은, 인에이블 신호(EN)가 액티브 상태로 되는 순간에 출력 클록 신호(PHI)에 의해 나타나는 레벨에 의존한다. 인에이블 신호(EN)가, 소스 클록 신호(PHI)의 기수 번째의 천이 동안, 여전히 패시브 상태인 경우에는, 그 때마다 소스 클록 신호의 상승과 하강 및 출력 클록 신호의 상승 및 하강에 불일치가 발생하게 된다.
도 4는 도 3의 신호를 구현하는 클록 공급 회로(40)의 일예를 도시하고 있다. 클록 공급 회로(40)는 듀얼 에지 트리거 플립 플롭(42)과 배타적 논리합 게이트(14)를 포함하고 있다. 듀얼 에지 트리거 플립 플롭(42)의 클록 입력에는 클록 입력(PHI)이 결합되어 있다. 클록 공급 회로(40)의 클록 출력(PHI_E)과 배타적 논리합 게이트(44)의 입력에는 듀얼 에지 트리거 플립 플롭(42)의 데이터 출력이 결합되어 있다. 배타적 논리합 게이트(44)의 다른 입력에는 클록 공급 회로(40)의 인에이블 입력(EN)이 결합되어 있다. 듀얼 에지 트리거 플립 플롭(42)의 데이터 입력에는 배타적 논리합 게이트(44)의 출력이 결합되어 있다.
인에이블 신호가 논리 하이인 때의 동작에 관해 살펴보면, 배타적 논리합 게이트(44)는 듀얼 에지 트리거 플립 플롭(42)의 데이터 출력 신호(PHI_E)의 논리 역의 값을 상기 플립 플롭(42)의 데이터 입력에 공급하며, 이에 따라서 소스 클록 신호(PHI)의 각 에지에서 플립 플롭(42)이 토글(toggle)된다. 인에이블 신호가 논리 로우인 때, 배타적 논리합 게이트(44)는 듀얼 에지 트리거 플립 플롭(42)의 데이터 입력에 데이터 출력 신호(PHI_E)와 동등의 논리값을 공급하며, 이에 의하면, 최종 인에이블 신호가 논리 로우로 된 순간에, 로우 또는 하이 중 어느 쪽인가에 무관하게, 플립 플롭(42)은 동일한 논리 레벨을 생성하게 한다.
물론, 각종 논리 수정, 예컨대, 듀얼 에지 트리거 플립 플롭(42)의 인버트 출력을 배타적 논리합 게이트(42) 대신에 "비배타적 논리합 게이트"를 통하여 데이터 입력에 결합하는 것에 의해서도 동일한 효과가 구현될 수 있다.
도 4의 클록 공급 회로 대신에, 클록을 단일 게이트 트리거 플립 플롭에 대해 게이팅(gating)하기 위한 회로, 예컨대, AND 게이트 또는 D 플립 플롭도 사용될 수 있으며, 그 때 입력 클록 신호는 AND 게이트의 입력과 D 플립 플롭의 클록 입력에 공급되고, 인에이블 신호는 D 플립 플롭의 데이터 입력에 공급된다. 또한, D 플립 플롭의 데이터 출력은 AND 게이트의 또다른 입력에 접속된다. 그러나, 그러한 회로는 에지의 1개 타입에서만 선택된 상태와 비선택된 상태 사이에서 절환을 행하고 또한 인에이블 신호의 천이 타이밍에 있어서 많은 주의를 요하고 있다.
도 5는 본 발명에 의한 또다른 전자 회로를 도시하고 있다. 이 전자 회로는 클록 소스(54), 제어 회로(52), 다수의 클록 공급 회로(50a-c), 및 다수의 기능 회로(56a-c)를 포함하고 있다. 클록 공급 회로(50a-c) 전체는 클록 소스(54)로부터 동일한 소스 클록 신호(PHI)를 수신한다. 제어 회로(52)는 각종 클록 공급 회로(50a-c)에 개별 인에이블 신호를 공급한다. 각 클록 공급 회로(50a-c)는 기능 회로(56a-c)의 각각에 결합된 클록 출력을 가지고 있다. 이들 기능 회로(56a-c)의 각각은 관련된 클록 공급 회로(50a-c)로부터 클록 신호를 수신하는 1개 이상의 듀얼 에지 트리거 플립 플롭(도시하지 않음)을 포함하고 있다.
동작에 있어서, 기능 회로(56a-c)는, 기능 회로에 포함되어 있는 듀얼 에지 트리거 플립 플롭으로부터 데이터를 출력하는 것, 듀얼 에지 트리거 플립 플롭에 의한 데이터 출력에 대해 조합 논리 기능을 행하는 것 및 이 조합 논리에 의한 결과 및/또는 다른 입력을 듀얼 에지 트리거 플립 플롭에 로딩하는 것 등을 포함하는 각종 기능을 행한다. 듀얼 에지 트리거 플립 플롭에서의 결과 또는 데이터는 한 기능 회로(56a-c)로부터 다른 기능 회로에 전달되고 나머지 기능 회로(56a-c)의 1개 이상의 듀얼 에지 트리거 플립 플롭에 로드될 수도 있다.
제어 회로(52)는 전자 회로에 의해 실행될 기능과, 그 기능을 위해, 기능 회로들 중 특정한 기능 회로 내의 어떤 듀얼 에지 트리거 플립 플롭에 데이터가 로드될 필요가 있는 지를 결정한다. 기능 회로(56a-c) 중 특정한 회로에서 로딩이 필요하다면, 제어 회로는 그 특정 기능 회로(56a-c)와 관련된 클록 공급 회로에 액티브 인에이블 신호를 공급한다. 어떤 로딩도 필요치 않다면, 인에이블 신호는 패시브 상태가 된다.
제어 회로는, 예컨대, 인에이블 신호와 기능회로(56a-c)를 제어하는 순차적 상태를 진행하는 마이크로제어기일 수 있다.

Claims (3)

  1. - 클록 입력을 갖는, 적어도 1개의 듀얼 에지 트리거 플립 플롭과,
    - 상기 클록 입력에 클록 신호를 공급(feed)하는 클록 공급 회로를 구비하는 전자 회로에 있어서,
    상기 클록 공급 회로는 인테이블 신호용 인에이블 입력과, 소스 신호를 수신하는 소스 입력을 가지며, 상기 클록 공급 회로는, 상기 인에이블 신호가 액티브 상태로 전환된 후, 상기 소스 신호의 최초의 유효한 에지를 시작으로 하여, 상기 최초의 유효한 에지의 극성에 무관하게, 클록 신호를 토글링(toggling)하는 것을 특징으로 하는 전자 회로.
  2. 제 1 항에 있어서, 상기 클록 공급 회로는, 또다른 클록 입력과 데이터 입력 및 상기 클록 신호를 공급하는 플립 플롭 출력을 갖는 또다른 듀얼 에지 트리거 플립 플롭과 논리 회로를 구비하며, 상기 소스 신호는, 상기 또다른 듀얼 에지 트리거 플립 플롭의 또다른 클록 입력에 공급되고, 상기 논리 회로는 상기 인에이블 신호와 상기 클록 신호의 배타적 논리합을 형성함과 함께 상기 배타적 논리 합을 상기 데이터 입력에 공급하도록 배열되어 있는 전자 회로.
  3. 제 1 항에 있어서, 상기 적어도 1개의 듀얼 에지 트리거 플립 플롭과 상기 클록 공급 회로는 제 1 듀얼 에지 트리거 플립 플롭과 제 1 클록 공급 회로이며, 상기 전자 회로는 제 2 듀얼 에지 트리거 플립 플롭, 및 상기 제 2 듀얼 에지 트리거 플립 플롭의 클록 입력에 또다른 클록 신호를 공급하는 제 2 클록 공급 회로를 구비하고, 상기 제 1 및 제 2 클록 공급 회로는 동일한 소스 신호를 수신하며, 상기 전자 회로는, 상기 제 1 및 제 2 클록 공급 회로에 대해 서로 상이한 인에이블 신호를 발행하여, 상기 제 1 및 제 2 듀얼 에지 트리거 플립 플롭의 활성(activity)을, 이들 플립 플롭의 각각에 의해 관련 데이터가 저장될 필요가 있는 시간 기간에, 구속하는 제어 회로를 구비하는 전자 회로.
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