JPH06350415A - モジュールクロック信号発生回路とエレクトロニクスシステム - Google Patents
モジュールクロック信号発生回路とエレクトロニクスシステムInfo
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- JPH06350415A JPH06350415A JP5129354A JP12935493A JPH06350415A JP H06350415 A JPH06350415 A JP H06350415A JP 5129354 A JP5129354 A JP 5129354A JP 12935493 A JP12935493 A JP 12935493A JP H06350415 A JPH06350415 A JP H06350415A
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- Japan
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- clock signal
- signal
- conductor
- clock
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
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- G—PHYSICS
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Microcomputers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】エレクトロニクスシステムの１部分または幾つ
かの部分にクロック信号を送信し、しかも該エレクトロ
ニクスシステムの選択部分に、当該部分が使用されない
間、前記クロック信号の伝送を選択的に禁止することに
よって、該エレクトロニクスシステムにより消費される
電力を効果的に減少させる。 【構成】セット信号は導線１１により、フリップフロッ
プ１６のセット入力Ｓに送信される。セット信号が高レ
ベルのとき、フリップフロップ１６の出力ターミナルＱ
に接続された出力導線１７における信号は、入力導線１
２におけるイネーブル状態に係わらず、高レベルにな
る。出力ターミナル１７はＡＮＤ入力ゲート１８のＡ入
力ターミナルに接続される。ＡＮＤ入力ゲート１８のＢ
入力ターミナルは入力導線１３に接続され、この導線に
よりクロック信号ＣＬＫ２は該回路素子に送信される。
かの部分にクロック信号を送信し、しかも該エレクトロ
ニクスシステムの選択部分に、当該部分が使用されない
間、前記クロック信号の伝送を選択的に禁止することに
よって、該エレクトロニクスシステムにより消費される
電力を効果的に減少させる。 【構成】セット信号は導線１１により、フリップフロッ
プ１６のセット入力Ｓに送信される。セット信号が高レ
ベルのとき、フリップフロップ１６の出力ターミナルＱ
に接続された出力導線１７における信号は、入力導線１
２におけるイネーブル状態に係わらず、高レベルにな
る。出力ターミナル１７はＡＮＤ入力ゲート１８のＡ入
力ターミナルに接続される。ＡＮＤ入力ゲート１８のＢ
入力ターミナルは入力導線１３に接続され、この導線に
よりクロック信号ＣＬＫ２は該回路素子に送信される。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路を作動させる
ためのクロック回路素子、特に論理回路の１部分または
幾つかの部分を選択的に作動させて、当該論理回路の残
余の部分をゼロ入力状態に保つことが可能なクロック回
路素子に関するものである。
ためのクロック回路素子、特に論理回路の１部分または
幾つかの部分を選択的に作動させて、当該論理回路の残
余の部分をゼロ入力状態に保つことが可能なクロック回
路素子に関するものである。
【０００２】
【従来の技術】マイクロプロセッサを利用するシステム
のように高性能の論理システムでは多くの場合、一つの
システムのクロックは、クロックの同期をとるためにシ
ステムの全部分を作動させることになる。
のように高性能の論理システムでは多くの場合、一つの
システムのクロックは、クロックの同期をとるためにシ
ステムの全部分を作動させることになる。
【０００３】
【発明が解決しょうとする課題】多くの応用において、
システムまたはその中の回路のあらゆる部分が同時に利
用される訳ではなく、したがって全てがクロック同期さ
れる必要もない。回路またはシステムの全部分、特に利
用する必要のない回路またはシステムの部分にクロック
を送ることによって、相当大きな電力が無駄遣いされ
る。たとえば、バッテリーを使用するノートブック型コ
ンピュータような応用の場合、バッテリーの寿命は、不
必要な電力消費を避ければ、延ばすことできる。
システムまたはその中の回路のあらゆる部分が同時に利
用される訳ではなく、したがって全てがクロック同期さ
れる必要もない。回路またはシステムの全部分、特に利
用する必要のない回路またはシステムの部分にクロック
を送ることによって、相当大きな電力が無駄遣いされ
る。たとえば、バッテリーを使用するノートブック型コ
ンピュータような応用の場合、バッテリーの寿命は、不
必要な電力消費を避ければ、延ばすことできる。
【０００４】
【課題を解決するめの手段】本発明は、所与の時間に刻
時される必要のある、システムまたは回路の部分のみに
クロック信号を送信するクロック回路を供する。さら
に、本発明によれば、モジュール方式クロック回路は、
回路または部分システムの各部分に送られるクロック信
号を同期化し、突然の故障や同様の性質の他の問題のな
い、論理回路およびシステムの同期動作を実現するもの
である。
時される必要のある、システムまたは回路の部分のみに
クロック信号を送信するクロック回路を供する。さら
に、本発明によれば、モジュール方式クロック回路は、
回路または部分システムの各部分に送られるクロック信
号を同期化し、突然の故障や同様の性質の他の問題のな
い、論理回路およびシステムの同期動作を実現するもの
である。
【０００５】
【実施例】本発明がより良く理解されるように、添付の
図面を参照しながら、以下に実施例の説明を行う。
図面を参照しながら、以下に実施例の説明を行う。
【０００６】本発明の任意の１実施例について以下に説
明されるが、この実施例によって本発明の他の具体例も
明らかになろう。
明されるが、この実施例によって本発明の他の具体例も
明らかになろう。
【０００７】図１は、本発明の１実施例の概略的なブロ
ック図である。図１において、フリップフロップ１６の
Ｄ入力ターミナルに導線１２が接続され、イネーブル信
号がこの導線より送られる。フリップフロップ１６への
ＣＬ入力は、インバータ１４からの出力導線でもある入
力導線１５に接続され、このインバータ１４の入力はク
ロックターミナル１３に接続されている。クロック信号
ＣＬＫ２は、ターミナル１３を介してクロック回路に送
信される。
ック図である。図１において、フリップフロップ１６の
Ｄ入力ターミナルに導線１２が接続され、イネーブル信
号がこの導線より送られる。フリップフロップ１６への
ＣＬ入力は、インバータ１４からの出力導線でもある入
力導線１５に接続され、このインバータ１４の入力はク
ロックターミナル１３に接続されている。クロック信号
ＣＬＫ２は、ターミナル１３を介してクロック回路に送
信される。
【０００８】セット信号は導線１１により、フリップフ
ロップ１６のセット入力Ｓに送信される。セット信号が
高レベルのとき、フリップフロップ１６の出力ターミナ
ルＱに接続された出力導線１７における信号は、入力導
線１２におけるイネーブル状態に係わらず、高レベルに
なる。出力ターミナル１７はＡＮＤ入力ゲート１８のＡ
入力ターミナルに接続される。ＡＮＤ入力ゲート１８の
Ｂ入力ターミナルは入力導線１３に接続され、この導線
によりクロック信号ＣＬＫ２は該回路素子に送信され
る。したがって、導線１１における高レベルのセット信
号に応じて、導線１７における出力信号が高レベルにな
れば、ＡＮＤゲート１８は、出力導線１９に信号ＣＬＫ
２を送信し、そして信号ＣＫＯＵＴとしてここから論理
回路素子またはマイクロプロセッサに送信し、このよう
にしてこの回路またはプロセッサは前記のクロック信号
によって起動される。
ロップ１６のセット入力Ｓに送信される。セット信号が
高レベルのとき、フリップフロップ１６の出力ターミナ
ルＱに接続された出力導線１７における信号は、入力導
線１２におけるイネーブル状態に係わらず、高レベルに
なる。出力ターミナル１７はＡＮＤ入力ゲート１８のＡ
入力ターミナルに接続される。ＡＮＤ入力ゲート１８の
Ｂ入力ターミナルは入力導線１３に接続され、この導線
によりクロック信号ＣＬＫ２は該回路素子に送信され
る。したがって、導線１１における高レベルのセット信
号に応じて、導線１７における出力信号が高レベルにな
れば、ＡＮＤゲート１８は、出力導線１９に信号ＣＬＫ
２を送信し、そして信号ＣＫＯＵＴとしてここから論理
回路素子またはマイクロプロセッサに送信し、このよう
にしてこの回路またはプロセッサは前記のクロック信号
によって起動される。
【０００９】導線１２におけるイネーブル信号が低レベ
ルの時、導線１７における出力信号が低くなり、ＡＮＤ
ゲート１８は導線１３における信号ＣＬＫ２を出力導線
１９に送信しない。低レベルのイネーブル信号は、セッ
ト信号が低いときフリップフロップ１６の状態を制御で
きるだけである。
ルの時、導線１７における出力信号が低くなり、ＡＮＤ
ゲート１８は導線１３における信号ＣＬＫ２を出力導線
１９に送信しない。低レベルのイネーブル信号は、セッ
ト信号が低いときフリップフロップ１６の状態を制御で
きるだけである。
【００１０】ただし望みならば、入力ターミナル１１を
除去しすることも可能で、この場合セット信号も除去さ
れる。こうした場合、導線１２におけるイネーブルの状
態は、フリップフロップ１６からの出力導線１７におけ
る信号レベルを制御し、このようにしていずれにせよ、
ＡＮＤゲート１８は入力導線１３におけるクロック信号
ＣＬＫ２を送信し、この信号ＣＬＫ２は出力導線１９に
おける出力信号ＣＫＯＵＴになる。しかし、導線１１を
介したセット信号を利用すれば、導線１２におけるイネ
ーブル信号を無効にすることができる。
除去しすることも可能で、この場合セット信号も除去さ
れる。こうした場合、導線１２におけるイネーブルの状
態は、フリップフロップ１６からの出力導線１７におけ
る信号レベルを制御し、このようにしていずれにせよ、
ＡＮＤゲート１８は入力導線１３におけるクロック信号
ＣＬＫ２を送信し、この信号ＣＬＫ２は出力導線１９に
おける出力信号ＣＫＯＵＴになる。しかし、導線１１を
介したセット信号を利用すれば、導線１２におけるイネ
ーブル信号を無効にすることができる。
【００１１】図１の回路素子は特に、論理回路素子また
はマイクロプロセッサまたは論理システムの一部分もし
くは幾つかの部分に刻時信号ＣＫＯＵＴを与えるのに有
効である。重要なのは、イネーブル信号を用いれば、利
用者は、論理回路素子またはマイクロプロセッサシステ
ムの当該の一部がクロック信号ＣＫＯＵＴを受信する時
間を制御することができることである。導線１２におけ
るイネーブル信号を適切に制御することにより、回路素
子またはマイクロプロセッサシステムの当該の一部によ
って消費される電力を制御することができる。たとえ
ば、復元する必要のあるダイナミックＲＡＭを除き、全
てのモジュールに対しクロック信号を遮断することもで
きるし、またはその代わりに回路素子の選択部分のみに
対しクロック信号を遮断することもできる。当然、図１
の回路素子は、当該システムにおいて必要なだけ何度で
も反復することが可能で、システムの各部分は独立にク
ロック同期されるようにすることができる。一方、クロ
ック信号ＣＬＫ２は、この種のあらゆる回路の共通のソ
ースから導出され、そのため当該回路すべてにおいてク
ロック信号の同期をとることができる。
はマイクロプロセッサまたは論理システムの一部分もし
くは幾つかの部分に刻時信号ＣＫＯＵＴを与えるのに有
効である。重要なのは、イネーブル信号を用いれば、利
用者は、論理回路素子またはマイクロプロセッサシステ
ムの当該の一部がクロック信号ＣＫＯＵＴを受信する時
間を制御することができることである。導線１２におけ
るイネーブル信号を適切に制御することにより、回路素
子またはマイクロプロセッサシステムの当該の一部によ
って消費される電力を制御することができる。たとえ
ば、復元する必要のあるダイナミックＲＡＭを除き、全
てのモジュールに対しクロック信号を遮断することもで
きるし、またはその代わりに回路素子の選択部分のみに
対しクロック信号を遮断することもできる。当然、図１
の回路素子は、当該システムにおいて必要なだけ何度で
も反復することが可能で、システムの各部分は独立にク
ロック同期されるようにすることができる。一方、クロ
ック信号ＣＬＫ２は、この種のあらゆる回路の共通のソ
ースから導出され、そのため当該回路すべてにおいてク
ロック信号の同期をとることができる。
【００１２】図２は、図１の回路により発生する波形を
図示したものである。図２において、信号ＣＬＫ２はあ
る一定の選択周波数で周期的に変動する。イネーブル信
号が低レベルになれば、ＡＮＤゲート１８は、クロック
パルスの次の負へ向かう遷移の直後に続くクロック信号
ＣＬＫ２の送信を妨げるが、それは、インバータ１４が
導線１５においてこのクロックパルスの負に向かう遷移
を正に向かう遷移に転換し、フリップフロップ１６を作
動させるか、またはクロック同期させるからである。し
たがって、イネーブル信号が低レベルにあるとき、フリ
ップフロップ１６のＱ出力に接続されている導線１７に
おける出力信号は、低レベルになり、クロック信号ＣＬ
Ｋ２の次の負に向かう遷移も低レベルに維持される。こ
の状態は図２に示されている。次ぎに、イネーブル信号
が高レベルになると、クロック信号ＣＬＫ２の次の負に
向かう遷移によって、フリップフロップ１６からの出力
導線１７における出力信号は高レベルにされ、そのため
にＡＮＤゲート１８は再び使用可能になり、クロック信
号の送信も可能になる。
図示したものである。図２において、信号ＣＬＫ２はあ
る一定の選択周波数で周期的に変動する。イネーブル信
号が低レベルになれば、ＡＮＤゲート１８は、クロック
パルスの次の負へ向かう遷移の直後に続くクロック信号
ＣＬＫ２の送信を妨げるが、それは、インバータ１４が
導線１５においてこのクロックパルスの負に向かう遷移
を正に向かう遷移に転換し、フリップフロップ１６を作
動させるか、またはクロック同期させるからである。し
たがって、イネーブル信号が低レベルにあるとき、フリ
ップフロップ１６のＱ出力に接続されている導線１７に
おける出力信号は、低レベルになり、クロック信号ＣＬ
Ｋ２の次の負に向かう遷移も低レベルに維持される。こ
の状態は図２に示されている。次ぎに、イネーブル信号
が高レベルになると、クロック信号ＣＬＫ２の次の負に
向かう遷移によって、フリップフロップ１６からの出力
導線１７における出力信号は高レベルにされ、そのため
にＡＮＤゲート１８は再び使用可能になり、クロック信
号の送信も可能になる。
【００１３】回路素子の動作は、イネーブル信号の高レ
ベルから低レベルへの遷移に対しては、クロック信号Ｃ
ＬＫ２が高レベルにある間に、現れているが、イネーブ
ル信号が低レベルになる状態では、クロック信号ＣＬＫ
２が低レベルにある間に現れている。前記の２つの状況
は、Ｑ出力ターミナルまたはフリップフロップ１６に接
続されている出力導線１７における信号のみが、クロッ
ク信号ＣＬＫ２の次の負に向かう端におけるその状態を
変化させることを示している。
ベルから低レベルへの遷移に対しては、クロック信号Ｃ
ＬＫ２が高レベルにある間に、現れているが、イネーブ
ル信号が低レベルになる状態では、クロック信号ＣＬＫ
２が低レベルにある間に現れている。前記の２つの状況
は、Ｑ出力ターミナルまたはフリップフロップ１６に接
続されている出力導線１７における信号のみが、クロッ
ク信号ＣＬＫ２の次の負に向かう端におけるその状態を
変化させることを示している。
【００１４】図３は、図１のモジュール方式クロック回
路を含むシステムを図示している。では、５つのモジュ
ールクロック回路２１−１から２１−５までがそれぞ
れ、キーボード制御装置２２、ＤＲＡＭ２３、ＡＴバス
２４、再生制御装置２５およびターボバス２６へのクロ
ック信号送信を制御するために、用いられている。導線
１３を介して、各クロック回路２１−１２〜２１−５に
共通のクロック信号が送られる。クロック信号ＣＫは、
図１のクロック回路において導線１３のＣＬＫ２として
示されている信号である。
路を含むシステムを図示している。では、５つのモジュ
ールクロック回路２１−１から２１−５までがそれぞ
れ、キーボード制御装置２２、ＤＲＡＭ２３、ＡＴバス
２４、再生制御装置２５およびターボバス２６へのクロ
ック信号送信を制御するために、用いられている。導線
１３を介して、各クロック回路２１−１２〜２１−５に
共通のクロック信号が送られる。クロック信号ＣＫは、
図１のクロック回路において導線１３のＣＬＫ２として
示されている信号である。
【００１５】クロック回路２１−１〜２１−５はそれぞ
れ、選択的に使用可能にされて、その出力導線１９−１
〜１９−５におけるクロック信号の対応する回路素子へ
の送信を可能にし、このようにして上記の回路素子はこ
のクロック信号によって作動させられる。たとえば、ク
ロック回路２１−２は、使用可能にさせられると、ＤＲ
ＡＭ２３に導線１９−２によってクロック信号を送る。
図１に関連して上述したように、クロック回路２１−２
が使用不能になると、ＤＲＡＭは、クロック信号を受信
しない。クロック回路２１−１〜２１−５に導線１２−
１〜１２−５によって送信されるイネーブル信号Ｅ１，
Ｅ２，Ｅ３，Ｅ４およびＥ５はそれぞれ、当該の回路素
子とシステムの必要に応じて適当なイネーブル信号を与
えるようにプログラムされた制御装置によって、外部に
おいて発生させられる。
れ、選択的に使用可能にされて、その出力導線１９−１
〜１９−５におけるクロック信号の対応する回路素子へ
の送信を可能にし、このようにして上記の回路素子はこ
のクロック信号によって作動させられる。たとえば、ク
ロック回路２１−２は、使用可能にさせられると、ＤＲ
ＡＭ２３に導線１９−２によってクロック信号を送る。
図１に関連して上述したように、クロック回路２１−２
が使用不能になると、ＤＲＡＭは、クロック信号を受信
しない。クロック回路２１−１〜２１−５に導線１２−
１〜１２−５によって送信されるイネーブル信号Ｅ１，
Ｅ２，Ｅ３，Ｅ４およびＥ５はそれぞれ、当該の回路素
子とシステムの必要に応じて適当なイネーブル信号を与
えるようにプログラムされた制御装置によって、外部に
おいて発生させられる。
【００１６】上述は単に例示的な意味しかなく、上記の
説明によって当該技術に熟達した者には、本発明におい
て他の実施例が可能であることは明らかであろう。
説明によって当該技術に熟達した者には、本発明におい
て他の実施例が可能であることは明らかであろう。
【００１７】
【発明の効果】以上説明したように本発明は、エレクト
ロニクスシステムの１部または幾つかの部分にクロック
信号を選択時に送信と送信停止することができるので、
消費電力の低減を図ることができる効果がある。
ロニクスシステムの１部または幾つかの部分にクロック
信号を選択時に送信と送信停止することができるので、
消費電力の低減を図ることができる効果がある。
【図１】本発明の任意の１実施例のブロック線図を示し
ている。
ている。
【図２】図１の回路によって発生した波形を示してい
る。
る。
【図３】本発明の幾つかのモジュールクロックを用いた
システムを示している。
システムを示している。
１１ 導線 １２ 導線 １３ クロックターミナル １４ インバータ １５ 導線 １６ フリップフロップ １７ 導線 １８ ＡＮＤゲート １９ 導線 ２１ 刻時回路 ２２ キーボード制御装置 ２３ ＤＲＡＭ ２４ ＡＴバス ２５ 再生制御装置 Ａ 入力ターミナル Ｂ 入力ターミナル ＳＥＴ セット信号 ＥＮＡＢＬＥ イネーブル信号 ＣＬＫ２ クロック信号 ＣＬ 入力ターミナル Ｄ 入力ターミナル Ｓ セット入力 Ｑ 出力ターミナル ＣＫＯＵＴ 出力信号 Ｅ イネーブル信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ディ ケニー アメリカ合衆国 94086 カリフォルニア 州 サニベール ローザー アヴェニュウ 1017
Claims (4)
- 【請求項１】 エレクトロニクスシステムの一つまたは
幾つかの部分にクロック信号を送信し、かつ前記エレク
トロニクスシステムの前記部分への前記クロック信号の
送信を選択的に不能にするクロック回路において、該回
路は、 前記エレクトロニクスシステムの前記各部分へクロック
信号を送信する手段と、 この送信手段を無効にし、その結果、前記エレクトロニ
クスシステムの前記部分への前記クロック信号の送信を
防止する手段とを有することを特徴とするモジュールク
ロック信号発生回路。 - 【請求項２】 前記送信手段は、 第１および第２の状態を有する出力信号を生成すること
ができるフリップフロップと、 前記フリップフロップの出力信号を一つのＡＮＤゲート
の一つの入力導線に伝送し、これによって必要に応じて
該ＡＮＤゲートの通過を可能または不能にする手段と、 クロック信号の発信源と、 前記クロック信号を前記ＡＮＤゲートの他の入力導線に
伝送する手段とを備え、しかも前記ＡＮＤゲートは、前
記フリップフロップよりの前記出力導線における前記第
１の状態とする信号に応じて、自ＡＮＤゲートよりの出
力導線に前記クロック信号を伝送し、かつ第２の状態と
する、前記フリップフロップよりの信号に応じて、自Ａ
ＮＤゲートよりの出力導線に前記クロック信号を伝送す
ることを妨げる請求項１のモジュールクロック信号発生
回路。 - 【請求項３】 請求項２に記載された回路を少なくとも
一つ有するエレクトロニクスシステム。 - 【請求項４】 請求項１に記載の種類の回路を２つまた
はそれ以上有するエレクトロニクスシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93401358A EP0633518A1 (en) | 1993-05-27 | 1993-05-27 | Circuit for generating modular clocking signals |
| JP5129354A JPH06350415A (ja) | 1993-05-27 | 1993-05-31 | モジュールクロック信号発生回路とエレクトロニクスシステム |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93401358A EP0633518A1 (en) | 1993-05-27 | 1993-05-27 | Circuit for generating modular clocking signals |
| JP5129354A JPH06350415A (ja) | 1993-05-27 | 1993-05-31 | モジュールクロック信号発生回路とエレクトロニクスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350415A true JPH06350415A (ja) | 1994-12-22 |
Family
ID=26134690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129354A Pending JPH06350415A (ja) | 1993-05-27 | 1993-05-31 | モジュールクロック信号発生回路とエレクトロニクスシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0633518A1 (ja) |
| JP (1) | JPH06350415A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2315580B (en) * | 1993-06-30 | 1998-03-25 | Intel Corp | Apparatus for power management of an integrated circuit device |
| US5805923A (en) * | 1995-05-26 | 1998-09-08 | Sony Corporation | Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used |
| DE19706496A1 (de) * | 1997-02-19 | 1998-08-27 | Siemens Ag | Taktversorgungssystem für ein Microcomputersystem |
| US6920572B2 (en) * | 2000-11-15 | 2005-07-19 | Texas Instruments Incorporated | Unanimous voting for disabling of shared component clocking in a multicore DSP device |
| US7877555B1 (en) * | 2005-09-20 | 2011-01-25 | Altera Corporation | Power-aware RAM processing |
| JP2011081564A (ja) * | 2009-10-06 | 2011-04-21 | Fujitsu Ltd | 制御装置、記憶装置、演算処理装置および制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694393A (en) * | 1983-06-14 | 1987-09-15 | Sharp Kabushiki Kaisha | Peripheral unit for a microprocessor system |
| US4980836A (en) * | 1988-10-14 | 1990-12-25 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| JPH03123919A (ja) * | 1989-10-06 | 1991-05-27 | Toshiba Corp | コンピュータシステム |
-
1993
- 1993-05-27 EP EP93401358A patent/EP0633518A1/en not_active Withdrawn
- 1993-05-31 JP JP5129354A patent/JPH06350415A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0633518A1 (en) | 1995-01-11 |
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