JP2003044349A - レジスタ及び信号生成方法 - Google Patents
レジスタ及び信号生成方法Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
Abstract
(57)【要約】
【課題】 広い周波数範囲に対応でき且つ搭載デバイス
数に依存しないレジスタを提供すること。 【解決手段】 対応すべきデバイス搭載数の最大値を想
定して、外部ディレイレプリカ５０の値を固定設定す
る。所望とする周波数範囲を複数のサブ周波数範囲に分
け、出力バッファ及び内部ディレイレプリカ４０３の遅
延量を個々のサブ周波数範囲毎に切り替えて使用するこ
とにより、内部ディレイレプリカ４０３に対し現実的な
最大値及び最小値を設定可能とする。内部ディレイレプ
リカ４０３における遅延量の選択は、選択ピン４０４に
て行うことができる。それにより、所望とする周波数範
囲内であると共に許容されるデバイス数を超えない限
り、周波数の高低によらず且つデバイス搭載数によら
ず、レジスタ内部におけるラッチ動作に関し、ＤＬＬに
よって生成された内部クロック信号ｉｎｔＣＬＫに対し
て十分なセットアップタイム及びホールドタイムを確保
することができる。
数に依存しないレジスタを提供すること。 【解決手段】 対応すべきデバイス搭載数の最大値を想
定して、外部ディレイレプリカ５０の値を固定設定す
る。所望とする周波数範囲を複数のサブ周波数範囲に分
け、出力バッファ及び内部ディレイレプリカ４０３の遅
延量を個々のサブ周波数範囲毎に切り替えて使用するこ
とにより、内部ディレイレプリカ４０３に対し現実的な
最大値及び最小値を設定可能とする。内部ディレイレプ
リカ４０３における遅延量の選択は、選択ピン４０４に
て行うことができる。それにより、所望とする周波数範
囲内であると共に許容されるデバイス数を超えない限
り、周波数の高低によらず且つデバイス搭載数によら
ず、レジスタ内部におけるラッチ動作に関し、ＤＬＬに
よって生成された内部クロック信号ｉｎｔＣＬＫに対し
て十分なセットアップタイム及びホールドタイムを確保
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタ付メモリ
モジュール（Ｒｅｇｉｓｔｅｒｅｄ Ｍｅｍｏｒｙ Ｍ
ｏｄｕｌｅ）に関し、特にレジスタ内部にＤＬＬ（Ｄｅ
ｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有するメモリ
モジュールに関する。
モジュール（Ｒｅｇｉｓｔｅｒｅｄ Ｍｅｍｏｒｙ Ｍ
ｏｄｕｌｅ）に関し、特にレジスタ内部にＤＬＬ（Ｄｅ
ｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有するメモリ
モジュールに関する。
【０００２】
【従来の技術】高周波数対応を目的として、ＤＱバス及
びクロックバスにスタブバストポロジを採用する技術
（以下「関連技術」という。）が提案されている。この
関連技術において、チップセット（又はメモリコントロ
ーラ）から送出された外部クロック信号（ＷＣＬＫ）
は、各メモリモジュールの基板上に配置された複数のメ
モリデバイスの夫々に分配される。一方、この関連技術
において、外部コマンド／アドレス（Ｃ／Ａ）バスを介
してチップセットからメモリモジュールに対して送られ
てきたＣ／Ａ信号は、各メモリモジュールの基板上に設
けられたＣ／Ａレジスタ（以下、単に「レジスタ」とい
う。）にラッチされ、その後、ラッチされた信号は、レ
ジスタから各メモリデバイスまで至る内部Ｃ／Ａバスを
介して、内部Ｃ／Ａ信号として対応するメモリデバイス
に分配される。
びクロックバスにスタブバストポロジを採用する技術
（以下「関連技術」という。）が提案されている。この
関連技術において、チップセット（又はメモリコントロ
ーラ）から送出された外部クロック信号（ＷＣＬＫ）
は、各メモリモジュールの基板上に配置された複数のメ
モリデバイスの夫々に分配される。一方、この関連技術
において、外部コマンド／アドレス（Ｃ／Ａ）バスを介
してチップセットからメモリモジュールに対して送られ
てきたＣ／Ａ信号は、各メモリモジュールの基板上に設
けられたＣ／Ａレジスタ（以下、単に「レジスタ」とい
う。）にラッチされ、その後、ラッチされた信号は、レ
ジスタから各メモリデバイスまで至る内部Ｃ／Ａバスを
介して、内部Ｃ／Ａ信号として対応するメモリデバイス
に分配される。
【０００３】
【発明が解決しようとする課題】現在、ＥＣＣ機能付か
否か、どのくらいの容量を実現するか否か等によって、
４デバイス搭載のものから１８デバイス搭載のものまで
多くのタイプのメモリモジュールが市場に存在してい
る。また、一つのメモリモジュールに搭載されているメ
モリデバイスの動作周波数は、様々である。これに対し
て、関連技術においては、周波数別且つ搭載デバイス数
により、個別のレジスタを用いる等の手段を講じてい
た。これは、ラッチを構成するフリップフロップにおけ
るセットアップタイムとホールドタイムとを適切な値に
保持するためである。
否か、どのくらいの容量を実現するか否か等によって、
４デバイス搭載のものから１８デバイス搭載のものまで
多くのタイプのメモリモジュールが市場に存在してい
る。また、一つのメモリモジュールに搭載されているメ
モリデバイスの動作周波数は、様々である。これに対し
て、関連技術においては、周波数別且つ搭載デバイス数
により、個別のレジスタを用いる等の手段を講じてい
た。これは、ラッチを構成するフリップフロップにおけ
るセットアップタイムとホールドタイムとを適切な値に
保持するためである。
【０００４】しかしながら、動作周波数毎及び搭載デバ
イス数毎に別個のレジスタを設計・製造するより、動作
周波数及び搭載デバイス数にかかわらず対応可能な一つ
のレジスタを設計・製造した方が、部品効率が良い。換
言すれば、そのような使用周波数範囲（例えば、クロッ
ク周波数が２００ＭＨｚ〜３００ＭＨｚ）に対応でき且
つ搭載デバイス数に依存しないレジスタの出現が要望さ
れている。
イス数毎に別個のレジスタを設計・製造するより、動作
周波数及び搭載デバイス数にかかわらず対応可能な一つ
のレジスタを設計・製造した方が、部品効率が良い。換
言すれば、そのような使用周波数範囲（例えば、クロッ
ク周波数が２００ＭＨｚ〜３００ＭＨｚ）に対応でき且
つ搭載デバイス数に依存しないレジスタの出現が要望さ
れている。
【０００５】そこで、本発明は、広い周波数範囲に対応
でき且つ搭載デバイス数に依存しないレジスタを提供す
ることを目的とする。
でき且つ搭載デバイス数に依存しないレジスタを提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明の発明者は、上述
した課題を解決するにあたり、レジスタ内部に、ＤＬＬ
回路を設けた。このＤＬＬ回路は、レジスタ外部に設け
られる外部ディレイレプリカとレジスタ内部に設けられ
る内部ディレイレプリカとを利用して、チップセットか
ら分配された外部クロック信号に応じて遅延制御を行
い、ラッチ動作を規定する内部クロック信号を生成する
ためのものである。ここで、外部ディレイレプリカは、
レジスタからメモリデバイスまでの内部Ｃ／Ａバス上に
おける伝播遅延を示すものであり、内部ディレイレプリ
カは、レジスタの出力部（バッファやインバータなどか
らなる内部Ｃ／Ａバスドライバ）における遅延量を示す
ものである。また、ＤＬＬ回路における遅延制御は、外
部ディレイレプリカ及び内部ディレイレプリカで示され
る総遅延時間だけ、外部クロック信号を前倒しするとい
うものである。
した課題を解決するにあたり、レジスタ内部に、ＤＬＬ
回路を設けた。このＤＬＬ回路は、レジスタ外部に設け
られる外部ディレイレプリカとレジスタ内部に設けられ
る内部ディレイレプリカとを利用して、チップセットか
ら分配された外部クロック信号に応じて遅延制御を行
い、ラッチ動作を規定する内部クロック信号を生成する
ためのものである。ここで、外部ディレイレプリカは、
レジスタからメモリデバイスまでの内部Ｃ／Ａバス上に
おける伝播遅延を示すものであり、内部ディレイレプリ
カは、レジスタの出力部（バッファやインバータなどか
らなる内部Ｃ／Ａバスドライバ）における遅延量を示す
ものである。また、ＤＬＬ回路における遅延制御は、外
部ディレイレプリカ及び内部ディレイレプリカで示され
る総遅延時間だけ、外部クロック信号を前倒しするとい
うものである。
【０００７】次に、搭載デバイス数として現在広く用い
られている４〜１８個を想定し、また、所望とする周波
数範囲を２００ＭＨｚ〜３００ＭＨｚとして、レジスタ
内のフリップフロップにおけるラッチ動作等につきシミ
ュレーションを行った。特に、外部ディレイレプリカに
ついては、レジスタからメモリデバイスまでの伝搬遅延
が最も多い１８デバイスに対応できるように、適切な値
（１６００ｐｓ）に固定設定した。
られている４〜１８個を想定し、また、所望とする周波
数範囲を２００ＭＨｚ〜３００ＭＨｚとして、レジスタ
内のフリップフロップにおけるラッチ動作等につきシミ
ュレーションを行った。特に、外部ディレイレプリカに
ついては、レジスタからメモリデバイスまでの伝搬遅延
が最も多い１８デバイスに対応できるように、適切な値
（１６００ｐｓ）に固定設定した。
【０００８】その結果、レジスタの出力部（出力バッフ
ァ）に要求される遅延特性が使用する外部クロック信号
の周波数に依存することを見出した。
ァ）に要求される遅延特性が使用する外部クロック信号
の周波数に依存することを見出した。
【０００９】しかしながら、単一の出力バッファの遅延
特性を、即ち単一の内部ディレイレプリカの設定を上記
の遅延の周波数依存性の全てに対して対応させることは
困難であった。具体的には、シミュレーション及びその
検討に基づくと、出力バッファの遅延（内部ディレイレ
プリカ）の最小値を１５８０ｐｓに、最大値を１７２０
ｐｓに設定できれば、一つのレジスタによって所望とす
る周波数範囲の全てに対応可能であるが、最大値と最小
値との比が１．０９程度と少ないことから、通常の回路
では実現不可能である。そこで、構成し得る出力バッフ
ァ（内部ディレイレプリカ）の遅延量を考慮して、所望
とする周波数範囲を２００ＭＨｚ〜２５０ＭＨｚ（第１
のサブ周波数範囲）と２５０ＭＨｚ〜３００ＭＨｚ（第
２のサブ周波数範囲）の２つに分ける一方、出力バッフ
ァ（内部ディレイレプリカ）をそれぞれに対応可能な遅
延量を有するように構成し、使用する周波数の属するサ
ブ周波数範囲に応じて、出力バッファ（内部ディレイレ
プリカ）の遅延量を切り替えることとした。
特性を、即ち単一の内部ディレイレプリカの設定を上記
の遅延の周波数依存性の全てに対して対応させることは
困難であった。具体的には、シミュレーション及びその
検討に基づくと、出力バッファの遅延（内部ディレイレ
プリカ）の最小値を１５８０ｐｓに、最大値を１７２０
ｐｓに設定できれば、一つのレジスタによって所望とす
る周波数範囲の全てに対応可能であるが、最大値と最小
値との比が１．０９程度と少ないことから、通常の回路
では実現不可能である。そこで、構成し得る出力バッフ
ァ（内部ディレイレプリカ）の遅延量を考慮して、所望
とする周波数範囲を２００ＭＨｚ〜２５０ＭＨｚ（第１
のサブ周波数範囲）と２５０ＭＨｚ〜３００ＭＨｚ（第
２のサブ周波数範囲）の２つに分ける一方、出力バッフ
ァ（内部ディレイレプリカ）をそれぞれに対応可能な遅
延量を有するように構成し、使用する周波数の属するサ
ブ周波数範囲に応じて、出力バッファ（内部ディレイレ
プリカ）の遅延量を切り替えることとした。
【００１０】本発明は、上記知見に基づき、前述した課
題を解決するための具体的手段として、以下に示すレジ
スタ付メモリモジュール用のレジスタを提供する。
題を解決するための具体的手段として、以下に示すレジ
スタ付メモリモジュール用のレジスタを提供する。
【００１１】すなわち、本発明によれば、第１のレジス
タとして、複数のメモリデバイスを含むメモリモジュー
ルに搭載され、メモリモジュール外部のチップセットか
ら外部クロック信号及びコマンド／アドレス（Ｃ／Ａ）
信号を供給され、前記外部クロック信号から内部クロッ
ク信号を生成して、該内部クロック信号に従って前記Ｃ
／Ａ信号を取込み、それによって、前記メモリデバイス
に対する内部Ｃ／Ａ信号を生成するレジスタであって、
該内部Ｃ／Ａ信号が前記複数のメモリデバイスに到達す
るまでの伝搬遅延を示す外部ディレイレプリカを接続さ
れており、且つ、前記内部クロック信号から該内部クロ
ック信号に対応した前記内部Ｃ／Ａ信号の生成までの遅
延時間を示す内部ディレイレプリカと、該内部ディレイ
レプリカ及び前記外部ディレイレプリカと共に遅延制御
ループを構成し、前記内部ディレイレプリカ及び前記外
部ディレイレプリカで示される所定時間だけ前記外部ク
ロック信号を前倒しして前記内部クロック信号を生成す
るＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
と、前記内部クロック信号に応じて、前記Ｃ／Ａ信号を
ラッチして中間Ｃ／Ａ信号を生成するフリップフロップ
と、前記中間Ｃ／Ａ信号をバッファリングして前記内部
Ｃ／Ａ信号を出力する出力部とを備えるレジスタにおい
て、前記出力部及び前記内部ディレイレプリカは、切替
可能な複数の遅延時間を有するものであることを特徴と
するレジスタ。が得られる。
タとして、複数のメモリデバイスを含むメモリモジュー
ルに搭載され、メモリモジュール外部のチップセットか
ら外部クロック信号及びコマンド／アドレス（Ｃ／Ａ）
信号を供給され、前記外部クロック信号から内部クロッ
ク信号を生成して、該内部クロック信号に従って前記Ｃ
／Ａ信号を取込み、それによって、前記メモリデバイス
に対する内部Ｃ／Ａ信号を生成するレジスタであって、
該内部Ｃ／Ａ信号が前記複数のメモリデバイスに到達す
るまでの伝搬遅延を示す外部ディレイレプリカを接続さ
れており、且つ、前記内部クロック信号から該内部クロ
ック信号に対応した前記内部Ｃ／Ａ信号の生成までの遅
延時間を示す内部ディレイレプリカと、該内部ディレイ
レプリカ及び前記外部ディレイレプリカと共に遅延制御
ループを構成し、前記内部ディレイレプリカ及び前記外
部ディレイレプリカで示される所定時間だけ前記外部ク
ロック信号を前倒しして前記内部クロック信号を生成す
るＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
と、前記内部クロック信号に応じて、前記Ｃ／Ａ信号を
ラッチして中間Ｃ／Ａ信号を生成するフリップフロップ
と、前記中間Ｃ／Ａ信号をバッファリングして前記内部
Ｃ／Ａ信号を出力する出力部とを備えるレジスタにおい
て、前記出力部及び前記内部ディレイレプリカは、切替
可能な複数の遅延時間を有するものであることを特徴と
するレジスタ。が得られる。
【００１２】また、本発明によれば、第２のレジスタと
して、前記第１のレジスタにおいて、前記出力部及び前
記内部ディレイレプリカの複数の遅延時間のうちの一つ
の遅延時間を当該レジスタ外部から選択するための選択
手段を更に備える、ことを特徴とするレジスタが得られ
る。
して、前記第１のレジスタにおいて、前記出力部及び前
記内部ディレイレプリカの複数の遅延時間のうちの一つ
の遅延時間を当該レジスタ外部から選択するための選択
手段を更に備える、ことを特徴とするレジスタが得られ
る。
【００１３】また、本発明によれば、第３のレジスタと
して、前記第１のレジスタにおいて、前記出力部は、複
数のプリドライバ及び出力インバータからなるドライバ
を備えるものである、ことを特徴とするレジスタが得ら
れる。
して、前記第１のレジスタにおいて、前記出力部は、複
数のプリドライバ及び出力インバータからなるドライバ
を備えるものである、ことを特徴とするレジスタが得ら
れる。
【００１４】また、本発明によれば、第４のレジスタと
して、前記第１のレジスタにおいて、前記外部ディレイ
レプリカ及び前記内部ディレイレプリカは、前記メモリ
デバイスの数が所定数範囲にある限り、全てのメモリデ
バイスの数に共通に使用されるものである、ことを特徴
とするレジスタが得られる。
して、前記第１のレジスタにおいて、前記外部ディレイ
レプリカ及び前記内部ディレイレプリカは、前記メモリ
デバイスの数が所定数範囲にある限り、全てのメモリデ
バイスの数に共通に使用されるものである、ことを特徴
とするレジスタが得られる。
【００１５】更に、本発明によれば、第５のレジストし
て、前記第４のレジスタにおいて、前記外部ディレイレ
プリカは、前記メモリデバイスの数が前記所定数範囲の
最大値に一致する場合に対応するように設定されてい
る、ことを特徴とするレジスタが得られる。
て、前記第４のレジスタにおいて、前記外部ディレイレ
プリカは、前記メモリデバイスの数が前記所定数範囲の
最大値に一致する場合に対応するように設定されてい
る、ことを特徴とするレジスタが得られる。
【００１６】また、本発明によれば、第６のレジスタと
して、前記第５のレジスタにおいて、前記所定数範囲
は、４以上１８以下である、ことを特徴とするレジスタ
が得られる。
して、前記第５のレジスタにおいて、前記所定数範囲
は、４以上１８以下である、ことを特徴とするレジスタ
が得られる。
【００１７】また、本発明によれば、第７のレジスタと
して、前記第６のレジスタにおいて、前記外部クロック
信号及び前記内部クロック信号の周波数は、２００ＭＨ
ｚ以上３００ＭＨｚ以下の範囲に属する、ことを特徴と
するレジスタが得られる。
して、前記第６のレジスタにおいて、前記外部クロック
信号及び前記内部クロック信号の周波数は、２００ＭＨ
ｚ以上３００ＭＨｚ以下の範囲に属する、ことを特徴と
するレジスタが得られる。
【００１８】また、本発明によれば、第８のレジスタと
して、前記第７のレジスタにおいて、前記内部ディレイ
レプリカは、前記外部クロック信号及び前記内部クロッ
ク信号の周波数が２００ＭＨｚ以上２５０ＭＨｚ以下の
場合に対応する第１の遅延時間と、前記外部クロック信
号及び前記内部クロック信号の周波数が２５０ＭＨｚよ
り大きく３００ＭＨｚ以下の場合に対応する第２の遅延
時間とからなる、ことを特徴とするレジスタが得られ
る。
して、前記第７のレジスタにおいて、前記内部ディレイ
レプリカは、前記外部クロック信号及び前記内部クロッ
ク信号の周波数が２００ＭＨｚ以上２５０ＭＨｚ以下の
場合に対応する第１の遅延時間と、前記外部クロック信
号及び前記内部クロック信号の周波数が２５０ＭＨｚよ
り大きく３００ＭＨｚ以下の場合に対応する第２の遅延
時間とからなる、ことを特徴とするレジスタが得られ
る。
【００１９】更に、本発明によれば、第９のレジスタと
して、前記第８のレジスタにおいて、前記外部ディレイ
レプリカに設定された伝搬遅延は、１６００ｐｓであ
り、前記内部ディレイレプリカの前記第１の遅延時間
は、最大値２７２０ｐｓ且つ最小値１５８０ｐｓを有す
るものであり、前記内部ディレイレプリカの前記第２の
遅延時間は、最大値１７２０ｐｓ且つ最小値１０８０ｐ
ｓを有するものであることを特徴とするレジスタが得ら
れる。
して、前記第８のレジスタにおいて、前記外部ディレイ
レプリカに設定された伝搬遅延は、１６００ｐｓであ
り、前記内部ディレイレプリカの前記第１の遅延時間
は、最大値２７２０ｐｓ且つ最小値１５８０ｐｓを有す
るものであり、前記内部ディレイレプリカの前記第２の
遅延時間は、最大値１７２０ｐｓ且つ最小値１０８０ｐ
ｓを有するものであることを特徴とするレジスタが得ら
れる。
【００２０】また、本発明によれば、前記第１のレジス
タと該レジスタに接続された前記外部ディレイレプリカ
と前記複数のメモリデバイスを備え、前記内部Ｃ／Ａ信
号が該レジスタから前記複数のメモリデバイスに到達す
るまでの伝搬遅延時間を、前記メモリデバイスの数が前
記所定数範囲の最大値の場合にあわせたことを特徴とす
るメモリモジュールや、該メモリモジュールとチップセ
ットを含むメモリシステムも得られる。
タと該レジスタに接続された前記外部ディレイレプリカ
と前記複数のメモリデバイスを備え、前記内部Ｃ／Ａ信
号が該レジスタから前記複数のメモリデバイスに到達す
るまでの伝搬遅延時間を、前記メモリデバイスの数が前
記所定数範囲の最大値の場合にあわせたことを特徴とす
るメモリモジュールや、該メモリモジュールとチップセ
ットを含むメモリシステムも得られる。
【００２１】更に、本発明によれば、複数のメモリデバ
イスを含むメモリモジュールに搭載され、メモリモジュ
ール外部のチップセットから外部クロック信号及びコマ
ンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモ
リデバイスに対する内部Ｃ／Ａ信号を生成するレジスタ
を含み、該レジスタは、前記外部クロック信号を受け、
所定の遅延量を考慮して、内部クロック信号を生成する
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を
有し、前記Ｃ／Ａ信号を前記レジスタに取り込む外部ク
ロック信号の立上がりエッジから、該Ｃ／Ａ信号に対応
する前記内部Ｃ／Ａ信号が外部クロック信号によって前
記メモリデバイスに取り込まれるまでの必要外部クロッ
ク数が１．５であることを特徴とするメモリシステムが
得られる。
イスを含むメモリモジュールに搭載され、メモリモジュ
ール外部のチップセットから外部クロック信号及びコマ
ンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモ
リデバイスに対する内部Ｃ／Ａ信号を生成するレジスタ
を含み、該レジスタは、前記外部クロック信号を受け、
所定の遅延量を考慮して、内部クロック信号を生成する
ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を
有し、前記Ｃ／Ａ信号を前記レジスタに取り込む外部ク
ロック信号の立上がりエッジから、該Ｃ／Ａ信号に対応
する前記内部Ｃ／Ａ信号が外部クロック信号によって前
記メモリデバイスに取り込まれるまでの必要外部クロッ
ク数が１．５であることを特徴とするメモリシステムが
得られる。
【００２２】視点を変えると、本発明は、以下に示すよ
うな信号生成方法を提供するものであるとも言える。
うな信号生成方法を提供するものであるとも言える。
【００２３】即ち、本発明によれば、第１の信号生成方
法として、複数のメモリデバイスを含むメモリモジュー
ルに搭載され、メモリモジュール外部のチップセットか
ら外部クロック信号及びコマンド／アドレス（Ｃ／Ａ）
信号を供給され、前記メモリデバイスに対する内部Ｃ／
Ａ信号を生成するレジスタであって、前記内部Ｃ／Ａ信
号が前記メモリデバイスに到達するまでの伝搬遅延を有
する第１のディレイレプリカと前記レジスタの出力部に
おける遅延時間を示す第２のディレイレプリカとを利用
して、複数の前記外部クロック信号の遅延制御を行って
内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路と、前記内部クロック信号に
応じて、前記Ｃ／Ａ信号をラッチして前記内部Ｃ／Ａ信
号に相当する信号を生成するフリップフロップとを備え
るレジスタにおいて、前記外部クロック信号の周波数が
所定の周波数範囲に属し且つ前記メモリデバイスの数が
所定数範囲に属する限り、いずれの前記周波数の値及び
前記メモリデバイスの数であっても対応して前記内部Ｃ
／Ａ信号を生成するための信号生成方法であって、前記
第１のディレイレプリカを前記所定数範囲の最大値に対
応させるようにして固定設定し、前記所定の周波数範囲
を複数のサブ周波数範囲に分け、前記第２のディレイレ
プリカの示す遅延時間を、前記複数のサブ周波数範囲毎
に、切り替わるように設定し、該複数のサブ周波数範囲
のうち、実際に使用する前記外部クロック信号の周波数
が属する前記サブ周波数範囲に応じて、前記第２のディ
レイレプリカの前記遅延時間を切り換えることを特徴と
する信号生成方法が得られる。
法として、複数のメモリデバイスを含むメモリモジュー
ルに搭載され、メモリモジュール外部のチップセットか
ら外部クロック信号及びコマンド／アドレス（Ｃ／Ａ）
信号を供給され、前記メモリデバイスに対する内部Ｃ／
Ａ信号を生成するレジスタであって、前記内部Ｃ／Ａ信
号が前記メモリデバイスに到達するまでの伝搬遅延を有
する第１のディレイレプリカと前記レジスタの出力部に
おける遅延時間を示す第２のディレイレプリカとを利用
して、複数の前記外部クロック信号の遅延制御を行って
内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路と、前記内部クロック信号に
応じて、前記Ｃ／Ａ信号をラッチして前記内部Ｃ／Ａ信
号に相当する信号を生成するフリップフロップとを備え
るレジスタにおいて、前記外部クロック信号の周波数が
所定の周波数範囲に属し且つ前記メモリデバイスの数が
所定数範囲に属する限り、いずれの前記周波数の値及び
前記メモリデバイスの数であっても対応して前記内部Ｃ
／Ａ信号を生成するための信号生成方法であって、前記
第１のディレイレプリカを前記所定数範囲の最大値に対
応させるようにして固定設定し、前記所定の周波数範囲
を複数のサブ周波数範囲に分け、前記第２のディレイレ
プリカの示す遅延時間を、前記複数のサブ周波数範囲毎
に、切り替わるように設定し、該複数のサブ周波数範囲
のうち、実際に使用する前記外部クロック信号の周波数
が属する前記サブ周波数範囲に応じて、前記第２のディ
レイレプリカの前記遅延時間を切り換えることを特徴と
する信号生成方法が得られる。
【００２４】また、本発明によれば、第２の信号生成方
法として、前記第１の信号生成方法において、前記所定
数範囲は、４以上１８以下であり、前記所定の周波数範
囲は、２００ＭＨｚ以上３００ＭＨｚ以下であることを
特徴とする信号生成方法が得られる。
法として、前記第１の信号生成方法において、前記所定
数範囲は、４以上１８以下であり、前記所定の周波数範
囲は、２００ＭＨｚ以上３００ＭＨｚ以下であることを
特徴とする信号生成方法が得られる。
【００２５】また、本発明によれば、第３の信号生成方
法として、前記第２の信号生成方法において、前記所定
の周波数範囲は、２つの前記サブ周波数範囲に分けられ
ている、ことを特徴とする信号生成方法が得られる。
法として、前記第２の信号生成方法において、前記所定
の周波数範囲は、２つの前記サブ周波数範囲に分けられ
ている、ことを特徴とする信号生成方法が得られる。
【００２６】更に、本発明によれば、第４の信号生成方
法として、前記第３の信号生成方法において、前記２つ
の前記サブ周波数範囲は、２００ＭＨｚ以上２５０ＭＨ
ｚ以下の周波数範囲である第１のサブ周波数範囲と、２
５０ＭＨｚより大きく３００ＭＨｚ以下の周波数範囲で
ある第２のサブ周波数範囲とからなる、ことを特徴とす
る信号生成方法が得られる。
法として、前記第３の信号生成方法において、前記２つ
の前記サブ周波数範囲は、２００ＭＨｚ以上２５０ＭＨ
ｚ以下の周波数範囲である第１のサブ周波数範囲と、２
５０ＭＨｚより大きく３００ＭＨｚ以下の周波数範囲で
ある第２のサブ周波数範囲とからなる、ことを特徴とす
る信号生成方法が得られる。
【００２７】また、本発明によれば、第５の信号生成方
法として、前記第４の信号生成方法において、前記第１
のディレイレプリカによる遅延量を１６００ｐｓに固定
設定し、前記第２のディレイレプリカによる遅延量を、
前記第１のサブ周波数範囲に関して、最小値１５８０ｐ
ｓ及び最大値２７２０ｐｓとなるように、且つ、前記第
２のサブ周波数範囲に関して、最小値１０８０ｐｓ及び
最大値１７２０ｐｓとなるように、設定する、ことを特
徴とする信号生成方法が得られる。
法として、前記第４の信号生成方法において、前記第１
のディレイレプリカによる遅延量を１６００ｐｓに固定
設定し、前記第２のディレイレプリカによる遅延量を、
前記第１のサブ周波数範囲に関して、最小値１５８０ｐ
ｓ及び最大値２７２０ｐｓとなるように、且つ、前記第
２のサブ周波数範囲に関して、最小値１０８０ｐｓ及び
最大値１７２０ｐｓとなるように、設定する、ことを特
徴とする信号生成方法が得られる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態による
レジスタ及びそれを具備してなるレジスタ付メモリモジ
ュールについて、図面を参照して、詳細に説明する。
レジスタ及びそれを具備してなるレジスタ付メモリモジ
ュールについて、図面を参照して、詳細に説明する。
【００２９】本発明の実施の形態によるレジスタは、対
応可能なメモリデバイス数／モジュールが４〜１８であ
り、対応可能な動作周波数範囲が２００ＭＨｚ〜３００
ＭＨｚのものである。以下においては、このレジスタの
詳細について説明する前に、レジスタの搭載されるモジ
ュールや、クロックジェネレータ、チップセット等の全
体的な概略について説明する。以下においては、複数の
メモリデバイスとして、片面上に９個ずつ、計１８個の
ＤＲＡＭデバイスを搭載したメモリモジュールについて
説明する。
応可能なメモリデバイス数／モジュールが４〜１８であ
り、対応可能な動作周波数範囲が２００ＭＨｚ〜３００
ＭＨｚのものである。以下においては、このレジスタの
詳細について説明する前に、レジスタの搭載されるモジ
ュールや、クロックジェネレータ、チップセット等の全
体的な概略について説明する。以下においては、複数の
メモリデバイスとして、片面上に９個ずつ、計１８個の
ＤＲＡＭデバイスを搭載したメモリモジュールについて
説明する。
【００３０】本実施の形態によるメモリモジュールは、
コンピュータのマザーボード（図示せず）上に設けられ
たソケットに挿入され、使用される。マザーボード上に
は、図１に示されるようなクロックジェネレータ１０及
びチップセット２０が搭載され、メモリモジュール３０
と共に本実施の形態によるメモリシステムを構成してい
る。クロックジェネレータ１０は、基本クロックをチッ
プセット２０に供給し、チップセット２０は、その基本
クロックに従って、Ｃ／Ａ信号などをメモリモジュール
３０のレジスタ４０に対して供給する。レジスタ４０
は、内部にＤＬＬ回路及び内部ディレイレプリカを備
え、内部ディレイレプリカ及び外部ディレイレプリカ５
０を利用してＤＬＬ回路にて遅延量を制御しつつ、Ｃ／
Ａ信号（１２０）に応じた内部Ｃ／Ａ信号（１３０）を
生成して、ＤＲＡＭデバイス６０に送出する。ここで、
外部ディレイレプリカ５０は、対応可能なＤＲＡＭデバ
イス搭載数の全てに共通のものであり、本実施の形態に
おいては、４〜１８デバイス数に対応可能なようにして
定められている。より具体的には、外部ディレイレプリ
カ５０は、対応可能なＤＲＡＭデバイス搭載数の最大値
に基づいて、１８デバイス搭載の場合におけるレジスタ
からＤＲＡＭデバイスまでの遅延時間（１６００ｐｓ）
に設定されている。
コンピュータのマザーボード（図示せず）上に設けられ
たソケットに挿入され、使用される。マザーボード上に
は、図１に示されるようなクロックジェネレータ１０及
びチップセット２０が搭載され、メモリモジュール３０
と共に本実施の形態によるメモリシステムを構成してい
る。クロックジェネレータ１０は、基本クロックをチッ
プセット２０に供給し、チップセット２０は、その基本
クロックに従って、Ｃ／Ａ信号などをメモリモジュール
３０のレジスタ４０に対して供給する。レジスタ４０
は、内部にＤＬＬ回路及び内部ディレイレプリカを備
え、内部ディレイレプリカ及び外部ディレイレプリカ５
０を利用してＤＬＬ回路にて遅延量を制御しつつ、Ｃ／
Ａ信号（１２０）に応じた内部Ｃ／Ａ信号（１３０）を
生成して、ＤＲＡＭデバイス６０に送出する。ここで、
外部ディレイレプリカ５０は、対応可能なＤＲＡＭデバ
イス搭載数の全てに共通のものであり、本実施の形態に
おいては、４〜１８デバイス数に対応可能なようにして
定められている。より具体的には、外部ディレイレプリ
カ５０は、対応可能なＤＲＡＭデバイス搭載数の最大値
に基づいて、１８デバイス搭載の場合におけるレジスタ
からＤＲＡＭデバイスまでの遅延時間（１６００ｐｓ）
に設定されている。
【００３１】詳しくは、本実施の形態において、ＤＱバ
ス（図示せず）、ＷＣＬＫバス（１００，１１０）は、
９２スタブ構造を備えており、特に、ＤＲＡＭデバイス
６０用のＷＣＬＫバス１００は、メモリモジュールの片
面上に搭載された各デバイスごとに設けられている。こ
のＤＲＡＭデバイス６０用のＷＣＬＫバス１００上に供
給されるクロックは、レジスタ４０用のＷＣＬＫバス１
１０に供給されるクロックＷＣＬＫと区別するため、Ｗ
ＣＬＫｄとして参照される。なお、本実施の形態におい
て、ＷＣＬＫバス１００は、ＤＲＡＭデバイス用の外部
クロック信号ＷＣＬＫｄ及びその反転信号ＷＣＬＫｄ＿
ｂ（“＿ｂ”は反転を意味する：以下他の信号について
も同じ。）からなる相補信号を伝搬するものであり、Ｗ
ＣＬＫバス１１０は、外部クロック信号ＷＣＬＫ及びそ
の反転信号ＷＣＬＫ＿ｂとからなる相補信号を伝播する
ものである。チップセット２０からメモリモジュール３
０に送出されるＣ／Ａ信号用のバス（外部Ｃ／Ａバス）
１２０は、約２５のスタブ構造を備えている。これらス
タブ構造を備えるバスは、終端抵抗１５０により終端さ
れている。レジスタ４０から各ＤＲＡＭデバイスへの内
部Ｃ／Ａ信号の供給用バス（内部Ｃ／Ａバス）１３０
は、２段階層のバス構造（以下、デュアルＴ−ブランチ
構造という。）を採用している。なお、この記載から理
解されるように、外部ディレイレプリカ５０は、ＤＲＡ
Ｍ搭載数が対応可能なＤＲＡＭデバイス搭載数の最大値
に等しい場合における内部Ｃ／Ａバス上での伝播遅延を
考慮して設定されているとも言える。
ス（図示せず）、ＷＣＬＫバス（１００，１１０）は、
９２スタブ構造を備えており、特に、ＤＲＡＭデバイス
６０用のＷＣＬＫバス１００は、メモリモジュールの片
面上に搭載された各デバイスごとに設けられている。こ
のＤＲＡＭデバイス６０用のＷＣＬＫバス１００上に供
給されるクロックは、レジスタ４０用のＷＣＬＫバス１
１０に供給されるクロックＷＣＬＫと区別するため、Ｗ
ＣＬＫｄとして参照される。なお、本実施の形態におい
て、ＷＣＬＫバス１００は、ＤＲＡＭデバイス用の外部
クロック信号ＷＣＬＫｄ及びその反転信号ＷＣＬＫｄ＿
ｂ（“＿ｂ”は反転を意味する：以下他の信号について
も同じ。）からなる相補信号を伝搬するものであり、Ｗ
ＣＬＫバス１１０は、外部クロック信号ＷＣＬＫ及びそ
の反転信号ＷＣＬＫ＿ｂとからなる相補信号を伝播する
ものである。チップセット２０からメモリモジュール３
０に送出されるＣ／Ａ信号用のバス（外部Ｃ／Ａバス）
１２０は、約２５のスタブ構造を備えている。これらス
タブ構造を備えるバスは、終端抵抗１５０により終端さ
れている。レジスタ４０から各ＤＲＡＭデバイスへの内
部Ｃ／Ａ信号の供給用バス（内部Ｃ／Ａバス）１３０
は、２段階層のバス構造（以下、デュアルＴ−ブランチ
構造という。）を採用している。なお、この記載から理
解されるように、外部ディレイレプリカ５０は、ＤＲＡ
Ｍ搭載数が対応可能なＤＲＡＭデバイス搭載数の最大値
に等しい場合における内部Ｃ／Ａバス上での伝播遅延を
考慮して設定されているとも言える。
【００３２】レジスタ４０は、図２に示されるように、
クロック用入力回路４０１、ＤＬＬ回路４０２、内部デ
ィレイレプリカ４０３を備えている。クロック用入力回
路４０１は、外部クロック信号ＷＣＬＫとその反転信号
ＷＣＬＫ＿ｂを入力し、ＷＣＬＫｉｎｔ信号を生成す
る。即ち、ＷＣＬＫｉｎｔ信号は、外部クロック信号Ｗ
ＣＬＫとその反転信号ＷＣＬＫ＿ｂとのクロスポイント
を利用して生成されるものであり、電圧変動の影響が低
減されるように調整されたＷＣＬＫ信号である。ＤＬＬ
回路４０２は、このＷＣＬＫｉｎｔ信号を受け、内部デ
ィレイレプリカ４０３及び外部ディレイレプリカ５０を
利用した遅延制御を行って、内部クロック信号ｉｎｔＣ
ＬＫを生成する。
クロック用入力回路４０１、ＤＬＬ回路４０２、内部デ
ィレイレプリカ４０３を備えている。クロック用入力回
路４０１は、外部クロック信号ＷＣＬＫとその反転信号
ＷＣＬＫ＿ｂを入力し、ＷＣＬＫｉｎｔ信号を生成す
る。即ち、ＷＣＬＫｉｎｔ信号は、外部クロック信号Ｗ
ＣＬＫとその反転信号ＷＣＬＫ＿ｂとのクロスポイント
を利用して生成されるものであり、電圧変動の影響が低
減されるように調整されたＷＣＬＫ信号である。ＤＬＬ
回路４０２は、このＷＣＬＫｉｎｔ信号を受け、内部デ
ィレイレプリカ４０３及び外部ディレイレプリカ５０を
利用した遅延制御を行って、内部クロック信号ｉｎｔＣ
ＬＫを生成する。
【００３３】ここで、内部クロック信号ｉｎｔＣＬＫ
は、レジスタ４０に入力された外部クロック信号ＷＣＬ
Ｋを、内部ディレイレプリカ４０３に規定された遅延時
間と外部ディレイレプリカ５０に規定された遅延時間と
の総和分だけ前倒ししたクロック信号である。また、内
部ディレイレプリカ４０３に規定された遅延時間は、後
述するプリドライバ４０６及び出力インバータ４０７か
らなるドライバを備えるレジスタ４０の出力部における
出力バッファ遅延（内部クロック信号ｉｎｔＣＬＫから
内部Ｃ／Ａ信号ＣＡｏｕｔまでの遅延時間）を示すもの
であり、外部ディレイレプリカ５０に規定された遅延時
間は、メモリモジュール３０上における内部Ｃ／Ａ信号
の伝搬遅延（内部Ｃ／Ａ信号ＣＡｏｕｔがＤＲＡＭデバ
イスに到着するまでの時間）を示すものである。
は、レジスタ４０に入力された外部クロック信号ＷＣＬ
Ｋを、内部ディレイレプリカ４０３に規定された遅延時
間と外部ディレイレプリカ５０に規定された遅延時間と
の総和分だけ前倒ししたクロック信号である。また、内
部ディレイレプリカ４０３に規定された遅延時間は、後
述するプリドライバ４０６及び出力インバータ４０７か
らなるドライバを備えるレジスタ４０の出力部における
出力バッファ遅延（内部クロック信号ｉｎｔＣＬＫから
内部Ｃ／Ａ信号ＣＡｏｕｔまでの遅延時間）を示すもの
であり、外部ディレイレプリカ５０に規定された遅延時
間は、メモリモジュール３０上における内部Ｃ／Ａ信号
の伝搬遅延（内部Ｃ／Ａ信号ＣＡｏｕｔがＤＲＡＭデバ
イスに到着するまでの時間）を示すものである。
【００３４】詳しくは、レジスタ４０の出力バッファ遅
延及び内部ディレイレプリカ４０３は、使用周波数範囲
を第１及び第２のサブ周波数範囲に分ける条件の下、夫
々のサブ周波数範囲に対応できる遅延量を切替可能に設
定されている。
延及び内部ディレイレプリカ４０３は、使用周波数範囲
を第１及び第２のサブ周波数範囲に分ける条件の下、夫
々のサブ周波数範囲に対応できる遅延量を切替可能に設
定されている。
【００３５】図３を参照すると、内部ディレイレプリカ
４０３の構成例が示されている。図示された内部ディレ
イレプリカ４０３は、第１遅延回路５０１、第２遅延回
路５０２、及びセレクタ５０３を備えている。図示され
た第１遅延回路５０１は、５個のインバータをシリアル
に配置してなる構成を備えており、図示された第２遅延
回路５０２は、３個のインバータをシリアルに配置して
なる構成を備えている。セレクタは、２個のｎＭＯＳト
ランジスタ、２個のｐＭＯＳトランジスタ及びインバー
タからなり、選択ピン４０４にハイレベル電位が与えら
れた際には、スイッチ５０３ａがオンになる一方スイッ
チ５０３ｂがオフになり、逆に、選択ピン４０４にロー
レベル電位が与えられた場合には、スイッチ５０３ａが
オフになる一方スイッチ５０３ｂがオンになるものであ
る。即ち、選択ピン４０４にハイレベル電位が与えられ
た場合には、第１遅延回路５０１の遅延量が選択され、
選択ピン４０４にローレベル電位が与えられた場合に
は、第２遅延回路５０２の遅延量が選択される。選択さ
れた遅延量は、外部ディレイレプリカ５０における遅延
量と共に、内部クロック信号ｉｎｔＣＬＫの生成に寄与
する。
４０３の構成例が示されている。図示された内部ディレ
イレプリカ４０３は、第１遅延回路５０１、第２遅延回
路５０２、及びセレクタ５０３を備えている。図示され
た第１遅延回路５０１は、５個のインバータをシリアル
に配置してなる構成を備えており、図示された第２遅延
回路５０２は、３個のインバータをシリアルに配置して
なる構成を備えている。セレクタは、２個のｎＭＯＳト
ランジスタ、２個のｐＭＯＳトランジスタ及びインバー
タからなり、選択ピン４０４にハイレベル電位が与えら
れた際には、スイッチ５０３ａがオンになる一方スイッ
チ５０３ｂがオフになり、逆に、選択ピン４０４にロー
レベル電位が与えられた場合には、スイッチ５０３ａが
オフになる一方スイッチ５０３ｂがオンになるものであ
る。即ち、選択ピン４０４にハイレベル電位が与えられ
た場合には、第１遅延回路５０１の遅延量が選択され、
選択ピン４０４にローレベル電位が与えられた場合に
は、第２遅延回路５０２の遅延量が選択される。選択さ
れた遅延量は、外部ディレイレプリカ５０における遅延
量と共に、内部クロック信号ｉｎｔＣＬＫの生成に寄与
する。
【００３６】図３から明らかなように、第１遅延回路５
０１における遅延量の方が第２遅延回路５０２における
遅延量よりも大きい。したがって、第１のサブ周波数範
囲が第２のサブ周波数範囲より低い周波数範囲である場
合には、後述するように、第１遅延回路５０１は、第１
のサブ周波数範囲に対応するものであり、第２の遅延回
路５０２は、第２のサブ周波数範囲に対応するものであ
る。
０１における遅延量の方が第２遅延回路５０２における
遅延量よりも大きい。したがって、第１のサブ周波数範
囲が第２のサブ周波数範囲より低い周波数範囲である場
合には、後述するように、第１遅延回路５０１は、第１
のサブ周波数範囲に対応するものであり、第２の遅延回
路５０２は、第２のサブ周波数範囲に対応するものであ
る。
【００３７】また、図２及び図３から明らかなように、
出力バッファ遅延及び内部ディレイレプリカ４０３にお
ける遅延量の切替は、選択ピン４０４にてレジスタ４０
外部から容易に実行することができる。選択ピン４０４
は、メモリモジュールの他のピンとともに設けられても
良いし、レジスタ内部に設けられたモードフリップフロ
ップの出力を利用することとしても良い。
出力バッファ遅延及び内部ディレイレプリカ４０３にお
ける遅延量の切替は、選択ピン４０４にてレジスタ４０
外部から容易に実行することができる。選択ピン４０４
は、メモリモジュールの他のピンとともに設けられても
良いし、レジスタ内部に設けられたモードフリップフロ
ップの出力を利用することとしても良い。
【００３８】再び、図２を参照すると、外部Ｃ／Ａバス
１２０を伝播してきたＣ／Ａ信号（ＣＡｉｎ＿ｉ，ＣＡ
ｉｎ＿ｊ等）は、各信号ごとに、本実施の形態による内
部Ｃ／Ａ信号生成処理を受ける。以下においては、一つ
のＣ／Ａ信号（ＣＡｉｎ＿ｊ）を例にとり、説明する。
１２０を伝播してきたＣ／Ａ信号（ＣＡｉｎ＿ｉ，ＣＡ
ｉｎ＿ｊ等）は、各信号ごとに、本実施の形態による内
部Ｃ／Ａ信号生成処理を受ける。以下においては、一つ
のＣ／Ａ信号（ＣＡｉｎ＿ｊ）を例にとり、説明する。
【００３９】Ｃ／Ａ信号（ＣＡｉｎ＿ｊ）は、レジスタ
４０に到達すると、まず、ＣＡ信号用入力回路４０５に
より、基準電圧Ｖｒｅｆと比較され、電圧変動の影響が
低減されたＣ／Ａ信号（ＣＡｉｎｔ）に変換される。Ｃ
Ａ信号用入力回路４０５にはインバータが設けられてい
ることから、このＣＡｉｎｔはＣＡｉｎ＿ｊを反転した
信号となっている（但し、図５においては、簡単のため
ｔｒｕｅ信号で表す）。このＣ／Ａ信号（ＣＡｉｎｔ）
は、フリップフロップＦＦのデータ入力端子（Ｄ）に入
力される。
４０に到達すると、まず、ＣＡ信号用入力回路４０５に
より、基準電圧Ｖｒｅｆと比較され、電圧変動の影響が
低減されたＣ／Ａ信号（ＣＡｉｎｔ）に変換される。Ｃ
Ａ信号用入力回路４０５にはインバータが設けられてい
ることから、このＣＡｉｎｔはＣＡｉｎ＿ｊを反転した
信号となっている（但し、図５においては、簡単のため
ｔｒｕｅ信号で表す）。このＣ／Ａ信号（ＣＡｉｎｔ）
は、フリップフロップＦＦのデータ入力端子（Ｄ）に入
力される。
【００４０】フリップフロップＦＦは、ポジティブエッ
ジトリガタイプのフリップフロップであり、フリップフ
ロップＦＦのクロック入力端子（「＞」で示す。）に
は、内部クロック信号（ｉｎｔＣＬＫ）が入力される。
フリップフロップＦＦは、データ入力端子（Ｄ）に入力
されたＣ／Ａ信号（ＣＡｉｎｔ）を、クロック入力端子
に入力された内部クロック信号（ｉｎｔＣＬＫ）のポジ
ティブエッジ（立上がりエッジ）でラッチし、そのラッ
チしたデータ（Ｃ／Ａｉｎｔの値）を、次のポジティブ
エッジまで、中間Ｃ／Ａ信号としてデータ出力端子Ｑか
ら出力し続ける。
ジトリガタイプのフリップフロップであり、フリップフ
ロップＦＦのクロック入力端子（「＞」で示す。）に
は、内部クロック信号（ｉｎｔＣＬＫ）が入力される。
フリップフロップＦＦは、データ入力端子（Ｄ）に入力
されたＣ／Ａ信号（ＣＡｉｎｔ）を、クロック入力端子
に入力された内部クロック信号（ｉｎｔＣＬＫ）のポジ
ティブエッジ（立上がりエッジ）でラッチし、そのラッ
チしたデータ（Ｃ／Ａｉｎｔの値）を、次のポジティブ
エッジまで、中間Ｃ／Ａ信号としてデータ出力端子Ｑか
ら出力し続ける。
【００４１】この中間Ｃ／Ａ信号は、プリドライバ４０
６及び出力インバータ４０７からなるドライバ（内部Ｃ
／Ａバスドライバ）を備えるレジスタ４０の出力部を経
て、内部Ｃ／Ａ信号（ＣＡｏｕｔ＿ｊ，ＣＡｏｕｔ＿
ｉ）として内部Ｃ／Ａバス１３０上に送出される。内部
Ｃ／Ａ信号は、内部Ｃ／Ａバス１３０を伝播しＤＲＡＭ
デバイス６０に供給される。
６及び出力インバータ４０７からなるドライバ（内部Ｃ
／Ａバスドライバ）を備えるレジスタ４０の出力部を経
て、内部Ｃ／Ａ信号（ＣＡｏｕｔ＿ｊ，ＣＡｏｕｔ＿
ｉ）として内部Ｃ／Ａバス１３０上に送出される。内部
Ｃ／Ａ信号は、内部Ｃ／Ａバス１３０を伝播しＤＲＡＭ
デバイス６０に供給される。
【００４２】以下、図４に示される、レジスタ４０の出
力バッファに要求される出力バッファ遅延（出力部にお
ける遅延：ＯＢＤと略す。）の周波数特性と、図５に示
されるＷＣＬＫ＝３００ＭＨｚの場合におけるタイミン
グダイアグラムとを参照しながら、本実施の形態による
レジスタの動作原理等について、より具体的な数値を掲
げ、説明する。なお、以下の説明は、前述したレジスタ
内部の構成及び動作について、より深い理解を求めるた
めになされたものであり、本発明を下記具体的説明のみ
に限定するものではない。
力バッファに要求される出力バッファ遅延（出力部にお
ける遅延：ＯＢＤと略す。）の周波数特性と、図５に示
されるＷＣＬＫ＝３００ＭＨｚの場合におけるタイミン
グダイアグラムとを参照しながら、本実施の形態による
レジスタの動作原理等について、より具体的な数値を掲
げ、説明する。なお、以下の説明は、前述したレジスタ
内部の構成及び動作について、より深い理解を求めるた
めになされたものであり、本発明を下記具体的説明のみ
に限定するものではない。
【００４３】本実施の形態によるメモリシステムにおい
て、使用周波数範囲を２００ＭＨｚ〜３００ＭＨｚと想
定し、一つのメモリモジュール３０に搭載されるデバイ
ス数として４〜１８個を想定する。また、メモリモジュ
ール上における負荷を調整する。即ち、１８デバイスの
場合におけるレジスタ４０からＤＲＡＭデバイス６０ま
での遅延時間（内部Ｃ／Ａバス１３０上の伝搬遅延）を
１６００ｐｓとした場合、例えば４デバイスの場合も１
６００ｐｓに合わせる。また、外部ディレイレプリカの
遅延時間もその１６００ｐｓと設定する。この前提でレ
ジスタ内のフリップフロップのセットアップ時間、ホー
ルド時間を満足できる出力バッファ遅延の最大値及び最
小値（ＯＢＤ＿ｍａｘ，ＯＢＤ＿ｍｉｎ）の周波数特性
を調べると図４に示されるようなカーブが得られる。
て、使用周波数範囲を２００ＭＨｚ〜３００ＭＨｚと想
定し、一つのメモリモジュール３０に搭載されるデバイ
ス数として４〜１８個を想定する。また、メモリモジュ
ール上における負荷を調整する。即ち、１８デバイスの
場合におけるレジスタ４０からＤＲＡＭデバイス６０ま
での遅延時間（内部Ｃ／Ａバス１３０上の伝搬遅延）を
１６００ｐｓとした場合、例えば４デバイスの場合も１
６００ｐｓに合わせる。また、外部ディレイレプリカの
遅延時間もその１６００ｐｓと設定する。この前提でレ
ジスタ内のフリップフロップのセットアップ時間、ホー
ルド時間を満足できる出力バッファ遅延の最大値及び最
小値（ＯＢＤ＿ｍａｘ，ＯＢＤ＿ｍｉｎ）の周波数特性
を調べると図４に示されるようなカーブが得られる。
【００４４】このカーブから明らかなように、使用周波
数範囲を２００ＭＨｚ〜３００ＭＨｚとした場合、この
範囲を一つの出力バッファでカバーする、すなわち一つ
の遅延量しか設定できない内部ディレイレプリカを用い
るのであれば、その最大値を１７２０ｐｓとし、且つ、
最小値を１５８０ｐｓとする必要がある。これは、すな
わち、内部クロック信号ｉｎｔＣＬＫの立上がりエッジ
が存在可能な時間領域幅が１４０ｐｓ（１７２０ｐｓ−
１５８０ｐｓ）しかないことを意味する。
数範囲を２００ＭＨｚ〜３００ＭＨｚとした場合、この
範囲を一つの出力バッファでカバーする、すなわち一つ
の遅延量しか設定できない内部ディレイレプリカを用い
るのであれば、その最大値を１７２０ｐｓとし、且つ、
最小値を１５８０ｐｓとする必要がある。これは、すな
わち、内部クロック信号ｉｎｔＣＬＫの立上がりエッジ
が存在可能な時間領域幅が１４０ｐｓ（１７２０ｐｓ−
１５８０ｐｓ）しかないことを意味する。
【００４５】本実施の形態においては、かかる出力バッ
ファ、即ち内部ディレイレプリカを現在の技術で構成す
るのは非常に困難であることに鑑み、２５０ＭＨｚを境
にして使用周波数領域（２００ＭＨｚ〜３００ＭＨｚ）
を２つのサブ周波数領域（２００ＭＨｚ〜２５０ＭＨ
ｚ，２５０ＭＨｚ〜３００ＭＨｚ）に分けることとし
た。
ファ、即ち内部ディレイレプリカを現在の技術で構成す
るのは非常に困難であることに鑑み、２５０ＭＨｚを境
にして使用周波数領域（２００ＭＨｚ〜３００ＭＨｚ）
を２つのサブ周波数領域（２００ＭＨｚ〜２５０ＭＨ
ｚ，２５０ＭＨｚ〜３００ＭＨｚ）に分けることとし
た。
【００４６】図４を参照すると、２５０ＭＨｚを境にし
て使用周波数領域を２つのサブ周波数領域に分けた場合
には、２００ＭＨｚ〜２５０ＭＨｚの第１のサブ周波数
領域に関しては、出力バッファ、即ち内部ディレイレプ
リカの遅延量を、最大値＝２７２０ｐｓ、最小値＝１５
８０ｐｓとなるように構成すればよく、２５０ＭＨｚ〜
３００ＭＨｚの第２のサブ周波数領域に関しては、出力
バッファ、即ち内部ディレイレプリカの遅延量を、最大
値＝１７２０ｐｓ、最小値＝１０８０ｐｓとなるように
構成すれば良いことが理解される。これによると、出力
バッファ（内部ディレイレプリカ）の遅延量の最大値と
最小値との差は、第１のサブ周波数領域に関して１１４
０ｐｓ（最大値／最小値＝約１．７２）となり、第２の
サブ周波数領域に関して６４０ｐｓ（最大値／最小値＝
約１．５９）となり、いずれについても最大値／最小値
は十分に構成可能な値となっている。
て使用周波数領域を２つのサブ周波数領域に分けた場合
には、２００ＭＨｚ〜２５０ＭＨｚの第１のサブ周波数
領域に関しては、出力バッファ、即ち内部ディレイレプ
リカの遅延量を、最大値＝２７２０ｐｓ、最小値＝１５
８０ｐｓとなるように構成すればよく、２５０ＭＨｚ〜
３００ＭＨｚの第２のサブ周波数領域に関しては、出力
バッファ、即ち内部ディレイレプリカの遅延量を、最大
値＝１７２０ｐｓ、最小値＝１０８０ｐｓとなるように
構成すれば良いことが理解される。これによると、出力
バッファ（内部ディレイレプリカ）の遅延量の最大値と
最小値との差は、第１のサブ周波数領域に関して１１４
０ｐｓ（最大値／最小値＝約１．７２）となり、第２の
サブ周波数領域に関して６４０ｐｓ（最大値／最小値＝
約１．５９）となり、いずれについても最大値／最小値
は十分に構成可能な値となっている。
【００４７】上述した実施の形態においては、このよう
な原理に基づき、使用周波数範囲を二分すると共に、そ
れぞれに対応可能な遅延量を切替可能な様に出力バッフ
ァ部及び内部ディレイレプリカ４０３に設定し、更に、
その切替をレジスタ４０外部から簡易に実行可能とする
ために、選択ピン４０４を設けることとしてある。詳し
くは、内部ディレイレプリカ４０３においては、第１遅
延回路５０１及び第２遅延回路５０２を備え、それらを
選択ピン４０４に入力された信号に応じてセレクタ５０
３により選択することとしている。ここで、図４に示さ
れた例を考慮すると、第１遅延回路５０１は、２００Ｍ
Ｈｚ〜２５０ＭＨｚの周波数領域（第１のサブ周波数領
域）に対応するものであり、第２遅延回路５０２は２５
０ＭＨｚ〜３００ＭＨｚの周波数領域（第２のサブ周波
数領域）に対応するものである。
な原理に基づき、使用周波数範囲を二分すると共に、そ
れぞれに対応可能な遅延量を切替可能な様に出力バッフ
ァ部及び内部ディレイレプリカ４０３に設定し、更に、
その切替をレジスタ４０外部から簡易に実行可能とする
ために、選択ピン４０４を設けることとしてある。詳し
くは、内部ディレイレプリカ４０３においては、第１遅
延回路５０１及び第２遅延回路５０２を備え、それらを
選択ピン４０４に入力された信号に応じてセレクタ５０
３により選択することとしている。ここで、図４に示さ
れた例を考慮すると、第１遅延回路５０１は、２００Ｍ
Ｈｚ〜２５０ＭＨｚの周波数領域（第１のサブ周波数領
域）に対応するものであり、第２遅延回路５０２は２５
０ＭＨｚ〜３００ＭＨｚの周波数領域（第２のサブ周波
数領域）に対応するものである。
【００４８】このような構成のレジスタ４０を備えるメ
モリシステムに関するタイミングダイアグラムは図５に
示される。図５において、Ｄ１として示されるものは、
チップセット２０におけるＣ／Ａ信号のアクセスタイム
変動及び外部Ｃ／Ａバス１２０におけるチャネル差によ
る遅延スキューであり、Ｄ２で示されるものは、Ｃ／Ａ
信号用の入力回路４０５における遅延である。また、Ｄ
Ｒｅｐ１として示されるものは外部ディレイレプリカ５
０による遅延量であり、所定の値（１６００ｐｓ）に固
定設定されている。一方、ＤＲｅｐ２として示されるも
のは内部ディレイレプリカ４０３による遅延量であり、
出力バッファの遅延量と合わせるように最大値ＤＲｅｐ
２ｍａｘ及び最小値ＤＲｅｐ２ｍｉｎを有するように設
定されている。なお、この例においては、外部クロック
信号ＷＣＬＫ＝３００ＭＨｚであることから、内部ディ
レイレプリカ４０３による遅延量の最大値ＤＲｅｐ２ｍ
ａｘ及び最小値ＤＲｅｐ２ｍｉｎは、夫々、１７２０ｐ
ｓ及び１０８０ｐｓである。
モリシステムに関するタイミングダイアグラムは図５に
示される。図５において、Ｄ１として示されるものは、
チップセット２０におけるＣ／Ａ信号のアクセスタイム
変動及び外部Ｃ／Ａバス１２０におけるチャネル差によ
る遅延スキューであり、Ｄ２で示されるものは、Ｃ／Ａ
信号用の入力回路４０５における遅延である。また、Ｄ
Ｒｅｐ１として示されるものは外部ディレイレプリカ５
０による遅延量であり、所定の値（１６００ｐｓ）に固
定設定されている。一方、ＤＲｅｐ２として示されるも
のは内部ディレイレプリカ４０３による遅延量であり、
出力バッファの遅延量と合わせるように最大値ＤＲｅｐ
２ｍａｘ及び最小値ＤＲｅｐ２ｍｉｎを有するように設
定されている。なお、この例においては、外部クロック
信号ＷＣＬＫ＝３００ＭＨｚであることから、内部ディ
レイレプリカ４０３による遅延量の最大値ＤＲｅｐ２ｍ
ａｘ及び最小値ＤＲｅｐ２ｍｉｎは、夫々、１７２０ｐ
ｓ及び１０８０ｐｓである。
【００４９】このように内部ディレイレプリカ４０３及
び外部ディレイレプリカ５０の設定がなされている場
合、内部クロック信号ｉｎｔＣＬＫのポジティブエッジ
が存在し得る領域は、内部ディレイレプリカ４０３によ
る遅延量の最大値ＤＲｅｐ２ｍａｘ及び最小値ＤＲｅｐ
２ｍｉｎとの差を構成する領域（斜線で示されたウィン
ドウ）となる。
び外部ディレイレプリカ５０の設定がなされている場
合、内部クロック信号ｉｎｔＣＬＫのポジティブエッジ
が存在し得る領域は、内部ディレイレプリカ４０３によ
る遅延量の最大値ＤＲｅｐ２ｍａｘ及び最小値ＤＲｅｐ
２ｍｉｎとの差を構成する領域（斜線で示されたウィン
ドウ）となる。
【００５０】更に、図５から明らかなように、本実施の
形態においては、レジスタ４０内部におけるラッチ動作
に関し、十分なセットアップタイム（ｔＳ）及びホール
ドタイム（ｔＨ）を確保できるか考察するために、入力
回路４０５における遅延の最大値Ｄ２ｍａｘを考慮して
セットアップタイム（ｔＳ）の起点を定めると共に、入
力回路４０５における遅延の最小値Ｄ２ｍｉｎを考慮し
てホールドタイム（ｔＨ）の終点を定めることとしてあ
る。
形態においては、レジスタ４０内部におけるラッチ動作
に関し、十分なセットアップタイム（ｔＳ）及びホール
ドタイム（ｔＨ）を確保できるか考察するために、入力
回路４０５における遅延の最大値Ｄ２ｍａｘを考慮して
セットアップタイム（ｔＳ）の起点を定めると共に、入
力回路４０５における遅延の最小値Ｄ２ｍｉｎを考慮し
てホールドタイム（ｔＨ）の終点を定めることとしてあ
る。
【００５１】図５を参照すると、このような条件の下に
おいて、内部クロック信号ｉｎｔＣＬＫが上記存在可能
な領域中のいずれの時点で立ち上がったとしても、十分
なセットアップタイム（ｔＳ）及びホールドタイム（ｔ
Ｈ）が確保されていることが、明らかに理解される。
おいて、内部クロック信号ｉｎｔＣＬＫが上記存在可能
な領域中のいずれの時点で立ち上がったとしても、十分
なセットアップタイム（ｔＳ）及びホールドタイム（ｔ
Ｈ）が確保されていることが、明らかに理解される。
【００５２】更に、出力バッファ遅延の周波数依存性を
考慮して使用周波数領域を複数のサブ周波数領域に分
け、内部ディレイレプリカ４０３の遅延量の最大値ＤＲ
ｅｐ２ｍａｘ及び最小値ＤＲｅｐ２ｍｉｎを実現可能な
ものとしたことから、実際の使用周波数がいずれのサブ
周波数領域に属するかによって出力バッファ及び内部デ
ィレイレプリカ４０３の遅延量の最大値ＤＲｅｐ２ｍａ
ｘ及び最小値ＤＲｅｐ２ｍｉｎを適切な値に切り換える
こととすれば、使用周波数が、想定した使用周波数範囲
内にある限り、いかなる周波数であっても、十分なセッ
トアップタイム（ｔＳ）及びホールドタイム（ｔＨ）が
確保されることも理解される。また、また、ＤＲＡＭデ
バイスにおいてもＣＡ信号の真中に外部クロックの立上
がりエッジがきている（図５のＴ２のタイミング）の
で、同様に十分なセットアップタイム及びホールドタイ
ムが確保されている。
考慮して使用周波数領域を複数のサブ周波数領域に分
け、内部ディレイレプリカ４０３の遅延量の最大値ＤＲ
ｅｐ２ｍａｘ及び最小値ＤＲｅｐ２ｍｉｎを実現可能な
ものとしたことから、実際の使用周波数がいずれのサブ
周波数領域に属するかによって出力バッファ及び内部デ
ィレイレプリカ４０３の遅延量の最大値ＤＲｅｐ２ｍａ
ｘ及び最小値ＤＲｅｐ２ｍｉｎを適切な値に切り換える
こととすれば、使用周波数が、想定した使用周波数範囲
内にある限り、いかなる周波数であっても、十分なセッ
トアップタイム（ｔＳ）及びホールドタイム（ｔＨ）が
確保されることも理解される。また、また、ＤＲＡＭデ
バイスにおいてもＣＡ信号の真中に外部クロックの立上
がりエッジがきている（図５のＴ２のタイミング）の
で、同様に十分なセットアップタイム及びホールドタイ
ムが確保されている。
【００５３】しかも、図５から明らかなように、Ｃ／Ａ
信号をレジスタ４０に取り込む外部クロック信号ＷＣＬ
Ｋの立下がりエッジから、そのＣ／Ａ信号がＤＲＡＭデ
バイス６０で利用されるまでの必要クロック数（アディ
ショナルレイテンシ：Ａｄｄｉｔｉｏｎａｌ Ｌａｔｅ
ｎｃｙ）は１．５におさえられている。
信号をレジスタ４０に取り込む外部クロック信号ＷＣＬ
Ｋの立下がりエッジから、そのＣ／Ａ信号がＤＲＡＭデ
バイス６０で利用されるまでの必要クロック数（アディ
ショナルレイテンシ：Ａｄｄｉｔｉｏｎａｌ Ｌａｔｅ
ｎｃｙ）は１．５におさえられている。
【００５４】以上、本発明の概念につき実施の形態を例
示して具体的に説明してきたが、本発明はこれに限定さ
れるものではない。たとえば、上述した実施の形態にお
いては、フリップフロップとして、ディレイＦＦ（Ｄ−
ＦＦ）を採用した例を示してきたが、本発明の概念を逸
脱しない限り、上述したＤ−ＦＦに代えて、他のフリッ
プフロップを採用することとしても良い。
示して具体的に説明してきたが、本発明はこれに限定さ
れるものではない。たとえば、上述した実施の形態にお
いては、フリップフロップとして、ディレイＦＦ（Ｄ−
ＦＦ）を採用した例を示してきたが、本発明の概念を逸
脱しない限り、上述したＤ−ＦＦに代えて、他のフリッ
プフロップを採用することとしても良い。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
外部ディレイレプリカを対応すべきデバイス搭載数の最
大値に適応可能なように予め設定固定すると共に、所望
とする周波数範囲を複数のサブ周波数範囲に分け、出力
バッファ及び内部ディレイレプリカを個々のサブ周波数
範囲毎に切り替えて使用することにより、出力バッファ
及び内部ディレイレプリカに対し現実的な最大値及び最
小値を設定可能とし、それにより、所望とする周波数範
囲内であると共に許容されるデバイス数を超えない限
り、周波数の高低によらず且つデバイス搭載数によら
ず、レジスタ内部におけるラッチ動作に関し、十分なセ
ットアップタイム及びホールドタイムを確保することが
できる。特に、かかる効果は、動作周波数範囲が２００
ＭＨｚ以上であるときに顕著となる。また、動作周波数
範囲が３００ＭＨｚ以下であれば例示したように簡単に
構成することができる。
外部ディレイレプリカを対応すべきデバイス搭載数の最
大値に適応可能なように予め設定固定すると共に、所望
とする周波数範囲を複数のサブ周波数範囲に分け、出力
バッファ及び内部ディレイレプリカを個々のサブ周波数
範囲毎に切り替えて使用することにより、出力バッファ
及び内部ディレイレプリカに対し現実的な最大値及び最
小値を設定可能とし、それにより、所望とする周波数範
囲内であると共に許容されるデバイス数を超えない限
り、周波数の高低によらず且つデバイス搭載数によら
ず、レジスタ内部におけるラッチ動作に関し、十分なセ
ットアップタイム及びホールドタイムを確保することが
できる。特に、かかる効果は、動作周波数範囲が２００
ＭＨｚ以上であるときに顕著となる。また、動作周波数
範囲が３００ＭＨｚ以下であれば例示したように簡単に
構成することができる。
【図１】本発明の第１の実施の形態によるメモリモジュ
ールの動作環境を示す概略図である。
ールの動作環境を示す概略図である。
【図２】本発明の第１の実施の形態によるレジスタの概
略構成を示す図である。
略構成を示す図である。
【図３】図２に示される内部ディレイレプリカの構成例
を示す図である。
を示す図である。
【図４】レジスタの出力部における遅延の周波数依存性
を示す図である。
を示す図である。
【図５】図２に示されるレジスタの動作を示すタイミン
グダイアグラムである。
グダイアグラムである。
１０ クロックジェネレータ
２０ チップセット
３０ メモリモジュール
４０ レジスタ
５０ 外部ディレイレプリカ
６０ ＤＲＡＭデバイス
１００ ＷＣＬＫバス（ＷＣＬＫｄ及びＷＣＬＫ
ｄ＿ｂ） １１０ ＷＣＬＫバス（ＷＣＬＫ及びＷＣＬＫ＿
ｂ） １２０ 外部Ｃ／Ａバス １３０ 内部Ｃ／Ａバス １５０ 終端抵抗 ４０１ 入力回路 ４０２ ＤＬＬ回路 ４０３ 内部ディレイレプリカ ４０４ 選択ピン ４０５ 入力回路 ４０６ プリドライバ ４０７ 出力インバータ ５０１ 第１遅延回路 ５０２ 第２遅延回路 ５０３ セレクタ
ｄ＿ｂ） １１０ ＷＣＬＫバス（ＷＣＬＫ及びＷＣＬＫ＿
ｂ） １２０ 外部Ｃ／Ａバス １３０ 内部Ｃ／Ａバス １５０ 終端抵抗 ４０１ 入力回路 ４０２ ＤＬＬ回路 ４０３ 内部ディレイレプリカ ４０４ 選択ピン ４０５ 入力回路 ４０６ プリドライバ ４０７ 出力インバータ ５０１ 第１遅延回路 ５０２ 第２遅延回路 ５０３ セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 西尾 洋二
東京都中央区八重洲二丁目２番１号 エル
ピーダメモリ株式会社内
(72)発明者 船場 誠司
東京都中央区八重洲二丁目２番１号 エル
ピーダメモリ株式会社内
(72)発明者 柴田 佳世子
東京都中央区八重洲二丁目２番１号 エル
ピーダメモリ株式会社内
(72)発明者 管野 利夫
東京都中央区八重洲二丁目２番１号 エル
ピーダメモリ株式会社内
(72)発明者 池田 博明
東京都中央区八重洲二丁目２番１号 エル
ピーダメモリ株式会社内
(72)発明者 飯塚 拓夫
群馬県高崎市西横手町１番地１ 日立東部
セミコンダクタ株式会社内
(72)発明者 反町 正之
群馬県高崎市西横手町１番地１ 日立東部
セミコンダクタ株式会社内
Ｆターム(参考） 5B060 CC01
5J001 AA04 BB00 BB05 BB12
5M024 AA27 AA44 AA74 AA93 BB03
BB05 DD32 DD33 GG02 JJ02
JJ38 PP01 PP02 PP07
Claims (18)
- 【請求項１】 複数のメモリデバイスを含むメモリモジ
ュールに搭載され、メモリモジュール外部のチップセッ
トから外部クロック信号及びコマンド／アドレス（Ｃ／
Ａ）信号を供給され、前記外部クロック信号から内部ク
ロック信号を生成して、該内部クロック信号に従って前
記Ｃ／Ａ信号を取込み、それによって、前記メモリデバ
イスに対する内部Ｃ／Ａ信号を生成するレジスタであっ
て、 該内部Ｃ／Ａ信号が前記複数のメモリデバイスに到達す
るまでの伝搬遅延を示す外部ディレイレプリカを接続さ
れて用いられ、且つ、 前記内部クロック信号から該内部クロック信号に対応し
た前記内部Ｃ／Ａ信号の生成までの遅延時間を示す内部
ディレイレプリカと、 該内部ディレイレプリカ及び前記外部ディレイレプリカ
と共に遅延制御ループを構成し、前記内部ディレイレプ
リカ及び前記外部ディレイレプリカで示される所定時間
だけ前記外部クロック信号を前倒しして前記内部クロッ
ク信号を生成するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路と、 前記内部クロック信号に応じて、前記Ｃ／Ａ信号をラッ
チして中間Ｃ／Ａ信号を生成するフリップフロップと、 前記中間Ｃ／Ａ信号をバッファリングして前記内部Ｃ／
Ａ信号を出力する出力部とを備えるレジスタにおいて、 前記出力部及び前記内部ディレイレプリカは、切替可能
な複数の遅延時間を有するものであることを特徴とする
レジスタ。 - 【請求項２】 前記出力部及び前記内部ディレイレプリ
カの複数の遅延時間のうちの一つの遅延時間を当該レジ
スタ外部から選択するための選択手段を更に備える、こ
とを特徴とする請求項１記載のレジスタ。 - 【請求項３】 前記出力部は、複数のプリドライバ及び
出力インバータからなるドライバを備えるものである、
ことを特徴とする請求項１記載のレジスタ。 - 【請求項４】 前記外部ディレイレプリカ及び前記内部
ディレイレプリカは、前記メモリデバイスの数が所定数
範囲にある限り、全てのメモリデバイスの数に共通に使
用されるものである、ことを特徴とする請求項１記載の
レジスタ。 - 【請求項５】 前記外部ディレイレプリカは、前記メモ
リデバイスの数が前記所定数範囲の最大値に一致する場
合に対応するように設定されている、ことを特徴とする
請求項４記載のレジスタ。 - 【請求項６】 前記所定数範囲は４以上１８以下であ
る、ことを特徴とする請求項５記載のレジスタ。 - 【請求項７】 前記外部クロック信号及び前記内部クロ
ック信号の周波数は、２００ＭＨｚ以上３００ＭＨｚ以
下の範囲に属する、ことを特徴とする請求項６記載のレ
ジスタ。 - 【請求項８】 前記内部ディレイレプリカは、前記外部
クロック信号及び前記内部クロック信号の周波数が２０
０ＭＨｚ以上２５０ＭＨｚ以下の場合に対応する第１の
遅延時間と、前記外部クロック信号及び前記内部クロッ
ク信号の周波数が２５０ＭＨｚより大きく３００ＭＨｚ
以下の場合に対応する第２の遅延時間とからなる、こと
を特徴とする請求項７記載のレジスタ。 - 【請求項９】 前記外部ディレイレプリカに設定された
伝搬遅延は、１６００ｐｓであり、 前記内部ディレイレプリカの前記第１の遅延時間は、最
大値２７２０ｐｓ且つ最小値１５８０ｐｓを有するもの
であり、 前記内部ディレイレプリカの前記第２の遅延時間は、最
大値１７２０ｐｓ且つ最小値１０８０ｐｓを有するもの
であることを特徴とする請求項８記載のレジスタ。 - 【請求項１０】 請求項１記載のレジスタと該レジスタ
に接続された前記外部ディレイレプリカと前記複数のメ
モリデバイスを備え、前記内部Ｃ／Ａ信号が該レジスタ
から前記複数のメモリデバイスに到達するまでの伝搬遅
延時間を、前記メモリデバイスの数が前記所定数範囲の
最大値の場合にあわせたことを特徴とするメモリモジュ
ール。 - 【請求項１１】 請求項１０記載のメモリモジュールと
チップセットを含むメモリシステム。 - 【請求項１２】 複数のメモリデバイスを含むメモリモ
ジュールに搭載され、メモリモジュール外部のチップセ
ットから外部クロック信号及びコマンド／アドレス（Ｃ
／Ａ）信号を供給されて、前記メモリデバイスに対する
内部Ｃ／Ａ信号を生成するレジスタを含み、 該レジスタは、前記外部クロック信号を受け、所定の遅
延量を考慮して、内部クロック信号を生成するＤＬＬ
（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有し、 前記Ｃ／Ａ信号を前記レジスタに取り込む外部クロック
信号の立下がりエッジから、該Ｃ／Ａ信号に対応する前
記内部Ｃ／Ａ信号が外部クロック信号によって前記メモ
リデバイスに取り込まれるまでの必要外部クロック数が
１．５であることを特徴とするメモリシステム。 - 【請求項１３】 複数のメモリデバイスを含むメモリモ
ジュールに搭載され、メモリモジュール外部のチップセ
ットから外部クロック信号及びコマンド／アドレス（Ｃ
／Ａ）信号を供給され、前記メモリデバイスに対する内
部Ｃ／Ａ信号を生成するレジスタであって、前記内部Ｃ
／Ａ信号が前記メモリデバイスに到達するまでの伝搬遅
延を有する第１のディレイレプリカと前記レジスタの出
力部における遅延時間を示す第２のディレイレプリカと
を利用して、複数の前記外部クロック信号の遅延制御を
行って内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路と、前記内部クロック信
号に応じて、前記Ｃ／Ａ信号をラッチして前記内部Ｃ／
Ａ信号に相当する信号を生成するフリップフロップとを
備えるレジスタにおいて、前記外部クロック信号の周波
数が所定の周波数範囲に属し且つ前記メモリデバイスの
数が所定数範囲に属する限り、いずれの前記周波数の値
及び前記メモリデバイスの数であっても対応して前記内
部Ｃ／Ａ信号を生成するための信号生成方法であって、 前記第１のディレイレプリカを前記所定数範囲の最大値
に対応させるようにして固定設定し、 前記所定の周波数範囲を複数のサブ周波数範囲に分け、 前記第２のディレイレプリカの示す遅延時間を、前記複
数のサブ周波数範囲毎に、切り替わるように設定し、 該複数のサブ周波数範囲のうち、実際に使用する前記外
部クロック信号の周波数が属する前記サブ周波数範囲に
応じて、前記第２のディレイレプリカの前記遅延時間を
切り換えることを特徴とする信号生成方法。 - 【請求項１４】 前記所定数範囲は、４以上１８以下で
あり、前記所定の周波数範囲は、２００ＭＨｚ以上３０
０ＭＨｚ以下である、ことを特徴とする請求項１３記載
の信号生成方法。 - 【請求項１５】 前記所定の周波数範囲は、２つの前記
サブ周波数範囲に分けられている、ことを特徴とする請
求項１３記載の信号生成方法。 - 【請求項１６】 前記２つの前記サブ周波数範囲は、２
００ＭＨｚ以上２５０ＭＨｚ以下の周波数範囲である第
１のサブ周波数範囲と、２５０ＭＨｚより大きく３００
ＭＨｚ以下の周波数範囲である第２のサブ周波数範囲と
からなる、ことを特徴とする請求項１５記載の信号生成
方法。 - 【請求項１７】 前記第１のディレイレプリカによる遅
延量を１６００ｐｓに固定設定し、 前記第２のディレイレプリカによる遅延時間を、前記第
１のサブ周波数範囲に関して、最小値１５８０ｐｓ及び
最大値２７２０ｐｓとなるように、且つ、前記第２のサ
ブ周波数範囲に関して、最小値１０８０ｐｓ及び最大値
１７２０ｐｓとなるように、設定する、ことを特徴とす
る請求項１６記載の信号生成方法。 - 【請求項１８】 メモリモジュールに搭載されたレジス
タであって、 互いに遅延時間が異なる複数の遅延回路を備えるディレ
イレプリカと、 少なくとも前記ディレイレプリカによりその動作が制御
され、外部クロックを基に内部クロックを生成するＤＬ
Ｌ回路と、 コマンド信号及びアドレス信号のうち少なくとも一方を
前記内部クロックに応答してラッチし、ラッチした信号
を内部コマンド信号及び内部アドレス信号のうち少なく
とも一方として出力するフリップフロップとを備えるこ
とを特徴とするレジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229039A JP2003044349A (ja) | 2001-07-30 | 2001-07-30 | レジスタ及び信号生成方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051225B2 (en) | 2002-05-22 | 2006-05-23 | Elpida Memory Inc. | Memory system, module and register |
| KR100588593B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 레지스터형 메모리 모듈 및 그 제어방법 |
| JP2008091006A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
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Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2071481A3 (en) * | 2000-09-14 | 2009-09-02 | Reverse Proteomics Research Institute Co., Ltd | Method system, apparatus and device for discovering and preparing chemical compounds for medical and other uses |
| KR100590855B1 (ko) * | 2003-10-14 | 2006-06-19 | 주식회사 하이닉스반도체 | 전류 소모의 감소를 위한 반도체 메모리 소자 |
| KR100678463B1 (ko) | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | 데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치 |
| KR100640629B1 (ko) | 2005-01-12 | 2006-10-31 | 삼성전자주식회사 | 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법 |
| KR100668498B1 (ko) * | 2005-11-09 | 2007-01-12 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력장치 및 방법 |
| KR100659159B1 (ko) * | 2005-12-07 | 2006-12-19 | 삼성전자주식회사 | 메모리 모듈 |
| KR100735548B1 (ko) * | 2006-01-10 | 2007-07-04 | 삼성전자주식회사 | 지연동기회로 및 방법 |
| KR100919243B1 (ko) * | 2007-01-17 | 2009-09-30 | 삼성전자주식회사 | 주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치 |
| US8151132B2 (en) * | 2008-08-13 | 2012-04-03 | Integrated Device Technology, Inc. | Memory register having an integrated delay-locked loop |
| JP5359798B2 (ja) * | 2009-11-10 | 2013-12-04 | ソニー株式会社 | メモリデバイスおよびその読み出し方法 |
| CN103840801B (zh) * | 2012-11-21 | 2017-07-18 | 晨星软件研发(深圳)有限公司 | 延迟电路 |
| JP2015053095A (ja) * | 2013-09-09 | 2015-03-19 | ソニー株式会社 | メモリ、メモリシステムおよびメモリの制御方法 |
| US10268541B2 (en) | 2016-08-15 | 2019-04-23 | Samsung Electronics Co., Ltd. | DRAM assist error correction mechanism for DDR SDRAM interface |
| US10169126B2 (en) * | 2016-10-12 | 2019-01-01 | Samsung Electronics Co., Ltd. | Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation |
| US10725672B2 (en) | 2016-10-12 | 2020-07-28 | Samsung Electronics Co., Ltd. | Memory module, memory controller and systems responsive to memory chip read fail information and related methods of operation |
| US10403335B1 (en) * | 2018-06-04 | 2019-09-03 | Micron Technology, Inc. | Systems and methods for a centralized command address input buffer |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179819A (ja) * | 1995-10-26 | 1997-07-11 | Hitachi Ltd | 同期データ転送システム |
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| US6003118A (en) * | 1997-12-16 | 1999-12-14 | Acer Laboratories Inc. | Method and apparatus for synchronizing clock distribution of a data processing system |
| JP2000048590A (ja) * | 1998-08-04 | 2000-02-18 | Fujitsu Ltd | 複数ビットのデータプリフェッチ機能をもつメモリデバイス |
| JP2001005554A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 半導体装置及びタイミング制御回路 |
| JP2002197863A (ja) * | 2000-12-26 | 2002-07-12 | Canon Inc | メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561466A (en) * | 1993-06-23 | 1996-10-01 | Nec Corporation | Video and audio data multiplexing into ATM cells with no dummy cell used and ATM cell demultiplexing |
| US6088774A (en) | 1996-09-20 | 2000-07-11 | Advanced Memory International, Inc. | Read/write timing for maximum utilization of bidirectional read/write bus |
| US6115318A (en) | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
| US5946712A (en) | 1997-06-04 | 1999-08-31 | Oak Technology, Inc. | Apparatus and method for reading data from synchronous memory |
| AU6310098A (en) * | 1998-03-12 | 1999-09-27 | Hitachi Limited | Data transmitter |
| US6407963B1 (en) * | 1999-10-19 | 2002-06-18 | Hitachi, Ltd. | Semiconductor memory device of DDR configuration having improvement in glitch immunity |
| US6333893B1 (en) * | 2000-08-21 | 2001-12-25 | Micron Technology, Inc. | Method and apparatus for crossing clock domain boundaries |
| JP2002109886A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体記憶装置 |
| US6556494B2 (en) * | 2001-03-14 | 2003-04-29 | Micron Technology, Inc. | High frequency range four bit prefetch output data path |
| JP4812976B2 (ja) * | 2001-07-30 | 2011-11-09 | エルピーダメモリ株式会社 | レジスタ、メモリモジュール及びメモリシステム |
| DE60203483T2 (de) * | 2002-06-14 | 2006-03-23 | Nokia Corp. | Elektronische Schaltung für geschalteten Leistungsverstärker und Verfahren zum Schalten der Ausgangsstufe eines geschalteten Verstärkers |
| US6696872B1 (en) * | 2002-09-23 | 2004-02-24 | Infineon Technologies Ag | Delay locked loop compensating for effective loads of off-chip drivers and methods for locking a delay loop |
-
2001
- 2001-07-30 JP JP2001229039A patent/JP2003044349A/ja active Pending
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179819A (ja) * | 1995-10-26 | 1997-07-11 | Hitachi Ltd | 同期データ転送システム |
| JPH10112182A (ja) * | 1996-08-13 | 1998-04-28 | Fujitsu Ltd | 半導体装置、半導体装置システム及びディジタル遅延回路 |
| US6003118A (en) * | 1997-12-16 | 1999-12-14 | Acer Laboratories Inc. | Method and apparatus for synchronizing clock distribution of a data processing system |
| JP2000048590A (ja) * | 1998-08-04 | 2000-02-18 | Fujitsu Ltd | 複数ビットのデータプリフェッチ機能をもつメモリデバイス |
| JP2001005554A (ja) * | 1999-06-18 | 2001-01-12 | Hitachi Ltd | 半導体装置及びタイミング制御回路 |
| JP2002197863A (ja) * | 2000-12-26 | 2002-07-12 | Canon Inc | メモリ制御装置、情報処理装置、メモリ制御方法及び記憶媒体 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051225B2 (en) | 2002-05-22 | 2006-05-23 | Elpida Memory Inc. | Memory system, module and register |
| KR100588593B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 레지스터형 메모리 모듈 및 그 제어방법 |
| US7554878B2 (en) | 2005-08-29 | 2009-06-30 | Samsung Electronics Co., Ltd. | Synchronous memory device |
| US7675791B2 (en) | 2005-08-29 | 2010-03-09 | Samsung Electronics Co., Ltd. | Synchronous memory device |
| JP2008091006A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
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