KR100583834B1 - 논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치 및 상기 메모리 장치를 이용한 메모리 시스템 - Google Patents

논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치 및 상기 메모리 장치를 이용한 메모리 시스템 Download PDF

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Abstract

논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치 및 상기 메모리 장치를 이용한 메모리 시스템이 개시된다. 외부로부터 입력되는 비활성화되는 칩 선택신호에 응답하여 논 파워다운 모드로 제어되는 본 발명에 따른 반도체 메모리 장치는, 칩 선택신호와 내부 클럭신호를 조합하여 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호를 발생하는 논 파워다운 제어부, 외부로부터 입력되는 클럭신호와 논 파워다운 제어신호를 조합하여 논 파워다운 구간에서 클락킹되지 않는 내부 클럭신호를 생성하는 클럭 발생부 및 외부로부터 입력되는 어드레스 신호를 내부 클럭신호에 응답하여 내부 어드레스 신호로서 출력하는 어드레스 버퍼를 포함하는 것을 특징으로 하며, 칩 선택신호가 비활성화되는 논 파워다운 모드에서 내부 어드레스가 발생되지 않도록 클럭 발생부 또는 어드레스 버퍼를 제어함으로써, 내부 어드레스를 이용하는 부하로의 전류 공급을 차단하며, 따라서, 논 파워다운 모드에서 불필요한 전류 소모를 크게 줄일 수 있다.
반도체, 메모리, 논 파워모드, 전류소모, 클럭신호

Description

논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치 및 상기 메모리 장치를 이용한 메모리 시스템{Semiconductor Memory Device for Reducing Current consumption in Non Power Down Mode And Memory System using the Semiconductor Memory Device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 장치의 동작설명을 위한 타이밍도이다.
도 3은 본 발명의 제1실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 회로도이다.
도 4는 도 3의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 6은 도 5의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제3실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 8은 도 7의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제4실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 10은 도 9의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 칩 선택신호가 비활성화되는 논 파워다운 모드(Non Power Down Mode) 또는 비선택 모드(Device Deselect Mode)에서 불필요하게 소모되는 전류를 감소시키기 위한 반도체 메모리 장치 및 상기 반도체 메모리 장치를 이용하는 메모리 시스템에 관한 것이다.
일반적으로, 반도체 메모리 장치는 시스템 제어부에서 제공되는 클럭신호에 응답하여, 어드레스, 커맨드, 데이터 등을 받아들인다. 한편, 복수의 반도체 메모리 장치들로 이루어진 메모리 시스템에서, 이용되는 반도체 메모리 장치에 대해서는, 칩 선택신호(Chip Select:CS)를 활성화하여 정상 동작이 이루어지도록 한다. 그리고, 이용되지 않는 나머지 반도체 메모리 장치들에 대해서는, 칩 선택신호를 비활성화하여 동작되지 않도록 제어한다. 그러나, 메모리 시스템에서 이들 복수의 반도체 메모리 장치들은 시스템 제어부로부터 제공되는 클럭신호, 어드레스, 커맨드, 데이터 등을 공유한다. 따라서, 칩 선택신호가 비활성화된 상태 즉, 논 파워다운 모드의 반도체 메모리 장치라도 클럭신호에 응답하여 어드레스, 데이터, 커맨드 등이 변화하게 된다. 한편, 논 파워다운 모드의 반도체 메모리 장치에서 클럭신호에 응답하여 어드레스가 변화하게 되면, 반도체 메모리 장치 내부에서 어드레스를 입력받는 회로들이 불필요하게 동작하며 이로인해 불필한 전류가 소모된다.
도 1은 종래의 반도체 메모리 장치를 개략적으로 나타내는 블록도이다. 도 1을 참조하여, 칩 선택 버퍼(15)는 CSb 패드(10)를 통해 수신되는 시스템 제어부(미도시)로부터 칩 선택신호(CSb)를 버퍼링한다. 클럭 발생부(25)는 CLK 패드(20)를 통해 수신되는 클럭신호(CLK)를 입력받아, 동작에 필요한 내부 클럭신호(iCLK)를 생성한다. 어드레스 버퍼(35)는 ADD 패드(30)를 통해 시스템 제어부(미도시)로부터 어드레스(ADD)를 입력받아 버퍼링하며, 이를 내부 클럭신호(iCLK)에 응답하여 내부 어드레스(iADD)로서 후단의 로드(LOAD, 40)로 출력한다. 여기서, 로드(40)는 도시되지는 않았지만 어드레스 버퍼(35)의 후단에 연결되어 내부 어드레스(iADD)를 입력받는 회로들을 나타낸다.
도 2는 도 1에 도시된 장치의 동작설명을 위한 타이밍도이다. 도 1 및 도 2를 참조하면, 칩 선택신호(CSb)가 "H"로 비활성화되는 논 파워다운 구간(R1)에서, 칩 선택신호(CSb)가 비활성화되더라도, 클럭 발생부(25)는 내부 클럭신호(iCLK)를 계속 발생함을 보인다. 또한, 어드레스 버퍼(35)도 어드레스(ADD)를 계속적으로 입력받고, 입력된 어드레스(ADD)를 내부 클럭신호(iCLK)의 상승단부(rising edge)에 응답하여 내부 어드레스(iADD)로서 계속 발생하며, 내부 어드레스(iADD)가 변화될 때마다 전류소모됨을 보인다. 즉, 종래의 반도체 메모리 장치는 논 파워다운 모드에서도 내부 어드레스(iADD)의 변화에 의해 불필요하게 전류가 소모된다는 문제점을 보인다.
본 발명이 이루고자 하는 기술적 과제는, 칩 선택신호가 비활성화되는 논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 복수의 상기 반도체 메모리 장치들을 이용한 메모리 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 외부로부터 입력되는 비활성화되는 칩 선택신호에 응답하여 논 파워다운 모드로 제어되는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는, 칩 선택신호와 내부 클럭신호를 조합하여 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호를 발생하는 논 파워다운 제어부, 외부로부터 입력되는 클럭신호와 논 파워다운 제어신호를 조합하여 논 파워다운 구간에서 클락킹되지 않는 내부 클럭신호를 생성하는 클럭 발생부 및 외부로부터 입력되는 어드레스 신호를 내부 클럭신호에 응답하여 내부 어드레스 신호로서 출력하는 어드레스 버퍼를 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 메모리 시스템에 관한 것이다. 본 발명의 메모리 시스템은 각각이, 클럭신호에 응답하여 동작하고, 대응되는 칩 선택신호가 비활성화 상태이면 논 파워다운 모드로 동작하며, 논 파워다운 모드에서는 어드레스가 인가되더라도 클럭신호에 응답하여 내부적으로 어드레스를 발생시키지 않도록 제어하는 복수의 반도체 메모리 장치들; 및 복수의 반도체 메모리 장치들로 어드레스 및 클럭신호를 공통으로 인가하고, 복수의 반도체 메모리 장치들 각각에 대응되는 칩 선택신호들을 제어하여 복수의 반도체 메모리 장치들 각각을 정상 동작 상태 또는 논 파워다운 모드로 제어하는 시스템 제어부를 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치 및 상기 반도체 메모리 장치를 이용한 메모리 시스템을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 제1실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 회로도이다. 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 논 파워다운 제어부(100), 클럭 발생부(300) 및 어드레스 버퍼(400)를 포함하여 구성된다. 한편, 도 3에서 부하(700)는 반도체 메모리 장치에서 어드레스 버퍼(400) 후단에는 연결되는 회로들을 나타내며, 도시된 바와 같이 부하(700)는 저항(702) 및 커패시턴스(704)로 등가화되어 표현될 수 있다.
상기 논 파워다운 제어부(100)는 칩 선택신호(CSb)와 내부 클럭신호(iCLK)를 조합하여 칩 선택신호(CSb)가 비활성화되는 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호(NP_CNT)를 발생한다. 한편, 칩 선택신호(CSb)는 반도체 메모리 장치 내부에서 이용될 때, 규정된 셋업/홀드 타임을 위해 칩 선택신호(CSb)를 소정 시간 지연한 내부 칩 선택신호(iCSb)를 이용하는 것이 바람직하다. 그러나, 논 파워다운 제어부(100)는 칩 선택신호(CSb)의 변화에 응답한 빠른 제어 동작을 위해 지연되기 전의 칩 선택신호(CSb)를 이용하는 것이 바람직하다. 여기서, 셋업/홀드 타임은 반도체 메모리 장치의 안정된 동작을 위해 클럭신호가 발생되기 전/후 커맨드, 어드레스, 데이터 등이 유지되어야 하는 최소한의 시간이다.
논 파워다운 제어부(100)는 구체적으로, 제어신호 발생부(150) 및 낸드 게이트(150)를 포함하여 구성되며, 제어신호 발생부(150)는 인버터들(105, 110, 115, 120, 125), 전송게이트들(TG1,TG2), 래치(140) 및 트랜지스터(T1)를 포함하여 구성된다. 먼저, 제어신호 발생부(150)는 내부 클럭신호(iCLK)에 응답하여, 칩 선택신호(CSb)가 비활성화 상태이면 활성화되는 내부 제어신호(iCNT)를 발생한다. 구체적으로, 인버터(105)는 칩 선택신호(CSb)를 반전하고, 인버터(110)는 반전된 칩 선택신호를 다시 반전한다. 또한, 인버터(115)는 내부 클럭신호(iCLK)를 반전하고, 인버터(120)는 반전된 내부 클럭신호를 다시 반전한다. 전송 게이트(TG1)는 인버터(115)의 출력신호가 "L"이고 인버터(120)의 출력신호가 "H"일 때, 인버터(110)의 출력신호를 후단으로 전송한다. 트랜지스터(T1)는 반전된 칩 선택신호가 "H"이면 온(ON)되어 전송게이트(TG1)의 출력을 "L"로 제어하고, 반전된 칩 선택신호가 "L"이면 오프(OFF)된다. 인버터들(130 및 135)로 구성된 래치(140)는 전송 게이트(TG1)의 출력을 래치하며, 인버터(125)는 래치(140)에서 래치된 신호를 반전한다. 전송 게이트(TG2)는 인버터(115)의 출력신호가 "H"이고 인버터(120)의 출력신호가 "L"일 때, 인버터(125)의 출력신호를 후단으로 전송한다. 계속해서, 낸드 게이트 (160)는 내부 제어신호(iCNT)와 칩 선택신호(CSb)를 반전 논리곱하고, 그 결과를 논 파워다운 제어신호(NP_CNT)로서 출력한다.
계속해서, 클럭 발생부(300)는 외부로부터 입력되는 클럭신호(CLK)와 논 파워다운 제어신호(NP_CNT)를 조합하여 반도체 메모리 장치의 동작을 위한 내부 클럭신호(iCLK)를 생성한다. 구체적으로, 클럭 발생부(300)는 플립플롭(310), 지연기(315), 인버터(320,330) 및 낸드 게이트(325)를 포함하여 구성된다. 먼저, 플립플롭(310)은 입력되는 클럭신호(CLK)를 인에이블 신호(En)에 응답하여 출력한다. 지연기(315)는 플립플롭(310)에서 출력되는 신호를 소정시간 지연하고, 인버터(320)는 지연기(315)에서 지연된 신호를 반전한다. 낸드 게이트(325)는 플립플롭(310)의 출력신호, 인버터(320)의 출력신호 및 논 파워다운 제어신호(NP_CNT)를 반전 논리곱한다. 인버터(330)는 낸드 게이트(325)에서 반전 논리곱된 결과를 반전하여, 칩 선택신호(CSb)가 "H"로 활성화되는 구간에서는 클락킹하지 않는 내부 클럭신호(iCLK)를 출력한다.
어드레스 버퍼(400)는 외부로부터 입력되는 어드레스 신호(ADD)를 상기 내부 클럭신호(iCLK)에 응답하여 내부 어드레스 신호(iADD)로서 출력한다. 구체적으로, 어드레스 버퍼(400)는 플립플롭(405, 420), 지연기(410), 인버터들(415 및 440) 및 래치(425)를 포함하여 구성된다. 플립플롭(405)은 인에이블 신호(En)에 응답하여 어드레스 신호(ADD)를 받아들여 출력하고, 지연기(410)는 해당 반도체 메모리 장치에서 어드레스 신호(ADD)에 대해 규정된 셋업/홀드 타임을 위해 플립플롭(405)의 출력신호를 소정시간 지연시킨다. 인버터(415)는 지연기(410)의 출력신호를 반전한 다. 플립플롭(420)은 입력단자(D)로 지연기(410)의 출력신호를, 반전 입력단자(Db)로 인버터(415)의 출력신호를 각각 받아들여 내부 클럭신호(iCLK)에 응답하여 출력한다. 인버터들(430 및 435)로 구성된 래치(425)는 플립플롭(420)의 출력신호를 래치하고, 인버터(440)는 래치(425)에서 래치된 신호를 반전하여 내부 어드레스 신호(iADD)로서 출력한다.
도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 이제, 도 3 및 도 4를 참조하여 도 3에 도시된 장치의 동작을 구체적으로 설명한다.
도 3 및 도 4를 참조하여, 칩 선택신호(CSb)가 "L"로 활성화되는 P1 시점에서는 낸드 게이트(160)의 동작에 의해 논 파워다운 제어신호(NP_CNT)는 "H"로 비활성화된다. 다음으로, 칩 선택신호(CSb)가 "H"로 비활성화되는 시점 P2 부근의 구간을 살펴보면, 먼저, 칩 선택신호(CSb)가 "L"이고 내부 클럭신호(iCLK)가 "L"일 때, 트랜지스터(T1)와 전송 게이트(TG2)의 동작에 의해 내부 제어신호(iCNT)는 "L"레벨로 된다. 이후, 내부 클럭신호(iCLK)가 "H"로 되면 전송 게이트(TG2)는 오프되며, 따라서 내부 제어신호(iCNT)는 "L" 상태를 유지한다. 이 때, 래치(140)는 칩 선택신호(CSb)가 "L"레벨이면 "H"레벨을, 칩 선택신호(CSb)가 "H"레벨이면 "L"레벨을 각각 래치한다. 이처럼, 래치(140)가 "L"레벨을 래치한 상태에서 내부 클럭신호(iCLK)가 "L"로 되면 전송 게이트(TG2)의 동작에 의해 내부 제어신호(iCNT)는 "H"레벨로 된다. 이때, 낸드 게이트(160)는 내부 제어신호(iCNT) 및 칩 선택신호(CSb)가 모두 "H"레벨이므로, 논 파워다운 제어신호(NP_CNT)는 "L"레벨로 활성화된다. 결국, 논 파워다운 제어신호(NP_CNT)는 칩 선택신호(CSb)가 "H"로 비활성화되는 논 파워다운 구간(R1)에서 "L"로 활성화되며, 논 파워다운 제어신호(NP_CNT)를 입력으로하는 낸드 게이트(325)의 동작에 의해, 클럭 발생부(300)는 논 파워다운 구간(R1)에서 클럭킹하지 않는 내부 클럭신호(iCLK)를 발생하게 된다. 또한, 내부 클럭신호(iCLK)에 응답하여 지연된 어드레스신호(ADD_D)를 받아들이는 플립플롭(420)의 동작에 의해 논 파워다운 구간(R1)에서 내부 어드레스 신호(iADD)의 변화가 거의 없으며, 결국, 논 파워다운 구간(R1)에서 내부 어드레스신호(iADD)의 변화에 의한 전류 소모가 거의 없음을 알 수 있다.
도 5는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 나타내는 회로도로서, 도 3의 논 파워다운 제어부(100)가 논 파워다운 제어부(500)로 대체됨을 보인다. 도 5에 도시된 회로에서 도 1에 도시된 회로와 동일한 참조번호가 부여된 회로들은 동일한 기능을 수행하므로 해당 회로들에 대한 기능 설명을 생략한다.
도 5를 참조하여, 논 파워다운 제어부(500)는 칩 선택신호(CSb)를 이용하여 반도체 메모리 장치가 비선택되는 구간에서 비활성화되는 논 파워다운 제어신호(NP_CNT)를 발생한다. 구체적으로, 논 파워다운 제어부(500)는 지연기(520), 낸드 게이트(520) 및 인버터들(530,540)을 포함하여 구성된다. 지연기(520)는 칩 선택신호(CSb)를 소정시간 지연시킨다. 낸드 게이트(520)는 칩 선택신호(CSb)와 지연기(510)에서 지연된 칩 선택신호를 반전 논리곱하고, 인버터(530)는 낸드 게이트(520)의 출력신호를 반전하고, 인버터(540)는 인버터(530)에 의해 반전된 신호를 다시 반전하여 논 파워다운 제어신호(NP_CNT)로서 클럭 발생부(300)로 출력한다.
도 6은 도 5에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 이제, 도 5 및 도 6을 참조하여 도 3에 도시된 장치의 동작을 구체적으로 설명한다.
도 5 및 도 6을 참조하여, 칩 선택신호(CSb)와 지연된 칩 선택신호(CSb_D)를 반전 논리합하는 낸드 게이트(520)의 동작에 의해, 논 파워다운 제어신호(NP_CNT)는 칩 선택신호(CSb)가 "H"로 비활성화되는 논 파워다운 구간(R1)에서 "L"로 활성화되며, 논 파워다운 제어신호(NP_CNT)를 입력으로하는 낸드 게이트(325)의 동작에 의해, 클럭 발생부(300)는 논 파워다운 구간(R1)에서 클럭킹하지 않는 내부 클럭신호(iCLK)를 발생하게 된다. 또한, 내부 클럭신호(iCLK)에 응답하여 지연된 어드레스신호(ADD_D)를 받아들이는 플립플롭(420)의 동작에 의해 논 파워다운 구간(R1) 에서 내부 어드레스 신호(iADD)의 변화가 없으며, 결국, 논 파워다운 구간(R1)에서 내부 어드레스신호(iADD)의 변화에 의한 전류 소모가 거의 없음을 알 수 있다.
이상에서 설명된 바와 같이, 도 3 및 도 5에 도시된 반도체 메모리 장치는 논 파워다운 모드에서 내부 클럭신호(iCLK)가 발생되지 않도록 논 파워다운 제어부(100 또는 500)가 클럭 발생부(300)를 제어하며, 내부 클럭신호(iCLK)에 응답하여 동작하는 어드레스 버퍼(400)는 논 파워다운 모드에서 내부 어드레스(iADD)가 발생되지 않도록 제어된다. 이처럼, 논 파워다운 모드에서 내부 어드레스(iADD)가 변화하지 않으므로, 내부 어드레스(iADD)를 이용하는 부하(700)에 전류 공급이 차단되며, 결국, 논 파워다운 모드에서 불필요한 전류 소모를 크게 줄일 수 있다.
도 7은 본 발명의 제3실시예에 따른 반도체 메모리 장치를 개략적으로 나타 내는 블록도로서, 도 3의 클럭 발생부(300) 및 어드레스 버퍼(400)가 클럭 발생부(600) 및 어드레스 버퍼(800)으로 각각 대체됨을 보인다. 도 7에 도시된 회로에서 도 1에 도시된 회로와 동일한 참조번호가 부여된 회로들은 동일한 기능을 수행하므로 해당 회로들에 대한 기능 설명을 생략한다.
도 7을 참조하여, 클럭 발생부(600)는 외부로부터 입력되는 클럭신호(CLK)를 이용하여 반도체 메모리 장치 동작을 위한 내부 클럭신호(iCLK)를 생성한다. 구체적으로, 클럭 발생부(600)는 플립플롭(610), 지연기(615), 인버터(620,630) 및 낸드 게이트(625)를 포함하여 구성된다. 먼저, 플립플롭(610)은 인에이블 신호(En)에 응답하여 클럭신호(CLK)를 받아들여 출력한다. 지연기(615)는 플립플롭(610)에서 출력되는 신호를 소정시간 지연하고, 인버터(620)는 지연기(615)에서 지연된 신호를 반전한다. 낸드 게이트(625)는 플립플롭(610)의 출력신호 및 인버터(620)의 출력신호를 반전 논리곱한다. 인버터(330)는 낸드 게이트(325)에서 반전 논리곱된 결과를 반전하고, 이를 내부 클럭신호(iCLK)로서 출력한다.
어드레스 버퍼(800)는 외부로부터 입력되는 어드레스 신호(ADD)를 내부 클럭신호(iCLK)에 응답하여 입력하고, 입력된 어드레스 신호를 논 파워다운 제어신호(NP_CNT)와 논리 조합하여 내부 어드레스 신호(iADD)로서 출력한다. 구체적으로, 어드레스 버퍼(800)는 플립플롭(805, 820), 지연기(810), 인버터들(815 및 840) 및 래치(825)를 포함하여 구성된다. 플립플롭(805)은 인에이블 신호(En)에 응답하여 어드레스 신호(ADD)를 받아들여 출력하고, 지연기(810)는 해당 반도체 메모리 장치에서 어드레스 신호(ADD)에 대해 규정된 셋업/홀드 타임을 위해 플립플롭(805)의 출력신호를 소정시간 지연시킨다. 인버터(815)는 지연기(810)의 출력신호를 반전한다. 플립플롭(820)은 내부 클럭신호(iCLK)에 응답하여 입력단자(D)로 지연기(810)의 출력신호를, 반전 입력단자(Db)로 인버터(415)의 출력신호를 각각 받아들여 출력한다. 낸드 게이트(830) 및 인버터(835)로 구성된 래치(825)는 플립플롭(820)의 출력신호와 논 파워다운 제어신호(NP_CNT)를 반전 논리곱한 후 래치하고, 인버터(840)는 래치(825)에서 래치된 신호를 반전하여 내부 어드레스 신호(iADD)로서 출력한다.
도 8은 도 7에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 계속하여, 도 8에 도시된 장치의 동작을 구체적으로 설명한다.
도 7 및 도 8을 참조하면, 클럭 발생부(600)는 클럭신호(CLK)의 중앙에서 펄스가 발생되는 내부 클럭신호(iCLK)를 도시된 바와 같이 생성한다. 어드레스 버퍼(800)의 래치(830)는 칩 선택신호(CSb)가 "H"로 비활성화되는 논 파워다운 구간(R1)에서 "L"로 활성화되는 논 파워다운 제어신호(NP_CNT)와 플립플롭(820)의 출력신호(F_OUT)를 반전 논리곱하여 래치하므로, 도시된 바와 같이 논 파워다운 영역에서 내부 어드레스 신호(iADD)의 변화가 없도록 제어된다. 결국, 논 파워다운 영역에서 내부 어드레스신호(iADD)의 변화에 의한 전류 소모가 거의 없음을 알 수 있다.
도 9는 본 발명의 제4실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도로서, 도 7의 논 파워다운 제어부(100)가 도 5의 논 파워다운 제어부(500)로 대체됨을 보인다. 따라서, 도 9의 각 부의 기능은 도 5 및 도 7을 참조하 여 설명되므로 여기서는 그 상세한 설명을 생략한다.
도 10은 도 9에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 계속하여 도 9에 도시된 장치의 동작을 구체적으로 설명한다.
도 9 및 도 10을 참조하면, 논 파워다운 제어부(500)는 칩 선택신호(CSb)와 지연된 칩 선택신호(CSb_D)를 반전논리곱하여 논 파워다운 제어신호(NP_CNT)를 생성한다. 클럭 발생부(600)는 클럭신호(CLK)의 중앙에서 펄스가 발생되는 내부 클럭신호(iCLK)를 도시된 바와 같이 생성한다. 어드레스 버퍼(800)의 래치(830)는 칩 선택신호(CSb)가 "H"인 논 파워다운 구간(R1)에서 활성화되는 논 파워다운 제어신호(NP_CNT)와 플립플롭(820)의 출력신호(F_OUT)를 반전 논리곱하여 래치한다. 그러므로, 도시된 바와 같이 논 파워다운 구간(R1)에서 내부 어드레스 신호(iADD)의 변화가 없도록 제어된다. 결국, 논 파워다운 (R1)에서 내부 어드레스신호(iADD)의 변화에 의한 전류 소모가 거의 없음을 알 수 있다.
이상에서 설명된 바와 같이, 도 7 및 도 9에 도시된 반도체 메모리 장치는 논 파워다운 모드에서 내부 어드레스(iADD)가 발생되지 않도록 논 파워다운 제어부(100 또는 500)가 어드레스 버퍼(800)를 직접 제어한다. 이처럼, 논 파워다운 모드에서 내부 어드레스(iADD)가 변화하지 않으므로, 내부 어드레스(iADD)를 이용하는 부하(700)에 전류 공급이 차단되며, 따라서, 논 파워다운 모드에서 불필요한 전류 소모를 크게 줄일 수 있다.
도 11은 본 발명의 일실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도로서, 시스템 제어부(900)와, 복수의 반도체 메모리 장치들(950_1, 950_2 ... 950_n)을 포함하는 메모리부를 포함하여 구성된다. 여기서, 복수의 반도체 메모리 장치들(950_1, 950_2 ... 950_n)은 도 3, 도 5, 도 7 또는 도 9를 참조하여 설명된 반도체 메모리 장치이다.
도 11을 참조하여, 시스템 제어부(900)는 메모리부(950)로 커맨드(COM), 어드레스(ADD), 클럭신호(CLK) 및 데이터(Data)를 인가하여 메모리부(950)의 동작을 제어한다. 또한, 메모리부(950)를 구성하는 복수의 반도체 메모리 장치들(950_1, 950_2, ..., 950_n) 각각의 선택 여부를 제어하기 위한 칩 선택신호들(CSb_1, CSb_2, ..., CSb_n)을 메모리부(950)로 인가한다. 이 때, 시스템 제어부(900)는 복수의 반도체 메모리 장치들(950_1, 950_2, ..., 950_n) 중, 하나의 반도체 메모리 장치에 대해 활성화된 칩 선택신호를 인가하여 정상 동작을 제어하며, 나머지 반도체 메모리 장치들로는 비활성화된 칩 선택신호를 인가하여 논 파워다운 모드로 제어한다.
복수의 반도체 메모리 장치들(950_1, 950_2, ..., 950_n) 각각은 시스템 제어부(900)로부터 인가되는 커맨드(COM), 어드레스(ADD), 클럭신호(CLK) 및 데이터(Data)를 공유하며, 각각에 대응하는 칩 선택신호(CSb_1, CSb_2, ..., CSb_n)에 응답하여 정상적으로 동작하거나 또는 논 파워다운 모드로 제어된다. 한편, 복수의 반도체 메모리 장치들(950_1, 950_2, ..., 950_n) 각각은 칩 선택신호(CSb_1, CSb_2, ..., CSb_n)에 응답하여 논 파워다운 모드로 제어될 때, 도 3, 도 5, 도 7 또는 도 9를 참조하여 설명된 바와 같이, 시스템 제어부(900)로부터 어드레스(ADD)가 입력되더라도 내부적으로 어드레스가 발생되지 않도록 제어함으로써, 불필요한 전류 소모를 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 칩 선택신호가 비활성화되는 논 파워다운 모드에서 내부 어드레스(iADD)가 발생되지 않도록 클럭 발생부 또는 어드레스 버퍼를 제어함으로써, 내부 어드레스를 이용하는 부하로의 전류 공급을 차단하며, 따라서, 논 파워다운 모드에서 불필요한 전류 소모를 크게 줄일 수 있다.

Claims (8)

  1. 외부로부터 입력되는 비활성화되는 칩 선택신호에 응답하여 논 파워다운 모드로 제어되는 반도체 메모리 장치에 있어서,
    상기 칩 선택신호와 내부 클럭신호를 조합하여 상기 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호를 발생하는 논 파워다운 제어부;
    외부로부터 입력되는 클럭신호와 상기 논 파워다운 제어신호를 조합하여 상기 내부 클럭신호를 생성하는 클럭 발생부; 및
    외부로부터 입력되는 어드레스 신호를 상기 내부 클럭신호에 응답하여 내부 어드레스 신호로서 출력하는 어드레스 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 논 파워다운 제어부는
    상기 내부 클럭신호에 응답하여, 상기 칩 선택 신호가 비활성화 상태이면 활성화 되는 내부 제어신호를 발생하는 제어신호 발생부; 및
    상기 내부 제어신호와 상기 칩 선택신호를 반전 논리곱하여 상기 논 파워다운 제어신호로서 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 어드레스 버퍼는
    상기 인에이블 신호에 응답하여 상기 어드레스 신호를 받아들여 출력하는 제1플립플롭;
    상기 제1플립플롭의 출력신호를 소정시간 지연시키는 지연기;
    상기 지연기의 출력신호를 반전하는 인버터;
    입력단자로 상기 지연기의 출력신호를, 반전 입력단자로 상기 인버터의 출력신호를 각각 받아들여 상기 내부 클럭신호에 응답하여 출력하는 제2플립플롭; 및
    상기 제2플립플롭의 출력신호를 래치하여 궁극적으로 상기 내부 어드레스 신호를 생성하는 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 외부로부터 입력되는 비활성화되는 칩 선택신호에 응답하여 논 파워다운 모드로 제어되는 반도체 메모리 장치에 있어서,
    상기 칩 선택신호와 상기 칩 선택신호가 소정시간 지연된 신호를 논리 조합하여 상기 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호를 발생하는 논 파워다운 제어부;
    외부로부터 입력되는 클럭신호와 상기 논 파워다운 제어신호를 조합하여 상기 논 파워다운 구간에서 클락킹되지 않는 내부 클럭신호를 생성하는 클럭 발생부; 및
    외부로부터 입력되는 어드레스 신호를 상기 내부 클럭신호에 응답하여 내부 어드레스 신호로서 출력하는 어드레스 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 논 파워다운 제어부는
    상기 칩 선택신호를 소정시간 지연시키는 지연기; 및
    상기 칩 선택신호와 상기 지연기에서 지연된 칩 선택신호를 반전 논리곱하여 상기 논 파워다운 제어신호로서 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 외부로부터 입력되는 비활성화되는 칩 선택신호에 응답하여 논 파워다운 모드로 제어되는 반도체 메모리 장치에 있어서,
    상기 칩 선택신호와 내부 클럭신호를 조합하여 상기 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호를 발생하는 논 파워다운 제어부;
    외부로부터 입력되는 클럭신호와 상기 클럭신호를 소정시간 지연한 신호를 논리조합하여 상기 반도체 메모리 장치 동작을 위한 상기 내부 클럭신호로서 생성하는 클럭 발생부; 및
    외부로부터 입력되는 어드레스 신호를 상기 내부 클럭신호에 응답하여 입력 하고, 입력된 어드레스 신호를 상기 논 파워다운 제어신호와 논리 조합하여 상기 논 파워다운 구간에서 어드레스가 발생되지 않는 내부 어드레스 신호로서 출력하는 어드레스 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 외부로부터 입력되는 비활성화되는 칩 선택신호에 응답하여 논 파워다운 모드로 제어되는 반도체 메모리 장치에 있어서,
    상기 칩 선택신호와 상기 칩 선택신호가 소정시간 지연된 신호를 논리 조합하여 상기 논 파워다운 구간에서 활성화되는 논 파워다운 제어신호를 발생하는 논 파워다운 제어부;
    외부로부터 입력되는 클럭신호를 이용하여 상기 반도체 메모리 장치 동작을 위한 내부 클럭신호를 생성하는 클럭 발생부; 및
    외부로부터 입력되는 어드레스 신호를 상기 내부 클럭신호에 응답하여 입력하고, 입력된 어드레스 신호를 상기 논 파워다운 제어신호와 논리 조합하여 상기 논 파워다운 구간에서 어드레스가 발생되지 않는 내부 어드레스 신호로서 출력하는 어드레스 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 각각은, 클럭신호에 응답하여 동작하고, 대응되는 칩 선택신호가 비활성화 상태이면 논 파워다운 모드로 동작하며, 상기 논 파워다운 모드에서는 어드레스가 인가되더라도 상기 클럭신호에 응답하여 내부적으로 어드레스를 발생시키지 않도록 제어하는 복수의 반도체 메모리 장치들; 및
    상기 복수의 반도체 메모리 장치들로 상기 어드레스 및 상기 클럭신호를 공통으로 인가하고, 상기 복수의 반도체 메모리 장치들 각각에 대응되는 상기 칩 선택신호들을 제어하여 상기 복수의 반도체 메모리 장치들 각각을 정상 동작 상태 또는 상기 논 파워다운 모드로 제어하는 시스템 제어부를 포함하는 것을 특징으로 하는 메모리 시스템.
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