KR100728562B1 - 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 - Google Patents

반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 Download PDF

Info

Publication number
KR100728562B1
KR100728562B1 KR1020050115080A KR20050115080A KR100728562B1 KR 100728562 B1 KR100728562 B1 KR 100728562B1 KR 1020050115080 A KR1020050115080 A KR 1020050115080A KR 20050115080 A KR20050115080 A KR 20050115080A KR 100728562 B1 KR100728562 B1 KR 100728562B1
Authority
KR
South Korea
Prior art keywords
signal
enable signal
output
clock enable
unit
Prior art date
Application number
KR1020050115080A
Other languages
English (en)
Other versions
KR20070056445A (ko
Inventor
박낙규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050115080A priority Critical patent/KR100728562B1/ko
Publication of KR20070056445A publication Critical patent/KR20070056445A/ko
Application granted granted Critical
Publication of KR100728562B1 publication Critical patent/KR100728562B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치의 파워다운 모드에서 원하지 않는 내부 클럭이 발생하지 않도록 하기 위한 클럭 인에이블 신호 발생 장치를 제시한다. 본 발명의 클럭 인에이블 신호 발생 장치는 파워다운 인에이블 신호에 응답하여 출력되는 클럭 인에이블 신호의 레벨을 지정된 시간 동안 유지하여, 상기 클럭 인에이블 신호에 의해 상기 지정된 시간 동안 내부 클럭 발생 장치를 디스에이블시킴으로써, 반도체 메모리 장치의 파워다운 모드 여부를 결정하는 클럭 인에이블 신호를 제어하는 데 있어서, 파워다운 인에이블 신호의 지연 모델링된 신호가 디스에이블될 때까지 클럭 인에이블 신호가 파워다운시의 레벨을 유지하도록 함으로써, 파워다운 모드에서 불필요한 내부 클럭이 발생하는 것을 방지할 수 있다.
파워다운, 클럭 인에이블 신호

Description

반도체 메모리 장치의 클럭 인에이블 신호 발생 장치{Apparatus for Generating of Clock Enable Signal in Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치에서 어드레스, 명령어 및 클럭 신호 전송 과정을 설명하기 위한 도면,
도 2는 도 1에 도시한 클럭 인에이블 신호 발생 장치의 상세 회로도,
도 3 및 도4는 도 2에 도시한 클럭 인에이블 신호 발생 장치를 구비한 반도체 메모리 장치에서 파워다운 모드시의 동작을 설명하기 위한 타이밍도,
도 5a 및 5b는 본 발명에 의한 클럭 인에이블 신호 발생 장치의 구성도,
도 6은 도 5에 도시한 펄스 발생부의 상세 회로도,
도 7은 도 5에 도시한 클럭 인에이블 신호 발생 장치를 구비한 반도체 메모리 장치에서 파워다운 모드시의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 어드레스 리시버/버퍼 120 : 명령어 리시버/버퍼
130 : 클럭 리시버/버퍼 140 : 어드레스 래치부
150 : 명령어 래치부 160 : 내부 클럭 발생 장치
170 : 클럭 인에이블 신호 래치부 180 : 명령어 디코더
190, 200 : 클럭 인에이블 신호 발생 장치
210 : 파워다운 인에이블 신호 생성부 212 : 구동부
214 : 래치부 216 : 전송 및 래치부
220 : 지연 모델링부 230 : 펄스 발생부
240 : 스위칭부 250 : 레벨 유지부
260 : 버퍼
본 발명은 클럭 인에이블 신호 발생 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 파워다운 모드에서 원하지 않는 내부 클럭이 발생하지 않도록 하기 위한 클럭 인에이블 신호 발생 장치에 관한 것이다.
휴대용 전자 장치의 사용이 점차 확대되고 있는 상황에서 저전력 메모리의 필요성은 더욱 커지고 있으며, 반도체 메모리 장치는 낮은 전력 소모량으로 높은 셀 용량과 빠른 속도를 보장할 수 있도록 설계된다. 따라서, 반도체 메모리 장치는 데이터 액세스 동작을 수행하지 않을 때 구동 전류를 최소한으로 사용하는 파워다운 모드로 동작하게 된다.
일반적으로, 반도체 메모리 장치는 클럭 인에이블 신호가 비활성화됨에 따라 파워다운 모드로 진입하여, 파워다운 모드를 유지하다가 클럭 인에이블 신호가 활성화되면 파워다운 모드를 해제하게 된다. 클럭 인에이블 신호는 외부 칩셋과 반 도체 메모리 장치 간의 인터페이싱을 위한 신호로서, 외부 칩셋으로부터 메모리 장치로 입력되는 클럭 신호를 메모리 코어 영역으로 전달할 지의 여부를 결정하는 기준 신호가 된다.
즉, 반도체 메모리 장치는 클럭 인에이블 신호가 활성화된 상태에서만 클럭 신호를 메모리 코어 영역으로 전달하고, 클럭 인에이블 신호가 비활성화된 상태에서는 클럭 신호를 메모리 코어 영역으로 전달하지 않는 파워다운 모드를 유지하도록 한다.
도 1은 일반적인 반도체 메모리 장치에서 어드레스, 명령어 및 클럭 신호 전송 과정을 설명하기 위한 도면이다.
도 1에 도시한 것과 같이, 외부 어드레스 신호(A0~An)는 어드레스 리시버/버퍼(110)에서 내부 레벨로 전환된 후(A0Z_OUT~AnZ_OUT) 어드레스 래치부(140)를 통해 내부 어드레스 신호(INT_A0~INT_An)로 출력되고, 명령어(CS, RAS, CAS, WE)는 명령어 리시버/버퍼(120)에서 내부 레벨로 전환된 후(CSZ_OUT, RASZ_OUT, CASZ_OUT, WEZ_OUT) 명령어 래치부(150)에서 내부 명령어 신호(CS2/CS2Z, RAS2/RAS2Z, CAS2/CAS2Z, WE2/WE2Z)로 출력된다. 그리고, 명령어 래치부(150)의 출력 신호(CS2/CS2Z, RAS2/RAS2Z, CAS2/CAS2Z, WE2/WE2Z)는 명령어 디코더(180)로 입력되어, 모드 레지스터 셋(MREG), 액티브 신호(ACTIVE), 프리차지 신호(PRECHARGE), 라이트 신호(WRITE) 및 리드 신호(READ)로 출력된다.
또한, 외부 클럭 신호(CLK)는 클럭 리시버/버퍼(130)에서 내부 레벨로 변환된 후(CLKZ_OUT) 내부 클럭 발생 장치(160)로 입력되며, 내부 클럭 발생 장치(160) 는 클럭 리시버/버퍼(130)에서 레벨 변환된 클럭 신호(CLKZ_OUT)와 펄스 발생 신호(PULSE_GEN)를 입력으로 하여, 내부 클럭 신호(INT_CLK) 및 클럭 인에이블 신호 래치부(170) 제어 신호(CLKZ_CKE)를 출력한다.
아울러, 외부 클럭 인에이블 신호(CKE)는 클럭 리시버/버퍼(130)에서 내부 레벨로 변환된 후(CKEZ_OUT) 클럭 인에이블 신호 래치부(170)로 입력되며, 클럭 인에이블 신호 래치부(170)는 내부 클럭 발생 장치(160)에서 출력되는 제어 신호(CLKZ_CKE)에 따라 내부 클럭 인에이블 신호(CKE2/CKE2Z)를 출력한다.
이어서, 클럭 인에이블 신호 래치부(170)의 출력 신호인 내부 클럭 인에이블 신호(CKE2/CKE2Z)는 클럭 인에이블 신호 발생 장치(190)로 입력되고, 클럭 인에이블 신호 발생 장치(190)는 클럭 신호(CLKZ_OUT) 및 파워-업 신호(PWRUP)에 따라 클럭 인에이블 신호(CKEZ_CLK_EN) 및 리시버/버퍼 구동 신호(CKEZ_CA_EN)를 출력한다. 그리고, 리시버/버퍼 구동 신호(CKEZ_CA_EN)는 어드레스 리시버/버퍼(110) 및 명령어 리시버/버퍼(120)의 온/오프를 제어한다.
파워다운 모드에서, 외부 클럭 인에이블 신호(CKE)는 로우 레벨로 천이하고, 이에 따라 클럭 리시버/버퍼(130)로부터 출력되는 레벨 변환된 클럭 인에이블 신호(CKEZ_OUT)은 하이 레벨이 된다. 아울러, 내부 클럭 발생 장치(160)에서 출력되는 제어 신호(CLKZ_CKE)에 의해 클럭 인에이블 신호 래치부(170)가 레벨 변환된 클럭 인에이블 신호(CKEZ_OUT)의 레벨을 래치하여 내부 클럭 인에이블 신호(CKE2, CKE2Z)를 출력하고, 이는 클럭 인에이블 신호 발생 장치(190)로 입력되어, 클럭 인에이블 신호(CKE_CLK_EN)로 출력된다.
도 2는 도 1에 도시한 클럭 인에이블 신호 발생 장치의 상세 회로도이다.
파워다운 모드에서 내부 클럭 인에이블 신호(CKE2Z)가 하이 레벨이 되면, 제 1 MOS 트랜지스터(Q1)가 턴온되고 제 2 MOS 트랜지스터(Q2)가 턴오프되며, 초기 파워-업시에 제 3 MOS 트랜지스터(Q3)가 턴오프되고 제 4 MOS 트랜지스터(Q4)가 턴온되어 래치부(192)로는 하이 레벨의 신호가 입력된다.
래치부(192)로부터 출력되는 로우 레벨의 신호(CKEZ_CA_EN_PRE)는 반전되어 리시버/버퍼 구동 신호(CKEZ_CA_EN)로 사용되고, 이 신호에 따라 어드레스 리시버/버퍼(110) 및 명령어 리시버/버퍼(120)는 턴오프된다.
아울러, 래치부(192)의 출력 신호는 클럭 리시버/버퍼(130)에서 출력되는 레벨 변환된 클럭 신호(CLK_0UT, CLKZ_OUT)에 의해 구동되는 전송 및 래치부(194)로 입력되어, 전송 및 래치부(194)를 통해 파워다운 인에이블 신호(NET)가 소정 폭의 펄스를 갖는 신호로 출력되도록 한다.
한편, 파워다운 인에이블 신호(NET)의 반전 신호(CKEZ_CLK_EN_PRE)는 지연 모델링부(196)에서 지연되어 출력되고(CKEZ_CLK_EN_PRE_DELAY), 비교부(198)는 파워다운 인에이블 신호(NET)의 반전 신호(CKEZ_CLK_EN_PRE)와 이의 지연 신호(CKEZ_CLK_EN_PRE_DELAY)를 비교하여, 클럭 인에이블 신호(CKEZ_CLK_EN)를 출력한다. 여기에서, 지연 모델링부(196)는 어드레스 리시버/버퍼(110) 및 명령어 리시버/버퍼(120)의 온/오프 시간(X)과, 리시버/버퍼(110, 120)의 출력 신호가 각각의 래치부(140, 150)로 전달되기까지의 시간(Y)을 모델링한다.
클럭 인에이블 신호(CKEZ_CLK_EN)가 활성화되면, 내부 클럭 신호(INT_CLK)가 생성되고, 어드레스 래치부(140) 및 명령어 래치부(150)에 도달한 신호 레벨이 모드 레지스터 셋(MRS)을 위한 레벨이면, 명령어 디코더(180)에서 내부 MRS를 설정하게 된다.
도 3 및 도 4는 도 2에 도시한 클럭 인에이블 신호 발생 장치를 구비한 반도체 메모리 장치에서 파워다운 모드시의 동작을 설명하기 위한 타이밍도이다.
먼저, 도 3은 1tCK동안 파워다운 모드를 유지하고 탈출하는 경우를 나타낸다. 도시한 것과 같이, 외부 클럭 인에이블 신호(CKE)가 로우 레벨로 천이하여 파워다운 모드로 진입하면, 내부 클럭 인에이블 신호(CKE2Z)가 하이 레벨로 되어 리시버/버퍼 구동 신호(CKEZ_CA_EN)가 하이 레벨로 출력됨으로써 어드레스 리시버/버퍼(110) 및 명령어 리시버/버퍼(120)를 턴오프시킨다.
그리고, 전송 및 래치부(194)에서 파워다운 인에이블 신호(NET)가 소정 폭의 펄스 신호로 출력되고, 파워다운 인에이블 신호(NET)의 반전 신호(CKEZ_CLK_EN_PRE)와 지연 모델링부(196)에서 지연된 신호(CKEZ_CLK_EN_PRE_DELAY)의 비교를 통해 클럭 인에이블 신호(CKEZ_CLK_EN)가 출력된다.
이때, 파워다운 인에이블 신호(NET)가 디스에이블되고, 지연 모델링부(196)에서 지연된 파워다운 인에이블 신호(CKEZ_CLK_PRE_DELAY)가 디스에이블된 후, 반전된 파워다운 인에이블 신호(CKEZ_CLK_PRE)와 반전 지연된 파워다운 인에이블 신호(CKEZ_CLK_PRE_DELAY)의 비교에 의해 클럭 인에이블 신호(CKE_CLK)_EN)가 출력되는데, 도 3에 도시한 것과 같이, 반전된 파워다운 인에이블 신호(CLEZ_CLK_PRE)가 디스에이블된 후 이를 지연시키는 동안 원하지 않는 내부 클럭 신호(INT_CLK)가 발 생하게 되는 문제가 있다.
이러한 무효 내부 클럭 신호(INT_CLK)에 의해 명령어 래치부(150)에 도달한 명령어에 의해 모드 레지스터 세팅이 이루어지고, 이러한 모드 레지스터 셋 또한 무효한 신호이기 때문에 반도체 메모리 장치가 비정상적으로 동작하게 된다.
도 4는 2tCK동안 파워다운 모드를 유지하고 탈출하는 경우를 나타낸 것으로, 이 경우에도 역시, 반전된 파워다운 인에이블 신호(CKEZ_CLK_PRE)가 디스에이블된 후 이를 지연시키는 동안 원하지 않는 내부 클럭 신호(INT_CLK)가 발생하고, 이로 인해 무효 MRS가 발생되는 문제가 있다.
이러한 문제는 반도체 메모리 장치의 외부 환경(Process, Voltage, Temperature, PVT) 및 주파수에 의존적인 파워다운 구간에서 빈번하게 발생할 수 있으며, 고주파 반도체 메모리 장치의 경우 이러한 문제가 더욱 심화된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 파워다운 모드에서 내부 클럭이 발생하지 않도록 하여, 반도체 메모리 장치가 정상적으로 동작할 수 있는 클럭 인에이블 신호 발생 장치를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 파워다운 모드에서 클럭 인에이블 신호의 레벨을 어드레스 및 명령어가 래치부에 도달하는 시간 동안 유지하여, 파워다운 모드에서 원하지 않는 내부 클럭 신호 및 모드 레지스터 셋이 생성되지 않도록 하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 클럭 발생 장치는 파워다운 인에이블 신호에 응답하여 출력되는 클럭 인에이블 신호의 레벨을 지정된 시간 동안 유지하여, 상기 클럭 인에이블 신호에 의해 상기 지정된 시간 동안 내부 클럭 발생 장치를 디스에이블시키는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 의한 클럭 인에이블 신호 발생 장치는 내부 클럭 인에이블 신호 및 클럭 신호에 의해 파워다운 인에이블 신호 및 리시버/버퍼 구동 신호를 생성하는 파워다운 인에이블 신호 생성부; 상기 파워다운 인에이블 신호를 소정 시간 지연하기 위한 지연 모델링부; 상기 지연 모델링부의 출력 신호에 응답하여, 파워다운 모드를 탈출하기 위한 파워다운 해제 신호를 생성하는 펄스 발생부; 상기 파워다운 인에이블 신호 생성부에서 출력되는 파워다운 인에이블 신호 및 상기 펄스 발생부에서 출력되는 파워다운 해제 신호에 따라 제어되는 스위칭부; 및 상기 스위칭부의 출력 신호에 따라 파워다운 모드를 유지하거나 탈출하기 위한 클럭 인에이블 신호를 출력하는 레벨 유지부;를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 5a 및 5b는 본 발명에 의한 클럭 인에이블 신호 발생 장치의 구성도이다.
본 발명에 의한 클럭 인에이블 신호 발생 장치(200)는 파워다운 인에이블 신호(NET1)에 의해 인에이블되고, 파워다운 인에이블 신호(NET1)를 지연 모델링한 신호(NET1D)에 의해 생성되는 신호에 의해 디스에이블되는 클럭 인에이블-바 신호(CKEZ_CLK_EN)를 출력한다. 여기에서, 파워다운 인에이블 신호(NET1)는 어드레스 및 명령어 리시버/버퍼가 턴온되어, 어드레스 및 명령어가 각각의 래치부에 도달하는 시간 동안 지연 모델링되며, 클럭 인에이블-바 신호(CKEZ_CLK_EN)가 인에이블되어 있는 동안 내부 클럭 발생 장치가 디스에이블되도록 하여 파워다운 모드에서 내부 클럭이 발생하지 않도록 한다.
그리고, 클럭 인에이블 신호 발생 장치(200)는 파워다운 인에이블 신호(NET1)가 출력된 후, 파워다운 인에이블 신호(NET1)를 지연 모델링한 신호(NET1D)에 의해 생성되는 펄스가 출력될 때까지 클럭 인에이블-바 신호(CKEZ_CLK_EN)의 레벨을 유지하는 레벨 유지부를 포함하고, 레벨 유지부의 출력단에 클럭 인에이블-바 신호(CLEZ_CLK_EN)를 내부 클럭 발생 장치 등으로 전송하기 위한 버퍼를 더 포함한다.
도 5a는 본 발명에 의한 클럭 인에이블신호 발생 장치의 블록도이다.
도 5a를 참조하면, 본 발명에 의한 클럭 인에이블 신호 발생 장치(200)는 내부 클럭 인에이블 신호(CKE2Z, CKE2) 및 클럭 리시버/버퍼(도 1 참조,130)에서 레벨 변환된 클럭 신호(CLKZ_OUT)에 의해 파워다운 인에이블 신호(NET1) 및 리시버/버퍼 구동 신호(CLEZ_CA_EN)를 생성하는 파워다운 인에이블 신호 생성부(210), 파워다운 인에이블 신호(NET1)를 소정 시간 지연하기 위한 지연 모델링부(220), 지연 모델링부의 출력 신호(NET1D)에 응답하여, 파워다운 모드를 탈출하기 위한 신호를 생성하는 펄스 발생부(230), 파워다운 인에이블 신호 생성부(210)의 출력 신호(NET1)와 펄스 발생부(230)의 출력 신호(DSI_P)에 따라 제어되는 스위칭부(240) 및 스위칭부(240)의 출력 신호에 따라 파워다운 모드를 유지하거나 탈출하기 위한 클럭 인에이블-바 신호(CKEZ_CLK_EN)를 출력하는 레벨 유지부(250)를 포함하고, 레벨 유지부(250)의 출력 단자에 접속되어, 클럭 인에이블-바 신호(CKEZ_CLK_EN)를 기타 장치로 전송하기 위한 버퍼(260)를 더 포함할 수 있다.
여기에서, 레벨 유지부(250)는 지연 모델링부(220)에서 파워다운 인에이블 신호(NET1)를 지연시키는 동안 스위칭부(240)의 제어에 의해 클럭 인에이블-바 신호(CKEZ_CLK_EN)가 인에이블되도록 하고, 지연 모델링부(220)의 지연 시간이 경과하면 스위칭부(240)의 제어에 의해 클럭 인에이블-바 신호(CKEZ_CLK_EN)를 디스에이블시킨다.
도 5b를 참조하면, 파워다운 인에이블 신호 생성부(210)는 내부 클럭 인에이블 신호(CKE2, CKE2Z) 및 파워-업 신호(PWRUP) 신호에 따라 클럭 인에이블 신호 발생 장치의 동작을 개시하도록 하는 구동부(212), 구동부(212)의 출력 신호를 래치하여 리시버/버퍼 구동 신호(CKEZ_CA_EN)를 출력하는 래치부(214), 래치부(214)의 출력 신호로부터 파워다운 인에이블 신호(NET1)를 생성하기 위한 전송 및 래치부(216)를 포함한다.
여기에서, 구동부(212)는 전원단자(VDD)와 출력 단자 간에 접속되어 내부 클럭 인에이블-바 신호(CKE2Z)의 반전신호에 의해 구동되는 제 1 MOS 트랜지스터(Q11), 출력 단자와 접지단자(VSS) 간에 직렬 접속되어, 각각 내부 클럭 인에이블 신호(CKE2) 및 파워-업 신호(PWRUP)에 의해 구동되는 제 2 및 제 3 MOS 트랜지스터(Q12, Q13) 및 전원단자(VDD)와 출력 단자간에 접속되어 파워-업 신호(PWRUP)에 의해 구동되는 제 4 MOS 트랜지스터(Q14)로 이루어진다.
파워다운 모드에서 내부 클럭 인에이블 신호(CKE2Z)는 하이 레벨로 천이하므로, 제 1 MOS 트랜지스터(Q11)는 턴온되고 제 2 MOS 트랜지스터(Q12)는 턴오프된다. 또한, 초기 파워-업 시에 파워-업 신호(PWRUP)는 로우 레벨이므로 제 3 MOS 트랜지스터(Q13)는 턴오프되고 제 4 MOS 트랜지스터(Q14)는 턴온되어, 구동부(212)의 출력 신호는 하이 레벨이 된다. 구동부(212)의 출력 신호는 래치부(214)에서 로우 레벨로 래치되어, 하이 레벨의 리시버/버퍼 구동 신호(CKEZ_CA_EN)가 출력되고, 이로 인하여, 어드레스 리시버/버퍼(110, 도 1 참조) 및 명령어 리시버/버퍼(120, 도 2 참조)가 턴오프된다.
여기에서, 제 1 및 제 4 MOS 트랜지스터는 P타입 MOS 트랜지스터로 구성할 수 있고, 제 2 및 제 3 MOS 트랜지스터는 N타입 MOS 트랜지스터로 구성할 수 있다.
한편, 래치부(214)의 출력 신호는 전송 및 래치부(216)를 통과하여 파워다운 인에이블 신호(NET1)로 출력되는데, 전송 및 래치부(216)는 레벨 변환된 클럭 신호(CLKZ_OUT) 및 그 반전신호(CLK_OUT)에 의해 구동되어 래치부의 출력 신호를 전송하는 제 1 전송 게이트(T11), 제 1 전송 게이트(T11)의 출력 신호를 반전시켜 파워다운 인에이블 신호(NET1)를 출력하기 위한 제 1 반전소자(IV11), 제 1 반전소자(IV11)의 출력 신호를 반전하는 제 2 반전소자(IV12), 레벨 변환된 클럭 신호(CLKZ_OUT) 및 그 반전신호(CLK_OUT)에 의해 구동되어 제 2 반전소자(IV12)의 출력 신호를 제 1 반전소자(IV11)로 출력하는 제 2 전송 게이트(T12)를 포함한다.
래치부(214)의 출력 신호가 로우 레벨로 됨에 따라, 전송 및 래치부(216)의 출력 신호가 하이 레벨이 되면, 즉 파워다운 인에이블 신호(NET1)가 인에이블되면, 스위칭부(240)의 제 1 MOS 트랜지스터(Q21)가 턴온되어, 스위칭부(240)의 출력 레 벨은 로우가 되고, 레벨 유지부(250)를 통해 하이 레벨의 클럭 인에이블-바 신호(CKEZ_CLK_EN)가 출력된다.
여기에서, 스위칭부(240)는 출력 단자와 접지단자(VSS) 간에 접속되어 파워다운 인에이블 신호(NET1)에 의해 구동되는 제 1 MOS 트랜지스터(Q21) 및 전원단자(VDD)와 출력 단자 간에 접속되어 펄스 발생부(230)의 출력 신호(DIS_P)에 의해 구동되는 제 2 MOS 트랜지스터(Q22)를 포함한다. 그리고, 레벨 유지부(250)는 스위칭부(240)의 출력 신호와 파워-업 신호를 입력으로 하여 클럭 인에에블-바 신호(CKE_CLK_EN)를 출력하는 논리 소자(252) 및 논리 소자(252)의 출력 신호를 반전시켜 스위칭부(240)의 출력 단자로 제공하는 반전 소자(254)를 포함한다.
이와 같이, 클럭 인에이블 신호 발생 장치(200)는 스위칭부(240)의 출력 신호가 로우 레벨인 동안 하이 레벨의 클럭 인에이블-바 신호(CKE_CLK_EN)를 출력한다.
한편, 파워다운 인에이블 신호(NET1)는 지연 모델링부(220)로 입력되어 소정 시간 지연되는데, 이 지연 시간은 어드레스 및 명령어 리시버/버퍼(110,120, 도 1 참조)가 턴온되어 어드레스 및 명령어가 각각의 래치부로 도달하기까지의 시간으로 설정하는 것이 바람직하다. 즉, 어드레스 및 명령어가 각각의 래치부에 도달하면, 파워다운 모드로부터 탈출하기 위하여 파워다운 모드 인에이블 신호를 지연시키는 것이다.
지연 모델링부(220)의 출력 신호인 지연된 파워다운 인에이블 신호(NET1D)는 펄스 발생부(230)로 입력되고, 펄스 발생부(230)는 지연된 파워다운 인에이블 신호(NET1D)가 디스에이블되는 시점 즉, 파워다운 모드가 해제되는 시점에 인에이블되 는 파워다운 해제 신호(DIS_P)를 출력한다.
파워다운 해제 신호(DIS_P)가 인에이블되면, 스위칭부(240)의 제 2 MOS 트랜지스터(Q22)가 턴온되고, 지연된 파워다운 인에이블 신호(NET1D)보다 먼저 디스에이블되는 파워다운 인에이블 신호(NET1)에 의해 제 1 MOS 트랜지스터(Q21)가 턴오프되어, 스위칭부(240)의 출력 신호는 하이 레벨이 된다.
이때, 파워-업 신호(PWRUP) 또한 하이 레벨이 되어 레벨 유지부(250)는 로우 레벨의 클럭 인에이블-바 신호(CKEZ_CLK_EN)를 출력하여 파워다운 모드가 해제되게 된다.
도 6은 도 5에 도시한 펄스 발생부의 상세 회로도이다.
도시한 것과 같이, 펄스 발생부(230)는 지연된 파워다운 인에이블 신호(NET1D)의 반전 신호를 제 1 입력으로 하고, 지연된 파워다운 인에이블 신호(NET1D)의 지연 신호를 제 2 입력으로 하여, 지연된 파워다운 인에이블 신호(NET1D)가 디스에이블되는 시점에 소정 폭의 펄스 신호를 파워다운 해제 신호(DIS_P)로 출력하는 논리 소자(232)를 포함한다.
여기에서, 제 1 입력 신호는 반전소자(234)에 의해 반전시킬 수 있고, 제 2 입력 신호는 예를 들어 짝수 개의 반전소자가 직렬 접속된 지연부(236)에 의해 원하는 시간만큼 지연시킬 수 있다.
도 7은 도 5에 도시한 클럭 인에이블 신호 발생 장치를 구비한 반도체 메모리 장치에서 파워다운 모드시의 동작을 설명하기 위한 타이밍도이다.
도시한 것과 같이, 파워다운 인에이블 신호(NET1)가 인에이블되어 파워다운 모드로 진입하여 스위칭부(240)의 제어에 의해 레벨 유지부(250)로부터 하이 레벨의 클럭 인에이블-바 신호(CKE_CLK_EN)가 출력되도록 한 후, 파워다운 인에이블 신호(NET1)를 지연 모델링한 신호(NET1D)가 디스에이블되는 시점에 파워다운 모드 해제 신호(DIS_P)를 출력하여, 스위칭부(240)의 제어에 의해 클럭 인에이블-바 신호(CKEZ_CLK_EN)가 로우 레벨로 천이하도록 하여, 파워다운 모드를 탈출한다.
이때, 클럭 인에이블-바 신호(CKEZ_CLK_EN)는 지연 모델링된 파워다운 인에이블 신호(NET1D)가 디스에이블될 때까지 그 레벨이 유지되기 때문에, 파워다운 모드에서 원하지 않는 내부 클럭이 생성되는 것을 방지할 수 있고, 이로 인해 반도체 메모리 장치의 오동작을 미연에 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면, 반도체 메모리 장치의 파워다운 모드 여부를 결정하는 클럭 인에이블 신호를 제어하는 데 있어서, 파워다운 인에이블 신호의 지연 모델링된 신호가 디스에이블될 때까지 클럭 인에이블 신호가 파워다운시의 레벨을 유지하도 록 함으로써, 파워다운 모드에서 불필요한 내부 클럭이 발생하는 것을 방지할 수 있다.
또한, 반도체 메모리 장치의 주파수에 무관하게 파워다운 모드가 유지되기 때문에, 고속 반도체 메모리 장치의 동작 신뢰성을 확보할 수 있다.

Claims (14)

  1. 파워다운 인에이블 신호가 출력된 후, 상기 파워다운 인에이블 신호를 지정된 시간 동안 지연시킨 신호에 응답하여 펄스 신호가 출력될 때까지 클럭 인에이블 신호의 레벨을 유지하는 레벨 유지부를 포함하며,
    상기 레벨유지부에서 발생되는 상기 클럭 인에이블 신호에 의해 상기 지정된 시간 동안 내부 클럭 발생 장치를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  2. 제 1 항에 있어서,
    상기 지정된 시간은 어드레스 리시버/버퍼 및 명령어 리시버/버퍼가 턴온되어, 어드레스 및 명령어가 각각 어드레스 래치부 및 명령어 래치부에 도달하는 시간인 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 클럭 인에이블 신호 발생 장치는 상기 레벨 유지부의 출력단에 접속되어, 상기 클럭 인에이블 신호를 기타 장치로 전송하기 위한 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  5. 내부 클럭 인에이블 신호 및 클럭 신호에 의해 파워다운 인에이블 신호 및 리시버/버퍼 구동 신호를 생성하는 파워다운 인에이블 신호 생성부;
    상기 파워다운 인에이블 신호를 소정 시간 지연하기 위한 지연 모델링부;
    상기 지연 모델링부의 출력 신호에 응답하여, 파워다운 모드를 탈출하기 위한 파워다운 해제 신호를 생성하는 펄스 발생부;
    상기 파워다운 인에이블 신호 생성부에서 출력되는 파워다운 인에이블 신호 및 상기 펄스 발생부에서 출력되는 파워다운 해제 신호에 따라 제어되는 스위칭부; 및
    상기 스위칭부의 출력 신호에 따라 파워다운 모드를 유지하거나 탈출하기 위한 클럭 인에이블 신호를 출력하는 레벨 유지부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  6. 제 5 항에 있어서,
    상기 클럭 인에이블 신호 발생 장치는 상기 레벨 유지부의 출력단에 접속되어, 상기 클럭 인에이블 신호를 기타 장치로 전송하기 위한 버퍼를 더 포함하는 것 을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  7. 제 5 항에 있어서,
    상기 레벨 유지부는 상기 지연 모델링부에서 파워다운 인에이블 신호를 지연시키는 동안 상기 스위칭부의 제어에 의해 상기 클럭 인에이블 신호가 인에이블되도록 하고, 상기 지연 모델링부의 지연 시간이 경과하면 상기 스위칭부의 제어에 의해 상기 클럭 인에이블 신호가 디스에이블되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  8. 제 5 항에 있어서,
    상기 파워다운 인에이블 신호 생성부는 내부 클럭 인에이블 신호 및 파워-업 신호 신호에 따라 클럭 인에이블 신호 발생 장치의 동작을 개시하도록 하는 구동부;
    상기 구동부의 출력 신호를 래치하여 리시버/버퍼 구동 신호를 출력하는 래치부; 및
    상기 래치부의 출력 신호로부터 파워다운 인에이블 신호를 생성하기 위한 전송 및 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  9. 제 8 항에 있어서,
    상기 전송 및 래치부는 클럭 신호에 의해 구동되어 상기 래치부의 출력 신호를 전송하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 출력 신호를 반전시켜 파워다운 인에이블 신호를 출력하기 위한 제 1 반전소자;
    상기 제 1 반전소자의 출력 신호를 반전하는 제 2 반전소자; 및
    상기 클럭 신호에 의해 구동되어 상기 제 2 반전소자의 출력 신호를 상기 제 1 반전소자로 출력하는 제 2 전송 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  10. 제 5 항에 있어서,
    상기 스위칭부는 전원단자와 출력 단자 간에 접속되어 상기 펄스 발생부의 출력 신호에 의해 구동되는 제 1 MOS 트랜지스터; 및
    상기 출력 단자와 접지단자 간에 접속되어 상기 파워다운 인에이블 신호에 의해 구동되는 제 2 MOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  11. 제 5 항에 있어서,
    상기 레벨 유지부는 상기 스위칭부의 출력 신호와 파워-업 신호를 입력으로 하여 상기 클럭 인에에블 신호를 출력하는 논리 소자; 및
    상기 논리 소자의 출력 신호를 반전시켜 상기 스위칭부의 출력 단자로 제공하는 반전 소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  12. 제 11 항에 있어서,
    상기 논리 소자는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  13. 제 5 항에 있어서,
    상기 지연 모델링부는 상기 리시버/버퍼 구동 신호에 의해 어드레스 리시버/버퍼 및 명령어 리시버/버퍼가 턴온되어, 어드레스 및 명령어가 각각 어드레스 래치부 및 명령어 래치부로 도달할 때까지 상기 파워다운 인에이블 신호를 지연시키는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
  14. 제 5 항에 있어서,
    상기 펄스 발생부는 상기 지연 모델링부 출력 신호의 반전 신호를 제 1 입력 신호로 하고, 상기 지연 모델링부 출력 신호의 지연 신호를 제 2 입력으로 하여, 상기 지연 모델링부의 출력 신호가 디스에이블되는 시점에 소정 폭의 펄스 신호를 파워다운 해제 신호로 출력하는 논리 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치.
KR1020050115080A 2005-11-29 2005-11-29 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 KR100728562B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050115080A KR100728562B1 (ko) 2005-11-29 2005-11-29 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050115080A KR100728562B1 (ko) 2005-11-29 2005-11-29 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치

Publications (2)

Publication Number Publication Date
KR20070056445A KR20070056445A (ko) 2007-06-04
KR100728562B1 true KR100728562B1 (ko) 2007-06-15

Family

ID=38354201

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050115080A KR100728562B1 (ko) 2005-11-29 2005-11-29 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치

Country Status (1)

Country Link
KR (1) KR100728562B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100826649B1 (ko) * 2006-11-24 2008-05-06 주식회사 하이닉스반도체 딥 파워다운 모드 제어 회로
KR101997226B1 (ko) 2013-05-29 2019-07-08 에스케이하이닉스 주식회사 반도체장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163967A (ja) 1998-11-30 2000-06-16 Fujitsu Ltd 半導体集積回路装置
KR20000041581A (ko) * 1998-12-23 2000-07-15 김영환 저전력 클럭버퍼
US6240048B1 (en) 1999-06-29 2001-05-29 Nec Corporation Synchronous type semiconductor memory system with less power consumption
JP2002184180A (ja) 2000-12-19 2002-06-28 Fujitsu Ltd クロック同期型ダイナミックメモリ
KR20050003528A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 지연 고정 루프 및 그 구동 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163967A (ja) 1998-11-30 2000-06-16 Fujitsu Ltd 半導体集積回路装置
KR20000041581A (ko) * 1998-12-23 2000-07-15 김영환 저전력 클럭버퍼
US6240048B1 (en) 1999-06-29 2001-05-29 Nec Corporation Synchronous type semiconductor memory system with less power consumption
JP2002184180A (ja) 2000-12-19 2002-06-28 Fujitsu Ltd クロック同期型ダイナミックメモリ
KR20050003528A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 지연 고정 루프 및 그 구동 방법

Also Published As

Publication number Publication date
KR20070056445A (ko) 2007-06-04

Similar Documents

Publication Publication Date Title
US7512033B2 (en) Apparatus and method for controlling clock signal in semiconductor memory device
KR100911923B1 (ko) 리셋 기능을 갖는 메모리 및 메모리집적회로, 메모리 리셋방법
US6791888B2 (en) Semiconductor memory device having preamble function
JPH07262777A (ja) データ出力バッファ
KR100638748B1 (ko) 반도체메모리소자
JP4263818B2 (ja) 半導体集積回路
KR100304195B1 (ko) 외부클럭신호를가지는동기형반도체메모리장치
KR100599216B1 (ko) 반도체 메모리 장치의 출력회로 및 데이터 출력방법
KR100464937B1 (ko) 반도체 메모리의 테스트 모드 플래그 신호 발생 장치
KR100728562B1 (ko) 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치
US6496443B2 (en) Data buffer control circuits, integrated circuit memory devices and methods of operation thereof using read cycle initiated data buffer clock signals
KR20130050853A (ko) 초기화신호 생성회로를 포함하는 반도체 메모리 장치
US6346823B1 (en) Pulse generator for providing pulse signal with constant pulse width
US7120083B2 (en) Structure and method for transferring column address
KR20160133073A (ko) 초기화 동작을 수행하는 반도체장치 및 반도체시스템
JP2009099156A (ja) フューズラッチ回路及びフューズラッチ方法
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR100940273B1 (ko) 버퍼 제어 회로
KR20210136277A (ko) 클럭 생성을 제어하는 전자장치
KR100583834B1 (ko) 논 파워다운 모드에서 전류 소모 감소를 위한 반도체 메모리 장치 및 상기 메모리 장치를 이용한 메모리 시스템
KR20070063291A (ko) 데이터 마스킹 회로
KR100859833B1 (ko) 반도체 메모리 장치
KR100307499B1 (ko) 데이터 프리패치를 위한 카운터회로
KR20060129659A (ko) 반도체 메모리 장치의 명령 디코딩 회로
KR19990085079A (ko) 반도체메모리장치의 동작모드결정회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee