JP4263818B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に消費電流の小さい入力回路を有するクロック同期型の半導体メモリに関する。近年、シンクロナス・ダイナミック型ランダム・アクセス・メモリ(以下、SDRAMと称する。)に対して低消費電力の要請が高まっている。これに伴い、SDRAMの入力バッファについても消費電流を小さくする必要がある。
【0002】
【従来の技術】
図1に従来の入力バッファ回路を示す。図1の入力バッファ回路は、外部端子に印加される入力信号(例えば、アドレス信号、コントロール信号、データ信号)を受ける入力回路1、及び該入力回路から出力される信号を内部クロック信号iclkに同期してラッチするラッチ回路2で構成されている。ラッチ回路2の出力は、内部回路へ供給される。図1において、3はクロック端子に印加される外部クロックCLKを受け、内部クロックiclkを各内部回路に供給するクロックバッファ回路である。
【0003】
入力回路1は例えばCMOSインバータで構成されている。また、ラッチ回路2は、入力が入力回路1に接続されたインバータ4、入力及び出力がそれぞれ前記インバータ4の出力及び入力に交差接続されたインバータ5、及びインバータ5の出力とインバータ4の入力の間に設けられ、並列接続されたPMOSトランジスタP01及びNMOSトランジスタn01からなるトランスファスイッチで構成されている。このトランスファースイッチは、内部クロックiclkに応答してオン/オフ制御される。
【0004】
入力回路1は、外部端子に印加された入力信号を受け、その論理レベルを反転した信号を出力する。そして、外部クロック信号CLKの立ち上がりに同期した内部クロックicklに応答してトランスファスイッチがオンすると、ラッチ回路2は、入力回路1の出力をラッチする。
【0005】
【発明が解決しようとする課題】
図1のような従来の入力バッファ回路において、入力回路1は常時電源線に接続され、常に動作するように構成されていた。このため、従来の入力回路1は多くの電流を消費していた。図1とは別の例として、パワーダウンモード時は入力回路を非活性とすることで、消費電流を低減した入力回路が知られている。
【0006】
しかしながら近年、SDRAMの低消費電流化に対する要請はさらに高まっており、入力バッファ回路についてもさらなる低消費電流対策が必要となっている。
【0007】
したがって、本発明は消費電流が小さな半導体集積回路を提供することを目的とする。より具体的には、クロック同期型の半導体集積回路において消費電流を小さくすることを目的とする。さらに本発明は、消費電流の小さなSDRAMを提供することを目的とし、SDRAMにおけるクロック同期型の入力回路の消費電流を低減することを目的とする。
【0008】
【課題を解決するための手段】
前記課題を解決するため、次のような考察を行った。
【0009】
図2は、入力回路のセットアップ時間及びホールド時間を説明するためのタイミングダイヤグラムである。クロック同期型の半導体集積回路では、外部クロックCLKの立ち上がりのタイミングで入力信号(アドレス信号、コントロール信号等)を取込みラッチする。そして、入力信号は以下の理由によりセットアップ時間及びホールド時間中、その論理値が確定している必要がある。
【0010】
すなわち図1の例において、ラッチ回路2が外部クロックCLKに同期して外部端子に印加される入力信号をラッチするには、ラッチ回路2が内部クロックiclkの立ち上がりに応答してラッチ動作を開始する前に、外部端子に印加された入力信号が入力回路1を介してラッチ回路2の入力に到達しそのラッチ回路2の入力信号の論理値が確定している必要がある。
【0011】
ここで、外部端子に印加された入力信号は、入力回路1等の幾つかの回路を経由してラッチ回路2に送られる。また、図1において入力回路1が信号の出力を開始してからラッチ回路2の入力が確定するまでに若干の時間を要する。そのため、図2に示すごとく、外部端子に印加される入力信号の論理値は外部クロックCLKの立ち上がりよりも、少なくともセットアップ時間ts分前に確定させておく必要がある。
【0012】
一方、ラッチ回路2のラッチ出力が確定するまで、ラッチ回路2の入力信号は保持されていなければならない。すなわち、図1においてクロックバッファ3が外部クロックCLKから内部クロックiclkを生成するのに一定の時間を要し、また内部クロックiclkがクロックバッファ3からラッチ回路2に伝達されるのに所定の時間を要する。仮に、外部クロックCLKの立ち上がり直後に入力信号を消失させてしまうと、ラッチ回路2が内部クロックiclkに応答してラッチ動作を開始する時点で、ラッチ回路2の入力ノードにおいて入力信号は既に消失してしまっており、ラッチ回路2は入力信号を正常にラッチすることができない。
【0013】
したがって、外部端子に印加された入力信号は、外部クロックCLKが立ち上がった後も、図2のホールド時間に相当する期間、維持しておく必要がある。
【0014】
以上の理由により、入力回路には、外部クロック信号の立ち上がりのタイミングを基準として、セットアップ時間tsとホールド時間tHが規定され、この期間中、入力信号の論理レベルは確定されている必要がある。
【0015】
このため、図1の入力回路は、前記セットアップ時間及びホールド時間に相当する期間、活性化されている必要がある。反面、それ以外の期間入力回路1を活性化させておいても、その期間中、入力回路1は電流を無駄に消費しているだけである。
【0016】
本発明は、このように入力回路1を活性化させておく必要のある期間は外部クロック1周期より短い期間(セットアップ時間+ホールド時間)で良いことに着目し、その必要な期間だけ入力回路1を活性化し、その他の期間は入力回路を非活性とすることで、入力回路1の消費電流を削減しようとするものである。
【0017】
すなわち、前記課題を解決するため、本発明において入力回路は、入力回路のセットアップ時間及びホールド時間に対応する時間に限り間欠的に活性化される。入力回路は、セットアップ時間及びホールド時間に対応する期間活性化されているので、従来と同様、入力信号をクロック信号に同期して正常にラッチすることができる。一方、それ以外の期間、入力回路は非活性状態であるので、入力回路の消費電流を小さくすることができる。
【0018】
さらに、本発明の入力回路の出力は、非活性状態の時ハイ・インピーダンス状態となる。これにより、入力回路が非活性状態の時、電源線と入力回路の出力線との間に電流が流れることを防止でき、消費電流を少なくすることができる。
【0019】
また本発明は、入力回路からの出力信号をラッチするラッチ回路を有する。ラッチ回路を構成する2つのインバータのうち、出力がラッチ回路の入力に接続されている方の第2インバータは、ラッチ回路が非活性状態の時ハイ・インピーダンス状態となる。これにより、ラッチ回路が非活性状態の時、ラッチ回路の入力配線と電源線との間に第2インバータを介して電流が流れることが防止でき、消費電流を少なくすることができる。
【0020】
さらに、本発明では入力回路を活性化する活性化信号を生成するための活性化信号生成回路を有する。この活性化信号生成回路は、活性化信号の活性化タイミングを調整するための遅延回路を有する。この遅延回路の遅延時間はプログラム可能で、入力回路のセットアップ時間の前に活性化信号が活性状態に遷移するようにその遅延時間がプログラムされる。このように遅延回路の遅延時間を設定することにより、入力回路の消費電流を低減することができる。
【0021】
また、他の実施形態において、前記遅延回路の遅延時間はCASレイテンシに応答して切替え可能に構成されている。選択されたCASレイテンシに応答して、入力される外部クロックの最大周波数は変化する。遅延回路の遅延時間(すなわち活性化信号の活性化タイミング)を外部クロックの最大周波数に応答して切り換えることにより、入力回路の低消費電流化の効果をより向上させることができる。
【0022】
また、さらに別の実施形態の活性化信号生成回路は、入力される外部クロックの周波数によらず活性化信号の活性状態の期間が一定となるように制御する。この活性状態の期間を、入力回路のセットアップ時間とホールド時間の合計時間と対応させることにより、入力回路の消費電流削減の効果を最大限引き出すことができる。
【0023】
【発明の実施の形態】
本発明の入力バッファ回路の実施形態を説明する前に、本発明を適用するSDRAMの全体構成の概略を図3を用いて説明する。
【0024】
図3において、11はクロックバッファ、12はコマンドバッファ/レジスタ、13はアドレスバッファ/レジスタ及びバンク選択回路、14はI/Oデータバッファ/レジスタ、15は制御信号ラッチ、16はモードレジスタ、17はコラムアドレスカウンタ、18はDRAMコア、19はI/Oバスをそれぞれ示している。
【0025】
また、CLKは外部クロック、iclkは内部クロック、CKEはクロックイネーブル信号、/CS,/RAS,/CAS,/WEはコントロール信号、A0 〜A11はアドレス信号、DQ0 〜DQ3 はデータ信号をそれぞれ示している。
【0026】
クロックバッファ11は、外部クロックCLKをバッファリングして内部クロックiclkを生成し、この内部クロックiclkをSDRAM内の各機能ブロックに供給する。各機能ブロックはこの内部クロックiclkに同期して動作する。また、クロックバッファ11は、クロックイネーブル信号CKEを受ける。クロックバッファ11がLレベルのクロックイネーブル信号CKEを受けると、SDRAMはパワーダウンモードに入り、入力回路を含めてSDRAM内の各回路が非活性化され、消費電力が抑えられる。
【0027】
コマンドバッファ/レジスタ12は、内部クロック信号iclkに同期してコントロール信号/CS,/RAS,/CAS,/WEを取込みラッチする。これらコントロール信号は、図示しないコマンドデコーダでデコードされ、SDRAMの動作モードが決定される。
【0028】
アドレスバッファ/レジスタ及びバンク選択回路13は、内部クロックiclkに同期してアドレス信号A0 〜A11を取込みラッチする。尚、アドレス信号のうちA11は後述するバンクを選択するためのバンクアドレスであり、図3の例ではこのバンクアドレスによりバンク0かバンク1の一方が選択される。
【0029】
I/Oデータバッファ/レジスタ14は、内部クロックiclkに同期してデータ信号DQ0 〜DQ3 を入出力する。
【0030】
制御信号ラッチ15は、コマンドバッファ/レジスタで特定された動作モードに応答して、DRAMコア18に対し各種内部制御信号RAS,CAS,WEを出力する。
【0031】
モードレジスタ16は、外部から指定された動作モード(バースト長、バーストタイプ、CASレイテンシ)を記憶する。尚、CASレイテンシはSDRAMがデータ読み出し動作を行う時、リードコマンド(複数のコントロール信号の値の組み合わせにより特定される)を入力してから何クロック目にデータ出力端子に読み出しデータが現れるかを示すものである。これら動作モードは、モードレジスタセットコマンドを入力するのと同時に、特定のアドレス外部端子に動作モードを指定する信号を印加することでモードレジスタに記憶される。
【0032】
コラムアドレスカウンタ17は、動作モードがバーストリード(或いはバーストライト)である時、モードレジスタ16に記憶されたバースト長、バーストタイプにしたがった内部コラムアドレスを生成する。
【0033】
DRAMコア18は、2つのバンク(バンク0及びバンク1)で構成され、各バンクはそれぞれ、DRAMメモリセルアレイと、ローアドレスに基づいてメモリセルアレイ中の特定のワード線を選択するローデコーダと、コラムアドレスに基づいて、メモリセルアレイ中の特定のビット線をデータバスに選択的に接続するコラムデコーダと、読み出し動作時にデータバスに読み出されたデータを増幅してI/Oバスに出力するセンスバッファと、書込み動作時にI/Oバスに現れた書込みデータを増幅してデータバスに出力するライトアンプを含む。
【0034】
これらDRAMコア内の各機能回路は、内部制御信号RAS,CAS,WEに基づいてその動作が制御される。
【0035】
本発明の入力バッファ回路は、図3中のコマンドバッファ、アドレスバッファ及び入力データバッファに適用可能である。
【0036】
図4は、本発明の入力バッファの第1実施形態を示す回路図である。
【0037】
図4において、21は入力回路、22はラッチ回路、23は第1のインバータ、24は第2のインバータ、P11−P14はPMOSトランジスタ、n11−n14はNMOSトランジスタをそれぞれ示している。
【0038】
入力回路21は、高電源線Vddと低電源線Vss(GND)間に直列接続されたPMOSトランジスタP11とNMOSトランジスタn11で構成されるCMOSインバータを含む。このCMOSインバータの入力ノード(PMOSトランジスタP11のゲート及びNMOSトランジスタn11のゲート)は外部端子に接続されており、この外部端子には入力信号(アドレス信号、コントロール信号、データ信号)が印加される。入力信号はCMOSレベル(典型的にVdd〜Vssの振幅を有する。)である。
【0039】
この入力回路21には、CMOSインバータと直列にPMOSトランジスタP12及びNMOSトランジスタn12が設けられている。これらのトランジスタP12,n12のゲートは、それぞれ活性化信号/EN,ENを受ける。この活性化信号/EN,ENは相補信号であり、ENがHレベル(/ENはLレベル)の時、PMOSトランジスタP12及びNMOSトランジスタn12は共にオンして、入力回路21は活性状態となり、CMOSインバータは入力信号の論理レベルを反転して出力ノードn−01に出力する。
【0040】
一方、ENがLレベル(/ENはHレベル)の時、PMOSトランジスタP12及びNMOSトランジスタn12は共にオフして、入力回路21は非活性状態となる。この時、高電源線Vddと出力ノードn−01の間、及び低電源線Vssと出力ノードn−01の間は、それぞれPMOSトランジスタP12及びNMOSトランジスタn12により遮断される。したがって、出力ノードn−01がいずれの電位であっても、高低電源線Vdd・Vssと出力ノードn−01の間に電流が流れることはなく消費電流の増加を抑えている。
【0041】
入力回路21の出力ノードn−01はラッチ回路22に接続されている。このラッチ回路21は、入力が前記出力ノードn−01に接続された第1のCMOSインバータ23と、入力及び出力がそれぞれ第1のCMOSインバータの出力及び入力に接続された第2のCMOSインバータ24で構成されている。
【0042】
第2のCMOSインバータ24は、高電源線Vddと低電源線Vssとの間に直列接続されたPMOSトランジスタP13及びNMOSトランジスタn13を含む。この第2のCMOSインバータ24の入力(PMOSトランジスタP13及びNMOSトランジスタn13のゲート)は第1のCMOSインバータ23の出力に接続されている。
【0043】
第2のCMOSインバータ24はさらに、PMOSトランジスタP13及びNMOSトランジスタn13と直列接続された、PMOSトランジスタP14及びNMOSトランジスタn14を有している。これらトランジスタのゲートは活性化信号EN,/ENを受ける。
【0044】
活性化信号ENがLレベルの時、PMOSトランジスタP14及びNMOSトランジスタn14は共にオンして、ラッチ回路22は出力ノードn−01に現れた信号をラッチする。一方、活性化信号ENがHレベルの時、PMOSトランジスタP14及びNMOSトランジスタn14は共にオフして、第2のCMOSインバータ24は非活性状態となり、ラッチ回路22は非ラッチ状態となる。
【0045】
図4の入力バッファ回路は、活性化信号EN,/ENに応答して次のように動作する。
【0046】
活性化信号ENがHレベル(/ENはLレベル)の時、入力回路21は活性状態となり、入力回路は入力信号の論理レベルを反転して出力ノードn−01に出力する。この時、第2のCMOSインバータ24は非活性状態であるので、ラッチ回路22は非ラッチ状態となり、第1のCMOSインバータ23は、出力ノードn−01の信号の論理レベルを反転してノードn−02に出力する。
【0047】
次いで、活性化信号ENがHレベルからLレベルに遷移すると、入力回路21は非活性状態となる。前述のように、この時高低電源線Vdd・Vssと出力ノードn−01との間に電流は流れない。一方、活性化信号ENがLレベルとなることにより、第2のCMOSインバータ24が活性状態となり、ラッチ回路22は、出力ノードn−01の信号をラッチする。尚この時、出力ノードn−01と電源線Vdd(又はVss)とは、PMOSトランジスタP13,P14(又はNMOSトランジスタn13,n14)を介して接続されるが、出力ノードはそれと同電位の電源線に接続されるので、出力ノードn−01と電源線の間に電流が流れることはない。
【0048】
活性化信号ENは、後述するように内部クロック信号iclkに基づいて生成され、内部クロック信号iclkは外部クロック信号CLKに基づいて生成されるので、ラッチ回路22は外部クロック信号CLKに同期して入力信号をラッチしている。
【0049】
そして、ラッチ回路22が入力信号をラッチしている間、入力回路21は非活性状態となり、その間電流を消費しない。このようにして、入力回路21の消費電流の低減を図っている。
【0050】
この入力回路21の活性/非活性は、活性化信号発生回路で生成される活性化信号EN,/ENで制御される。
【0051】
図5は、本発明の活性化信号発生回路の第1実施形態を示す。
【0052】
図5の活性化信号生成回路は、ラッチ回路31、ディレイ回路32、パルス化回路33、フューズ回路34及びインバータ35で構成されている。
【0053】
ラッチ回路31は、内部クロックiclkの立ち上がりに応答てして、データ入力端子DのLレベルの信号をラッチして、データ出力端子QよりLレベルの活性化信号ENを出力する。インバータ35は、活性化信号ENの論理レベルを反転して、反転活性化信号/ENを出力する。また、ラッチ回路31は、セット信号setに応答して、データ出力端子Qの信号をHレベルにセットする。
【0054】
ディレイ回路32は、ラッチ回路31から出力される活性化信号ENを所定時間遅延させる。ディレイ回路32の遅延時間は、SDRAM出荷前の試験結果に基づきヒューズ回路34を適当な値にプログラムすることにより設定される。
【0055】
パルス化回路33は、ディレイ回路32の出力信号の立ち下がりに応答して、一定時間のパルス幅を有するセットパルスを生成する。このセットパルスがラッチ回路31のセット端子setに入力すると、ラッチ回路31は前述のごとくセットされる。
【0056】
図6は、図5の活性化信号発生回路のタイミングダイヤグラムである。この図6の用いて、図5の活性化信号発生回路の動作を説明する。
【0057】
図3のクロックバッファ11は、入力される外部クロックCLKに基づいて、内部クロックiclkを生成する。クロックバッファの役割の1つは、小振幅で入力される外部クロックCLKを増幅して、CMOSレベルの振幅の大きな内部クロックiclkを生成することにある。クロックバッファが外部クロックCLKをバッファリングすることにより、図6に示されるごとく、内部クロックiclkの位相は外部クロックCLKの位相よりも所定時間だけ遅れている。
【0058】
内部クロックiclkの立ち上がり(時刻t1)に応答して、ラッチ回路31はデータ入力端子DのLレベルをラッチしてデータ出力端子DにLレベルの活性化信号ENを出力する。これにより、図4の入力回路21は非活性状態となる。
【0059】
図6から明らかなごとく、クロックバッファにおける遅延時間(外部クロックCLKと内部クロックiclkの時間差:t1−t0)は、図4の入力バッファのホールド時間tHに対応している。図4の例では、クロックバッファにおける遅延時間は、SDRAMの入力回路に対し要求されているホールド時間とほぼ等しいかそれより長い。したがって、図4の入力バッファの入力回路21は、要求されているホールド時間と同じかそれより長い期間活性化される。
【0060】
活性化信号ENの立ち下がりタイミングは、図6に示すごとく、ディレイ回路32において所定時間遅延される。ディレイ回路32の出力ノード▲1▼の電位がHからLに立ち下がると(時刻t2)、パルス化回路33は、一定期間Hレベルとなるセットパルスをノード▲2▼に出力する。
【0061】
このセットパルスに応答して、ラッチ回路31のデータ出力端子Qは、Hレベルにセットされ、これにより活性化信号ENはHレベルに遷移するので、図4の入力回路21は活性化される。この活性化信号ENがHレベルに遷移してから外部クロックCLKが次に立ち上がるまでの期間は、後述するように、SDRAMが最大周波数で動作する際に必要とされる入力回路のセットアップ時間tsと等しいかそれより長い時間に設定される。
【0062】
図7は、SDRAMにおける、CASレイテンシ、最大クロック周波数、セットアップタイムts,ホールドタイムtHの関係を示す図面である。
【0063】
図7において、CASレイテンシの値が大きくなるにつれて、入力される外部クロックCLKの最大値(最大クロック周波数)が高くなっていることがわかる。すなわち、CASレイテンシが1の場合最大クロック周波数は33MHzであるのに対し、CASレイテンシが3の場合最大クロック周波数は100MHzとなっている。一方、図7の例では、CASレイテンシの値によらず、セットアップタイム及びホールドタイムの値は2nsと一定である。
【0064】
尚、図7におけるセットアップ時間及びホールド時間としての2nsは、カタログ値である。一方、入力回路のセットアップ時間及びホールド時間の実力値はこのカタログ値より短いのが通常である。従って、本発明の請求項のセットアップ時間及びホールド時間は、厳密には前記実力値を指す。しかしながら、以下の説明では便宜的にセットアップ時間及びホールド時間としてカタログ値としての2nsを使用して説明する。
【0065】
図7より、セットアップ時間tsは、外部クロック周波数によらず、2ns必要であることがわかる。言い換えれば、活性化信号ENは、外部クロックCLKの立ち上がりタイミングよりも少なくとも2ns(より厳密には、入力回路のセットアップ時間として必要な時間(2nsより短い))前に、活性化状態に遷移していなけらばならないということになる。
【0066】
図6に戻って、外部クロックCLKの周期tCLKは、クロックバッファの遅延時間(t1−t0)、ディレイ回路32におけるディレイ時間(t2−t1=td)と、ラッチ回路31がリセットされてから次に外部クロックCLKが立ち上がるまでの時間(t3−t2)の和とほぼ等しいことがわかる。
【0067】
図7の例で、セットアップタイム及びホールドタイムはそれぞれ2ns必要であるので、クロックバッファの遅延時間(t1−t0)をホールド時間2nsに、ラッチ回路31がセットされてから次に外部クロックCLKが立ち上がるまでの時間(t3−t2)をセットアップ時間2nsに設定しようとすると、ディレイ回路32におけるディレイ時間は、外部クロックCLKの周期から2ns+2ns=4ns分を引いた値に設定すれば良いことがわかる。一方、図7より外部クロックCLKの最小クロック周期は10nsであるので、結果として、ディレイ回路32のディレイ時間は10ns−4ns=6nsに設定すれば良いことがわかる。
【0068】
このように、外部クロックの周波数が100MHz(周期:10ns)であるとき、ディレイ回路32の遅延時間を6nsに設定すると、活性化信号ENの活性化時間は4nsとなり、図4の入力回路21を活性化するために必要な最小時間(セットアップ時間2ns+ホールド時間2ns=4ns)とほぼ等しくなり、入力回路21が消費する電流を最小にすることができる。
【0069】
一方、外部クロックの周波数が33MHz(周期:30ns)の場合、活性化信号生成回路の第1の実施形態ではディレイ回路32の遅延時間は6nsと固定であるので、活性化信号の活性化期間は、30ns−6ns=24nsとなり、入力回路21を活性化するのに最低限必要な4nsに比較してかなり長くなる。しかし、外部クロックCLKの1周期:30nsのうち6ns間は、入力回路21を非活性状態とすることができるので、従来と比べ入力回路21の消費電流を低減することができる。
【0070】
このように、本発明の活性化信号発生回路の第1実施形態では、外部クロックCLKの周波数が高い程(周期が短い程)、活性化信号ENの活性化期間が短くなるので、入力回路21の消費電流削減の効果はより大きくなるといえる。
【0071】
また、この第1の実施形態では、ディレイ回路32の遅延時間を外部クロックCLKが最大周波数の時、活性化信号ENの活性化期間が入力回路が要求するセットアップ時間とホールド時間を含み、そのセットアップ時間とホールド時間の合計時間にできるだけ近い値になるように設定することが重要である。
【0072】
図7の例では、最大クロック周波数:100MHzに対応して、ディレイ回路32の遅延時間を上述のように6nsに設定している。仮に、ディレイ回路32の遅延時間を6nsより長く設定してしまうと、外部クロックCLKの周波数が100MHzの場合に、活性化信号ENの活性化期間が入力回路に要求されているセットアップ時間とホールド時間の和:4nsより短くなってしまい、SDRAMの正確な動作が保証されなくなってしまう。
【0073】
図8は、図5の活性化信号発生回路の第1の実施形態の中のディレイ回路32の具体回路の例を示している。
【0074】
図8において、41,42はそれぞれCMOSインバータ、43は抵抗、n41−n44はNMOSトランジスタ、c41−c44はキャパシタをそれぞれ示している。
【0075】
図8のディレイ回路32は、抵抗43とキャパシタc41−c44でCRディレイ回路を構成している。図中、4つのキャパシタc41−c44は、対応するNMOSトランジスタと直列に、抵抗43と接地線GNDの間にそれぞれ接続されている。尚インバータ41は、ディレイ回路32をインバータ41の入力側の負荷から切り離すためのものであり、インバータ42は、ディレイ回路32をインバータ42の出力側の負荷から切り離すためのものである。これにより、ディレイ回路は、抵抗43及びキャパシタc41−c44によりそのディレイ値を正確に制御できる。
【0076】
図8において、4つのNMOSトランジスタn41−n44のゲートには、フューズ回路34からの制御信号が入力される。この制御信号により、NMOSトランジスタn41−n44のオン/オフを制御して、抵抗43に接続されるキャパシタの個数を選択できるようになっている。
【0077】
このようにキャパシタの個数を選択することにより、ディレイ回路32の遅延時間を調整することができる。キャパシタc41−c44の容量値はそれぞれ同じにしてもよいが、1:2:4:8の比になるように設定してもよい。
【0078】
尚、図8においてキャパシタ及びNMOSトランジスタの個数は4個であるがそれに限定されるものではない。
【0079】
図9は、本発明のディレイ回路32の第2の実施形態を示す。
【0080】
図9において、181−184は遅延ユニット、185−189はNANDゲート、190,191はCMOSインバータ、192,193は抵抗、C190,C191はキャパシタをそれぞれ示す。
【0081】
遅延ユニット181は、直列接続された2つのインバータ190、191と、それぞれのインバータの出力端に接続された抵抗とキャパシタからなるCR遅延回路で構成されている。尚、他の遅延ユニット182−184もこの遅延ユニット181と同一の構成を有する。但し、図9に示した遅延ユニットの具体回路は一例であって、これに限定されるものではない。
【0082】
4つの遅延ユニット181−184は直列に接続されており、各遅延ユニットの出力端から4つの遅延時間の異なる遅延信号が得られるようになっている。4つのNANDゲート185−188は、それぞれ2入力のうち一方の入力が対応する遅延ユニットの出力端に接続され、他方の入力がフューズ回路に接続されている。またNANDゲート189は、前記4つのNANDゲート185−188の出力を受けるようになっている。
【0083】
フューズ回路からは4ビットの信号が出力される。この4ビットの信号のうち1ビットのみがHレベルであり、残る3ビットはLレベルである。例えば、NANDゲート185に対し、フューズ回路からHレベルの信号が出力されると、遅延ユニット184の出力端に現れる遅延信号がNANDゲート185及び189を介して図5のパルス化回路33に出力される。一方、他の遅延ユニット181−183の出力端からの遅延信号は、それぞれ対応するNANDゲート186−188において阻止される。
【0084】
このように、ヒューズ回路からの信号によって、4種類の遅延量の異なる遅延信号のうちの1つを選択することができる。尚、図9において遅延ユニット及び2入力NANDゲートの数はそれぞれ4であるが、その数に限られるものではない。
【0085】
図10は、図5の活性化信号発生回路の第1実施形態の中のパルス化回路33の具体回路の例を示す。
【0086】
図10において、51−54はCMOSインバータであり、55はANDゲートである。ANDゲート55の一方の入力端子はインバータ51と直接接続されているのに対し、他方の入力端子はインバータ52−54を介してインバータ51と接続されるように構成されている。
【0087】
これにより、インバータ51の入力信号がHレベルからLレベルに遷移すると、ANDゲート55の出力はHとなり、次いで、インバータ52乃至54の遅延時間後に、ANDゲート55の出力はLになる。このように、入力信号のHレベルからLレベルの遷移に応答して、Hパルスが出力される。尚、このHパルスの期間は、インバータ52乃至54の遅延時間の和と対応している。
【0088】
図11は、図5の活性化信号発生回路の第1実施形態の中のフューズ回路34の具体回路の例を示している。
【0089】
図11において、61−68はヒューズ、n61−n64はNMOSトランジスタ、71−75はインバータ、80−87はトランスファスイッチ、TESTはテスト制御信号、ts1−ts4はテスト設定信号、fs1−fs4はディレイ設定信号をそれぞれ示している。
【0090】
ヒューズ61及び62はポリシリコンヒューズであり、高電源線Vddと低電源線Vss(GND)の間に直列に接続される。また、これらヒューズと直列にゲートが高電源線Vddに接続されたNMOSトランジスタn61が設けられている。このトランジスタn61は、ヒューズ61及び62が共に非溶断状態の未プログラム状態において、ヒューズ61及び62を介して電源線間を流れる貫通電流を抑えるためのもので、その内部抵抗は大きい値を有している。
【0091】
プログラム時、ヒューズ61とヒューズ62のいずれか一方が例えばレーザ等の手段により溶断される。これにより0(L)または1(H)がプログラムされ、ヒューズ61とヒューズ62の結節点よりディレイ設定信号ts1が出力される。
【0092】
ヒューズ63−68及びNMOSトランジスタn62−n68も同様に構成され、結果として、ヒューズ61−68をプログラムすることにより、4ビットのディレイ設定信号ts1−ts4が生成される。
【0093】
一方、ts1−ts4はテスト設定信号である。ヒューズ61−68をプログラムしてディレイ回路32の遅延時間を設定する前に、このテスト設定信号によりディレイ回路32の遅延時間特性を測定する。ヒューズ61−68を一旦プログラムしてしまうと、ディレイ回路32の遅延時間を再設定することが困難になるので、ヒューズプログラミングの前にテスト設定信号ts1−4を入力することで予めディレイ回路32の遅延特性を測定する。
【0094】
このテスト設定信号ts1−ts4は、例えば、テストコマンドをSDRAMに与えるのと同時に、特定のアドレス入力端子より入力することができる。
【0095】
テスト制御信号TESTは、テストコマンドに応答してHレベルになる。80乃至87は、それぞれ一対のPMOSトランジスタとNMOSトランジスタからなるトランスファスイッチである。
【0096】
テスト制御信号TESTがHレベルになると、複数のトランスファスイッチのうち、80、82、84及び86がオンし、81,83,85及び87はオフする。これによりテスト設定信号ts1−ts4がディレイ回路32へ出力される。テスト設定信号の値を変えて、ディレイ回路32の遅延時間を測定することにより、ディレイ回路32の遅延特性を得ることができる。
【0097】
その後、テスト制御信号をLレベルに戻し、ヒューズ61−68を、使用する最大クロック周波数、セットアップ時間、ホールド時間、ディレイ回路32の遅延特性等を考慮して適当な値にプログラムすることにより、ディレイ設定信号fs1−fs4をそれぞれトランスファスイッチ81,83,85及び87を介してディレイ回路32に出力することができる。
【0098】
図12は、本発明の活性化信号生成回路の第2実施形態を示す。
【0099】
図12の第2の実施形態が、図5の第1の実施形態と異なる点は、第1の実施形態ではフューズ回路が1組設けられていたのに対し、第2の実施例ではフューズ回路が2組91、92設けられており、モードレジスタ93に設定されるCASレイテンシの値により、フューズ回路91及び92の出力のいずれか一方を選択してディレイ回路32に供給するように構成したものである。
【0100】
その他の構成は図5の第1の実施形態と同様であり、同一の構成要素には同一の番号を付して、その動作説明は省略する。
【0101】
図5の第1の実施形態において、ディレイ回路32の遅延時間は例えば6nsに固定されていた。この6nsという遅延時間は、図7においてCASレイテンシが3に設定された場合において、使用する外部クロック周波数を最大値である100MHzとした場合に、(アドレス/コントロール回路の)入力回路の消費電流が最小になるように選択されたものである。
【0102】
一方前述のごとく、第1の実施形態においてディレイ回路32の遅延時間を6nsに設定した状態で、SDRAMのユーザが、CASレイテンシを2に設定し、66MHzの外部クロックを使用した場合、活性化信号の活性化時間は11nsとなる。この11nsという活性化時間は、入力回路の最小活性化時間2ns+2ns=4nsと比較してかなり長く、11ns−4ns=7nsの間、入力回路は無駄な電流を消費していることになる。
【0103】
そこで、使用する外部クロックの最大周波数は設定されたCASレイテンシの値に基づいて規定されることを利用し、第2の実施例では、設定されたCASレイテンシの値に応答して、ディレイ回路32の遅延時間を選択できるようにした。
【0104】
例えば、フューズ回路91は、図7のCASレイテンシ=3,最大クロック周波数=100MHz,セットアップタイム=ホールドタイム=2nsに基づいて、ディレイ回路32の遅延時間として6nsをプログラムする。
【0105】
一方、ヒューズ回路92は、図7のCASレイテンシ=2,最大クロック周波数=66MHz,セットアップタイム=ホールドタイム=2nsに基づいて、ディレイ回路32の遅延時間として11nsをプログラムする。
【0106】
そして、モードレジスタ93においてCASレイテンシが3に設定された場合、切替えスイッチ94はフューズ回路91の出力(ディレイ設定信号)をディレイ回路32に供給し、ディレイ回路32の遅延時間を6nsに設定する。
【0107】
一方、モードレジスタ93においてCASレイテンシが2又は1に設定された場合、切替えスイッチ94はフューズ回路92の出力(ディレイ設定信号)をディレイ回路32に供給し、ディレイ回路32の遅延時間を11nsに設定する。
【0108】
本発明の第2実施例によれば、CASレイテンシが2の時(最大クロック周波数:66MHz)の活性化信号の活性化時間を4nsに短縮することができ、第1の実施形態に比べ入力回路の消費電流をより低減させることができる。
【0109】
図13は、図12の本発明の活性化信号発生回路の第2実施例における、フューズ回路91、92及び切替えスイッチ94の具体回路の一例を示している。
【0110】
ヒューズ回路91及び92の構成は、図10のヒューズ61−68、NMOSトランジスタn61−n64と同様の構成である。また、図13のうちテスト設定信号ts1−ts4とディレイ設定信号fs1−fs4を切り換えるための、トランスファスイッチ80−87及びインバータ71−75の構成も、図11に記載された構成と同一である。
【0111】
図13の94は切替えスイッチの構成を示している。この切替えスイッチは、トランスファスイッチ101−108及びインバータ111−115で構成されている。モードレジスタ83からのCASレイテンシ信号CLがHレベルの場合、複数のトランスファスイッチのうち101,103,105及び107がオンして、フューズ回路91からのディレイ設定信号がディレイ回路32に出力される。また、CASレイテンシ信号CLがLレベルの場合、トランスファスイッチ102,104,106及び108が選択的にオンして、ヒューズ回路92からのディレイ設定信号がディレイ回路32に出力される。
【0112】
このように、ヒューズ回路の第2実施形態は、複数のヒューズ回路91及び92を有し、モードレジスタからのCASレイテンシ信号の値に応答して、ヒューズ回路91からのディレイ設定信号又はヒューズ回路92からのディレイ設定信号のいずれか一方を出力する。
【0113】
尚、図12の活性化信号発生回路の第2実施形態では、2つのヒューズ回路91及び92を設けたが、図7の3種類のCASレイテンシに合わせて3つのヒューズ回路を設けても良い。
【0114】
図14は本発明の活性化信号発生回路の第3実施形態を示す。
【0115】
図5の活性化信号発生回路の第1の実施形態では、ディレイ回路32の遅延時間が固定され、使用する外部クロックの周波数に応答して、活性化信号ENの活性化時間が変化していた。一方、図14の第3の実施形態では、活性化信号ENの活性化時間が使用する外部クロックの周波数によらず一定になるように制御される。したがって、本発明の活性化信号発生回路の第3の実施形態によれば、(アドレス/コントロール)入力回路の活性化時間を外部クロックの周波数によらず最適化することができ、入力回路の消費電流を第1及び第2の実施形態よりもよりさらに低減することができる。
【0116】
図14の活性化信号生成回路は、可変ディレイ回路121、プログラマブルディレイ回路122、ダミークロックバッファ123、位相比較部124、ディレイ制御回路125、ディレイ回路126、ORゲート127、インバータ128及びヒューズ回路34で構成される。
【0117】
また、プログラマブルディレイ回路122は、インバータ131,132、抵抗133、NMOSトランジスタn141−n144及びキャパシタc141−c144で構成される。
【0118】
可変ディレイ回路121は、クロックバッファからの内部クロックiclkを所定時間遅延させる。可変ディレイ回路の遅延時間は、外部クロックCLKの周波数に応答して変化する。この可変ディレイ回路の遅延時間は、後述のプログラマブルディレイ回路122、ダミークロックバッファ123、位相比較部124及びディレイ制御回路125により制御される。
【0119】
プログラマブルディレイ回路122は、可変ディレイ回路121の出力信号EN1を所定時間遅延させ、遅延クロックdclkを生成する。プログラマブルディレイ回路122の遅延時間は、ヒューズ回路34からの設定信号によりプログラム可能である。そしてこのプログラマブルディレイ回路122の遅延時間は、SDRAMの入力回路のセットアップ時間とほぼ同じになるようにプログラムされる。尚、プログラマブルディレイ回路122の具体構成は、図8のディレイ回路の第1実施形態とほぼ同一であるので、その動作説明は省略する。
【0120】
ダミークロックバッファ123は、遅延クロックdclkをバッファリングして遅延内部クロックdiclkを出力する。ダミークロックバッファ123は、外部クロックCLKをバッファリングして内部クロックiclkを生成する図3のクロックバッファ11と同じ遅延時間を有する。このため、ダミークロックバッファ123の回路構成は、クロックバッファ11と同様の回路構成を有する。
【0121】
位相比較部124は、内部クロックiclkと、ダミークロックバッファからの遅延内部クロックdiclkの位相を比較する。その位相比較結果は、ディレイ制御回路125に送られる。ディレイ制御回路125は、内部クロックiclkの位相と遅延内部クロックdiclkの位相が一致するように可変ディレイ回路121の遅延時間を制御する。
【0122】
ディレイ回路126は、可変ディレイ回路121の出力信号EN1を所定時間遅延して遅延活性化信号dEN1を生成する。このディレイ回路126の遅延時間は、活性化信号ENが入力回路のホールド時間中活性化状態を維持するように設定される。
【0123】
ORゲート127は、可変ディレイ回路121からの出力信号EN1とディレイ回路126からの遅延活性化信号dEN1を合成する。すなわち、出力信号EN1の活性化期間を、ディレイ回路126の遅延時間分伸ばす働きをする。
【0124】
そしてこのORゲート127の出力信号が入力回路に対する活性化信号ENとなる。また、インバータ128は、活性化信号ENの論理レベルを反転して反転活性化信号/ENを生成するためのものである。
【0125】
図15は、図14の活性化信号発生回路のタイミングダイヤグラムである。以下、この図15を用いて、図14の活性化信号発生回路の動作を説明する。
【0126】
クロックバッファ11(図3参照)は、外部クロックCLKをバッファリングして所定の遅延時間ののち、内部クロックiclkを出力する。可変ディレイ回路121は、内部クロックiclkを所定時間遅延させ活性化クロック信号EN1を生成する。この活性化クロックEN1がLレベルからHレベルに立ち上がると、活性化信号ENは、非活性状態から活性状態に遷移する。
【0127】
一方、プロブラマブルディレイ回路122は、活性化クロックEN1を入力回路のセットアップ時間相当分遅延させて遅延クロックdclkを生成する。さらに、ダミークロックバファ123は、遅延クロックdclkをクロックバッファ11と同じ遅延時間分遅延させて遅延内部クロックdiclkを発生する。
【0128】
位相比較回部124は、内部クロックiclkと遅延内部クロックdiclkの位相を比較する。その比較結果は、ディレイ制御回路125に送られる。ディレイ制御回路125は、内部クロックiclkの位相と遅延内部クロックdiclkの位相が一致するように、可変ディレイ回路121の遅延量を制御する。
【0129】
この活性化信号発生回路の第3実施形態により、外部クロックのクロック周期tCLKは、クロックバッファ(ダミークロックバッファ)における遅延時間(t1−t0),可変ディレイ回路121における遅延時間(t2−t1)とブログラマブルディレイ回路122における遅延時間(t3−t2)の合計と等しくなるように制御される。
【0130】
プロブグラマブルディレイ回路122の遅延時間とダミークロックバッファ123の遅延時間は固定である。そして、プログラマブルディレイ回路122の遅延時間を入力信号のセットアップ時間と同じにプログラムし、ダミークロックバッファの遅延時間が入力回路のホールド時間と等しいとすれば、活性化クロックEN1の活性化期間(Hレベルの期間)は、入力回路のセットアップ時間とホールド時間の合計と等しくなり、この活性化クロックEN1の活性化期間は外部クロックCLKの周期によらず一定となる。すなわち、外部クロックCLKの周波数が変化すると、可変ディレイ回路121の遅延時間はそれに応じて変化するが、プログラマブルディレイ回路122の遅延時間とダミークロックバッファ123の遅延時間は変化しないので、活性化クロックEN1の活性化期間は、外部クロックの周波数によらず一定になる。
【0131】
なお、クロックバッファの遅延時間が入力回路のホールド時間と等しいかそれよりも長い場合には、図13中のディレイ回路126及びORゲート127は不要である。一方、クロックバッファの遅延時間が入力回路のホールド時間よりも短い場合、活性化クロックEN1の外部クロック立ち上がり後の活性化期間が入力回路のホールド時間より短くなるので、この活性化クロックEN1の活性化期間を延長させるために、ディレイ回路126とORゲート127を設ける必要がある。
【0132】
ディレイ回路126は、外部クロックの立ち上がりタイミングからホールド時間相当の時間、活性化信号が活性化状態(Hレベル)を維持できるように、活性化クロックEN1を所定時間遅延させて、遅延活性化信号dEN1を生成する。ORゲート128は、活性化クロックEN1と遅延活性化信号dEN1を合成して、活性化クロックEN1の活性化期間を延長し、活性化信号ENを出力する。
【0133】
図16は、本発明の入力バッファの第2実施例を示す。
【0134】
図4の第1の実施形態において、入力回路21はCMOSインバータで構成されていたが、図15の第2の実施形態において、入力回路151は、カレントミラー付き差動回路で構成されている。なお、ラッチ回路22については第1の実施形態と同様の構成を有する。
【0135】
図16のような第2の実施形態の入力バッファは、入力信号(アドレス、コントロール、データ)がSSTLレベル等、小振幅である場合に適用される。入力信号が1V以下の小振幅の場合、入力バッファでそれを増幅して,内部論理回路が動作可能なCMOSレベルの信号に変換する必要がある。
【0136】
入力回路151は、PMOSトランジスタP161−P163及びNMOSトランジスタn161−n163で構成されている。
【0137】
NMOSトランジスタn162及びn163は、ソースが互いに共通に接続されて、差動回路を構成している。NMOSトランジスタn162のゲートは、入力端子に接続され、入力信号が印加される。またNMOSトランジスタn163のゲートには、基準電圧Vrefが印加されている。
【0138】
PMOSトランジスタP162及びP163は、カレントミラー回路を構成している。また、NMOSトランジスタn161は、差動回路と低電源線Vssの間に設けられ、活性化信号ENにより制御される電源スイッチである。さらに、PMOSトランジスタP161は、カラントミラー回路と高電源線Vddとの間に設けられ、反転活性化信号/ENにより制御される電源スイッチである。
【0139】
図16の入力バッファの第2実施形態においても、高電源線Vddと出力ノードn−01、及び低電源線Vssと出力ノードn−01の間にそれぞれ電源スイッチP161及びn161が設けられるので、入力回路151が非活性状態の時、電源線と出力ノードn−01との間に電流が流れることが防止され、消費電流を少なくすることができる。
【0140】
図17は本発明の入力バッファの第3実施形態を示す。
【0141】
図16の第2の実施形態との相違点は、入力回路171に電源スイッチP161を設けていないこと、及び入力回路171とラッチ回路22の間に、一対のPMOSトランジスタP173及びNMOSトランジスタn172からなるトランスファスイッチを設けたことである。
【0142】
図16の第2実施例の入力回路151では、高電源線Vddと出力ノードn−01の間にPMOSトランジスタP161及びP162が直列に接続されている。したがって、PMOSトランジスタP161及びP162が持つ内部抵抗により、入力回路151の出力ノードn−01のHレベルは、Vddよりも若干低い値となる。
【0143】
したがって、出力ノードn−01がHレベルの状態で、入力回路151が非活性化され、ラッチ回路22がラッチ動作を開始すると、Vdd→P13→P14→n−01の経路で電流が流れてしまい、消費電流の増大につながる。
【0144】
一方、図17の第3の実施形態では、図15の電源スイッチP161を設けていないので、出力ノードn−01のHレベルは、図16の例と比較して高くなる。したがって、ラッチ動作開始時にVdd→P13→P14→n−01の経路で流れる電流量を低減することができる。
【0145】
また、入力回路171とラッチ回路22の間に、PMOSトランジスタP173及びNMOSトランジスタn172からなるトランスファスイッチを設け、ラッチ回路22のラッチ動作開始時にこのトランスファスイッチをオフすることにより、ラッチ回路22のラッチ動作開始時に、高電源線Vddから入力回路171を介してラッチ回路22の入力ノードn−01に電流が流れ込むことがない。
【0146】
尚、図17の例では、入力回路171とトランスファスイッチは共に、活性化信号ENにより共通に制御されているが、トランスファスイッチを活性化信号ENとは別の制御信号で制御しても良い。その場合、第2のインバータ24の出力は、活性化信号ENが活性状態となるか、トランスファスイッチがオン状態になるかの少なくとも1つの状態の時、ハイインピーダンス状態となるように制御される。
【0147】
以上のように、図17の入力バッファの第3の実施形態によれば、第2の実施形態よりも更に入力バッファの消費電流を少なくすることができる。
【0148】
【発明の効果】
以上の実施の形態の説明から明らかなごとく、本発明によれば、入力回路の活性化時間を外部クロックCLKの1周期よりも短い時間であって、入力回路のセットアップ時間及びホールド時間と同等の時間が或いはそれを含む時間に限定することができるので、従来よりも消費電流の小さな入力回路を得ることができる。
【0149】
例えば、図5の第1の実施形態において、ディレイ回路の遅延時間を6nsとし、使用する外部クロック周波数を100MHz(クロック周期:10ns)とすれば、入力回路の活性化時間を、外部クロック1周期あたり、従来の10nsから4nsに削減することができる。
【図面の簡単な説明】
【図1】従来の入力バッファ回路。
【図2】セットアップタイム、ホールドタイムを表すタイミングダイヤグラム。
【図3】本発明のSDRAMのブロックダイヤグラム。
【図4】本発明の入力バッファの第1実施形態。
【図5】本発明の活性化信号発生回路の第1実施形態。
【図6】図5の活性化信号発生回路のタイミングダイヤグラム。
【図7】CASレイテンシ、最大クロック周波数とセットアップタイム・ホールドタイムとの関係の一例を示す図。
【図8】本発明のディレイ回路の第1実施形態。
【図9】本発明のディレイ回路の第2実施形態。
【図10】本発明のパルス化回路の第1実施形態。
【図11】本発明のヒューズ回路の第1実施形態。
【図12】本発明の活性化信号発生回路の第2実施形態。
【図13】本発明のヒューズ回路の第2実施形態。
【図14】本発明の活性化信号発生回路の第3実施形態。
【図15】図14の活性化信号発生回路のタイミングダイヤグラム。
【図16】本発明の入力バッファの第2実施形態。
【図17】本発明の入力バッファの第3実施形態。
【符号の説明】
1,21,151,171 入力回路
2 ラッチ回路
3,11 クロックバッファ
12 コマンドバッファ/レジスタ
13 アドレスバッファ/レジスタ&バンクセレクト
14 I/Oデータバッファ/レジスタ
16,93 モードレジスタ
31 ラッチ回路
32 ディレイ回路
33 パルス化回路
34,91,92 ヒューズ回路
94 切替えスイッチ
121 可変ディレイ回路
122 プログラマブルディレイ回路
123 ダミークロックバッファ
124 位相比較部
125 ディレイ制御回路
Claims (7)
- クロック信号に同期して入力信号を受け取るクロック同期型の半導体集積回路において、
活性化信号により活性化されて、前記入力信号を受け取る入力回路と、
前記活性化信号を生成する活性化信号発生回路とを有し、
前記活性化信号発生回路は、前記クロック信号の周期より短く、且つ前記入力回路のセットアップ時間及びホールド時間に対応する時間を含む期間、間欠的に前記活性化信号を活性状態にし、
前記活性化信号発生回路は、さらに、
前記クロック信号に基づいて生成された内部クロック信号を所定時間遅延させたタイミング信号を出力する可変遅延回路と、
前記タイミング信号を前記セットアップ時間に対応した時間遅延させる第2の遅延回路と、
前記第2の遅延回路の出力をバッファリングするダミークロックバッファと、
前記内部クロック信号と前記ダミークロックバッファの出力の位相を比較する位相比較部と、
前記位相比較部の比較結果に基づいて、前記可変遅延回路のディレイ時間を制御する遅延制御回路とを含み、前記タイミング信号から前記活性化信号を生成することを特徴とする半導体集積回路。 - 前記入力回路の出力に接続され、前記活性化信号に応答して前記入力信号をラッチするラッチ回路をさらに有することを特徴とする請求項1記載の半導体集積回路。
- 前記活性化信号が非活性状態の時、前記入力回路の出力はハイ・インピーダンス状態となることを特徴とする請求項2記載の半導体集積回路。
- 前記ラッチ回路は、
入力が前記入力回路に接続された第1のインバータと、
入力及び出力がそれぞれ前記第1のインバータの出力及び入力に交差接続され、前記活性化信号に応答して動作する第2のインバータで構成され、
前記活性化信号が活性状態の時、前記第2のインバータの出力はハイ・インピーダンス状態となることを特徴とする請求項2記載の半導体集積回路。 - 前記入力回路と前記ラッチ回路の間に設けられたスイッチをさらに有し、
前記ラッチ回路は、
入力が前記スイッチを介して前記入力回路に接続された第1のインバータと、
入力及び出力がそれぞれ前記第1のインバータの出力及び入力に交差接続され、前記活性化信号に応答して動作する第2のインバータで構成され、
前記活性化信号が活性状態の時、前記第2のインバータの出力はハイ・インピーダンス状態となることを特徴とする請求項2記載の半導体集積回路。 - 前記活性化信号発生回路は、前記クロック信号に基づいて前記活性化信号を生成し、前記入力回路の前記セットアップ時間の前に前記活性化信号を前記活性状態に遷移させることを特徴とする請求項1記載の半導体集積回路。
- 前記入力信号は、アドレス信号、コントロール信号又はデータ信号の少なくともいずれかであることを特徴とする請求項1記載の半導体集積回路。
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