JP4769509B2 - 半導体装置 - Google Patents

Description

本発明は、機能を異にする少なくとも２つの半導体集積回路を備えた半導体装置に係り、特に信頼性向上、長寿命化の技術に関する。

半導体集積回路においては、ＭＯＳ素子（ＭＯＳトランジスタ）を常に導通状態とすることによりプルアップ抵抗として用いることがある。プルアップとは、抵抗を介して電源のプラス側に接続することによって電位を安定に保つことであり、接続する抵抗をプルアップ抵抗という。プルアップ抵抗は、特に半導体装置と外部とのやり取りを行うＩ／Ｏパッド回路や、ダイナミック回路におけるキーパー回路等においてよく用いられる。

近年、プロセス要因等による遅延のばらつきを最適化し、かつ消費電力の低減と高速動作を両立することを目的として、ＭＯＳトランジスタの基板電位を最適に制御する技術が提唱されている。この技術を適用しようとすると、プロセスばらつき等のＭＯＳトランジスタの特性に応じて基板電位を供給する必要がある。これを実現する１つの方法として、半導体装置を複数の領域に分割し、各領域についてモニタ用のＭＯＳトランジスタのオン抵抗値を評価し、評価結果に応じて生成される基板電位を対応する領域内のＭＯＳトランジスタへ供給するものがある。モニタ用のＭＯＳトランジスタのゲート電圧を、オン電圧側に固定した構成が提案されている。
A predictive reliability model for PMOS bias temperature degradation Mahapatra, S.†† Alam, M.A.†† Electron Devices Meeting, 2002. IEDM '02. Digest. International Publication Date:†2002 On page(s): 505-508

ＭＯＳトランジスタを常に導通状態とすることによりプルアップ抵抗として用いた場合、結果として常に大きなＤＣ電流が流れることとなり、ＭＯＳトランジスタの特性劣化の原因となる。これは、基板電位生成のためのモニタ手段として、ＭＯＳトランジスタを常に導通状態とした場合も同様である。

特性劣化の１つとして、ゲート電圧をオン電圧側に固定することにより、ＭＯＳトランジスタの飽和電流が、経年変化で著しく劣化していく現象が知られている。すなわち、ゲートに対して基板の電位がバックバイアスの状態で、チップの温度が高まると、トランジスタのしきい値電圧の絶対値が次第に大きくなる。この結果、時間がたつにつれて、トランジスタの速度が遅くなる。具体的には、ＭＯＳトランジスタが飽和電流特性で約２０％劣化することがあり、長期間経過後に半導体集積回路が正常に動作しなくなることがあり得る。この現象をＮＢＴＩ（Negative Bias Temperature Instability）といい、近年、この原因がボロン等の染み出しによるものであることが分かってきている（非特許文献１参照）。

したがって、本発明の目的は、ＮＢＴＩによる経年劣化の課題を解決するためになされたものであり、長年にわたって使用しても特性の劣化しない半導体装置を提供することである。

本発明による半導体装置は、所定の機能を有して所要の出力信号を出力する第１の半導体集積回路と、タイミングをずらした複数のゲート信号に応じて互いに独立に導通状態・非導通状態が切り替わる複数のＭＯＳ素子（ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ）を有して、前記複数のＭＯＳ素子が前記第１の半導体集積回路の出力または入力に対して並列接続された第２の半導体集積回路とを備え、前記第２の半導体集積回路が、プルアップ回路に構成されている。
また、前記第１の半導体集積回路が、トライステートバッファに構成されている。

さらに、前記第２の半導体集積回路における前記複数のＭＯＳ素子に対して、タイミングをずらした複数のゲート信号を生成出力するパルス発生回路を備えた構成の半導体装置でもよい。

従来であれば１つのＭＯＳ素子を常に導通状態とすることにより実現していたプルアップ抵抗について、複数のＭＯＳ素子の並列接続で構成し、これらを時分散で動作させる。すなわち、第２の半導体集積回路は、複数のＭＯＳ素子からなり、それらが並列接続の状態で第１の半導体集積回路の出力または入力に接続されている。そして、複数のＭＯＳ素子のそれぞれにパルス発生回路等からゲート信号を印加することにより、複数のＭＯＳ素子を互いに独立にオン・オフ制御する。複数の並列接続のＭＯＳ素子に印加するゲート信号について、そのタイミングを互いにずらせる。これにより、ある瞬間において複数のＭＯＳ素子のうちどのＭＯＳ素子が導通状態であるかに影響を受けない状態で、第１の半導体集積回路の出力信号を安定化する。複数のＭＯＳ素子を時分散で動作させることにより、個々のＭＯＳ素子における長時間使用時のＮＢＴＩ現象を軽減し、経年劣化の影響を受けにくい回路構成を実現する。また、経年劣化を防止するために追加されるべき回路は、少数のＭＯＳ素子で済む。結果として、従来構成の回路を大幅に変更することなく、同等の機能（プルアップ抵抗）を実現できる。

トライステートバッファの出力に対するプルアップ回路を、独立動作の複数のＭＯＳ素子で構成することにより、トライステートバッファの出力を、長時間使用時のＮＢＴＩ現象の影響を受けにくい安定状態とすることができる。

上記構成の半導体装置において、前記複数のゲート信号は、同一の周波数で異なる位相を持つ信号であって、かつその合計電圧が単位時間当たりほぼ一定であることが好ましい。あるいは、前記複数のゲート信号は、遷移確率が互いに等しいことが好ましい。

複数のゲート信号の合計電圧が単位時間当たりほぼ一定であれば、タイミングをずらした複数のＭＯＳ素子の独立動作であるにもかかわらず、プルアップ動作を安定化させることができる。また、遷移確率が等しければ、複数のＭＯＳ素子があたかも１つのＭＯＳ素子の常時導通のようなプルアップ抵抗が実現される。

上記のように構成することにより、従来であれば１つのＭＯＳ素子が常に導通状態であったものが、複数の並列接続のＭＯＳ素子が分散的に導通状態となるため、長時間使用時のＮＢＴＩ現象による影響を低減することが可能となる。したがって、経年劣化を防止することができ、長期間にわたって安定して動作する半導体装置を実現できる。

また、経年劣化を防止するために追加されるべき回路は少数のＭＯＳ素子で済む。結果として、従来構成の回路を大幅に変更することなく同等の機能（プルアップ抵抗）を実現できる。

以下、本発明の実施の形態について図面を参照して説明する。

図１を用いて、本発明の実施の形態の基本構成の一例を説明する。図１は、後述する実施の形態１〜３に共通する半導体装置１０の概略構成を示している。なお、この概略構成はあくまで一例に過ぎず、本発明の趣旨を変えない範囲で変更された構成でもよい。

半導体装置１０は、第１の半導体集積回路１１、第２の半導体集積回路１２およびパルス発生回路１３を備えている。パルス発生回路１３の出力は、第２の半導体集積回路１２の入力に接続されている。第１の半導体集積回路１１と第２の半導体集積回路１２は、双方向に接続されている。ただし、片方向に接続されていてもよく、第１の半導体集積回路１１と第２の半導体集積回路１２のどちらが受け側になるかは、実施の形態に応じて異なる。第１の半導体集積回路１１は、図示しない他の半導体集積回路に信号を出力するための出力ポートを有している。

（実施の形態１）
図１ないし図５を参照して、本発明の実施の形態１の半導体装置を説明する。

実施の形態１は、他の半導体集積回路におけるＭＯＳトランジスタに、最適な基板電位を供給する半導体装置の例である。本実施の形態１では、第２の半導体集積回路１２は、半導体装置１０の領域ごとの特性をモニタする特性モニタ回路（電流モニタ回路）である。第１の半導体集積回路１１は、特性モニタ回路によってモニタされたＭＯＳトランジスタの特性に応じた基板電位を生成する基板電位生成回路である。

図２は、特性モニタ回路１２ａの構成を示す回路図である。

特性モニタ回路１２ａは、同形同サイズのｎ個のＮチャンネル型のＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎを有している。ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎのドレインは等価な定電流源２１に接続され、ソースは共通接続され、基板も共通接続されている。ゲートはパルス発生回路１３のパルス出力端子に接続され、タイミング信号Φｉ（ｉ＝１，２…ｎ）を入力するようになっている。ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎのドレインは、それぞれ図３に示すサンプルホールド回路１４ａを介して、図４に示す基板電位生成回路１１ａの入力端子に接続されている。ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの共通接続された基板は、基板電位生成回路１１ａの基板出力ポートＢＮに接続されている。

ｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎは、従来の常時導通状態の単一のＮＭＯＳトランジスタに対応し、同一の機能を果たすものである。

ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎは、それぞれパルス発生回路１３からゲートに印加されるタイミング信号Φｉ（ｉ＝１，２…ｎ）に応じて、互いに独立して導通状態・非導通状態が切り替えられる。そして、定電流源２１からの定電流供給に対するＮＭＯＳトランジスタの電圧降下（抵抗）をモニタし、モニタ結果をサンプルホールド回路１４ａを介して基板電位生成回路１１ａに供給する。

パルス発生回路１３は、ｎ個のパルス出力端子を有する。各パルス出力端子から、図５に示すようなタイミング信号Φｉ（ｉ＝１，２…ｎ）を、特性モニタ回路１２ａにおけるＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎのゲートに供給する。ｎ個のタイミング信号Φｉ（ｉ＝１，２…ｎ）は互いに時間的にずれており、ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの活性化は、重複なく時分散されている。

ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの出力は、それぞれ対応するサンプルホールド回路１４ａ…に接続されている。これは基板電位生成回路１１ａへの入力の安定を図るためである。これらｎ個のサンプルホールド回路１４ａ…の集合が、接続回路１４である。なお、接続回路１４は、本実施の形態１に特有のものであり、図１では図示されていない。

図３は、サンプルホールド回路１４ａの構成を示す回路図である。サンプルホールド回路１４ａは、ＮＭＯＳトランジスタＱＮｉ（ｉ＝１，２…ｎ）に対応して設けてあり、サンプル用コンデンサＣ１、ホールド用コンデンサＣ２、比較器２２、スイッチ素子Ｓ１，Ｓ２，Ｓ３から構成されている。対応するＮＭＯＳトランジスタＱＮｉは、パルス発生回路１３からのタイミング信号Φｉ（ｉ＝１，２…ｎ）によって導通されるが、同じくタイミング信号Φｉによってスイッチ素子Ｓ１がＯＮされ、その反転タイミング信号／Φｉによってスイッチ素子Ｓ２，Ｓ３がＯＮされる。スイッチ素子Ｓ１とスイッチ素子Ｓ２，Ｓ３とは背反的な動作をする。

タイミング信号Φｉによって対応するＮＭＯＳトランジスタＱＮｉが導通状態にあるとき、スイッチ素子Ｓ１がＯＮで、スイッチ素子Ｓ２，Ｓ３がＯＦＦとなっている。ＮＭＯＳトランジスタＱＮｉからのモニタ結果が、スイッチ素子Ｓ１を介してサンプル用コンデンサＣ１に蓄積される。サンプル用コンデンサＣ１の情報が比較器２２を通ることによりオフセット処理され、モニタ結果が評価される。次いで、タイミング信号Φｉが"Ｌ"レベルに反転すると、ＮＭＯＳトランジスタＱＮｉが非導通となるとともに、スイッチ素子Ｓ１もＯＦＦとなり、スイッチ素子Ｓ２，Ｓ３がＯＮとなる。比較器２２から出力されているモニタ結果がホールド用コンデンサＣ２にホールドされるとともに、スイッチ素子Ｓ３を介して基板電位生成回路１１ａの入力端子へモニタ結果が送出される。

図４は、第１の半導体集積回路１１としての基板電位生成回路１１ａの構成を示す回路図である。基板電位生成回路１１ａの入力端子には、接続回路１４の出力端子が接続されている。接続回路１４は、ｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎのそれぞれに対応したｎ個のサンプルホールド回路１４ａ…からなる。これらのサンプルホールド回路１４ａ…の出力端子は共通接続され、基板電位生成回路１１ａの入力端子に接続されている。

１番目のＮＭＯＳトランジスタＱＮ１の評価期間においては、残りの（ｎ−１）個のＮＭＯＳトランジスタＱＮ２〜ＱＮｎに対応するサンプルホールド回路１４ａ…の平均出力値が接続回路１４から出力される。同様に、２番目のＮＭＯＳトランジスタＱＮ２の評価期間においては、残りの（ｎ−１）個のＮＭＯＳトランジスタＱＮ１，ＱＮ３〜ＱＮｎに対応するサンプルホールド回路１４ａ…の平均出力値が出力される。いずれのＮＭＯＳトランジスタも評価対象となっていない場合は、全てのサンプルホールド回路１４ａ…の平均出力値が出力される。

基板電位生成回路１１ａは、差動回路３１と出力バッファ回路３２から構成されている。差動回路３１の片方の入力端子に、接続回路１４の出力端子が接続されている。差動回路３１は、接続回路１４を経由して入力される信号すなわち前記の平均出力値を差動増幅する。差動増幅された信号は、出力バッファ３２にてバッファされた後、基板出力ポートＢＮから出力される。基板出力ポートＢＮの出力は、特性モニタ回路１２ａにおける各ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの平均的な特性に応じた値となる。それは、ＮＭＯＳトランジスタの特性に応じた最適な値となる。基板出力ポートＢＮから出力される供給基板電圧は、図示しない複数のＭＯＳトランジスタの基板に対して出力されるとともに、特性モニタ回路１２ａにおけるｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの基板にも共通に供給される。

特性モニタ回路１２ａにおけるｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの評価は時分散による独立個別評価であるが、そのモニタ結果を基板電位生成に反映させるときは、平均化されている。

以上のように、特性モニタ回路１２ａのｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎが時分散で動作することにより、ＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの長時間使用時のＮＢＴＩ現象は軽減され、経年劣化の影響を受けにくい回路構成を実現できる。

なお、上記の説明では、任意の時刻に導通状態になり評価されるＮＭＯＳトランジスタの個数が単一であるとしたが、２つ以上複数のＮＭＯＳトランジスタが各期間で同時に導通して評価される構成としてもよい。重要なのは、ある期間においてＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎのうちどれが導通状態となったとしても、それに影響を受けることなく、基板電位生成回路１１ａの基板出力ポートＢＮから、半導体装置の動作状態に応じた基板電位をほぼ一定に出力できることである。言い換えれば、基板電位生成回路１１ａの出力に影響を与えることがないように、特性モニタ回路１２ａにおいて並列に接続されたｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎを時分散で動作させることである。

また、上記の説明では、サンプルホールド回路１４ａにおいて、データホールド時にスイッチ素子Ｓ３をオンにする構成としたが、ＮＭＯＳトランジスタの評価時にオフであれば、データホールド時に必ずしもオンとする必要はない。基板電位生成回路１１ａへは複数のサンプルホールド回路１４ａの平均出力値が入力されるので、各サンプルホールド回路１４ａが正しく評価された値を出力していれば、出力を行うサンプルホールド回路１４ａの個数は関係ないからである。

また、上記の説明では、ｎ個のＮＭＯＳトランジスタＱＮ１，ＱＮ２…ＱＮｎの導通状態・非導通状態の切り替えのための構成として、各ＮＭＯＳトランジスタのゲートに個別にタイミング信号Φｉ（ｉ＝１，２…ｎ）を印加する構成とした。これに代えて、例えば、個々のＮＭＯＳトランジスタのソースと電流源の間にスイッチ素子を挿入し、それらのスイッチ素子を個別に制御することにより、導通状態・非導通状態を切り替える構成としても構わない。

本実施の形態１は、ＮＭＯＳトランジスタの基板電位を生成する基板電位生成回路について説明したが、ＰＭＯＳトランジスタの基板電位を生成する構成についても、本実施の形態１に基づいて当業者なら容易に改変できる。

（実施の形態２）
図１および図６ないし図８を参照して、本発明の実施の形態２の半導体装置を説明する。

実施の形態２は、Ｉ／Ｏパッド回路の例である。本実施の形態２では、第１の半導体集積回路１１はトライステートバッファであり、第２の半導体集積回路１２はプルアップ回路である。

図６は、トライステートバッファ１１ｂとプルアップ回路１２ｂの構成を示す回路図である。トライステートバッファ１１ｂは、活性化信号によって入力信号をバッファして出力する。プルアップ回路１２ｂは、トライステートバッファ１１ｂの非活性化時のハイインピーダンス出力の不安定を防止するためのものである。このプルアップ回路１２ｂは、３つのＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３から構成されている。ＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３のソースは電源端子に接続され、ドレインはトライステートバッファ１１ｂの出力端子に共通接続されている。また、ＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３のゲートには、パルス発生回路１３からのタイミング信号Φ１，Φ２，Φ３が個別に印加されるようになっている。

３つのＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３は、従来の常時導通状態の単一のＰＭＯＳトランジスタに対応している。

図７は、パルス発生回路１３の構成を示す回路図である。パルス発生回路１３は、３つの遅延素子Ｄ１，Ｄ２，Ｄ３から構成されている。遅延素子Ｄ１の出力端子が遅延素子Ｄ２の入力端子に接続され、遅延素子Ｄ２の出力端子が遅延素子Ｄ３の入力端子に接続され、遅延素子Ｄ３の出力端子が遅延素子Ｄ１の入力端子に接続されたリングオシレータとなっている。遅延素子Ｄ１，Ｄ２，Ｄ３からそれぞれ出力されるタイミング信号Φ１，Φ２，Φ３は、プルアップ回路１２ｂにおけるＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３のゲートにおける入力信号となる。

図８は、タイミング信号Φ１，Φ２，Φ３の波形およびタイミング信号Φ１，Φ２，Φ３の平均電圧値を示している。タイミング信号Φ１，Φ２，Φ３の波形は、周波数が同一で位相が互いに異なっている。また、３つのタイミング信号Φ１，Φ２，Φ３の電圧値の平均値は、単位時間当たり一定となっている。タイミング信号Φ１，Φ２，Φ３が、それぞれのゲートに入力されるＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３の遷移確率は互いに等しくなり、あたかも１つのＰＭＯＳトランジスタが常に導通状態となっているかのようなプルアップ抵抗が実現されている。

３つのＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３のプルアップ電流能力の合計は、常時導通の単一のＰＭＯＳトランジスタのプルアップ電流能力と同程度にできる。したがって、従来と遜色なくプルアップを実現可能であり、かつ長時間使用時のＮＢＴＩ現象に起因する経年劣化は従来の１／３程度に軽減される。したがって、プルアップ抵抗が重要となるＩ／Ｏパッド回路において、長寿命の信頼性を確保することが可能となる。

なお、上記の説明では、ＰＭＯＳトランジスタの数が３つであったが、これに限るものではない。また、ＰＭＯＳトランジスタに限られず、ＮＭＯＳトランジスタでもよい。また、パルス発生回路１３は、遅延素子を複数リング接続した構成に限らない。重要なのは、単一トランジスタの常時導通と同一の機能を、複数のＭＯＳトランジスタの時分散動作で実現していることである。言い換えれば、トライステートバッファ１１ｂの出力に影響を与えることがないように、複数のＭＯＳトランジスタを時分散で動作させることである。

また、上記の説明では、３つのＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３の導通状態・非導通状態の切り替えのための構成として、各ＰＭＯＳトランジスタのゲートに個別にタイミング信号Φｉ（ｉ＝１，２，３）を印加する構成とした。これに代えて、例えば、個々のＰＭＯＳトランジスタのソースと電流源の間にスイッチ素子を挿入し、それらのスイッチ素子を個別に制御することにより、導通状態・非導通状態を切り替える構成としてもよい。

（実施の形態３）
図１および図９を参照して、本発明の実施の形態３の半導体装置を説明する。

実施の形態３は、ダイナミック回路の例である。本実施の形態３では、第１の半導体集積回路１１はダイナミック回路であり、第２の半導体集積回路１２はキーパー回路である。

図９は、ダイナミック回路１１ｃとキーパー回路１２ｃの構成を示す回路図である。ダイナミック回路１１ｃは、クロック信号によって活性化されるＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１と、ゲートに入力信号Ａ，Ｂを印加して高速にスイッチングするＮＭＯＳトランジスタＱＮ２１，ＱＮ２２とを直列に接続してある。ＰＭＯＳトランジスタＱＰ１１とＮＭＯＳトランジスタＱＮ２１のドレイン接続点から、入力信号Ａ，Ｂに応じた出力信号Ｃを出力する。ダイナミック回路１１ｃでは、出力がフローティングとなることがあるので、キーパー回路１２ｃを設けている。

キーパー回路１２ｃは、３つのＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３と、３つのＮＡＮＤ回路ＮＡ１１，ＮＡ１２，ＮＡ１３から構成されている。ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３のソースは電源端子に接続され、ドレインは共通にダイナミック回路１１ｃの出力に接続されている。ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３のゲートは、対応するＮＡＮＤ回路ＮＡ１１，ＮＡ１２，ＮＡ１３の出力に接続されている。ＮＡＮＤ回路ＮＡ１１，ＮＡ１２，ＮＡ１３の一方の入力はダイナミック回路１１ｃの出力に接続されており、もう一方の入力はパルス発生回路１３のタイミング信号Φ１，Φ２，Φ３の出力に接続されている。なお、パルス発生回路１３の構成は実施の形態２（図７）と同一であるので、ここでは説明を省略する。また、そのタイミング信号Φ１，Φ２，Φ３の波形も実施の形態２（図８）と同一であるので説明を省略する。ここでのＮＡＮＤ回路ＮＡ１１，ＮＡ１２，ＮＡ１３は、インバータとして機能する。

３つのＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３のプルアップ電流能力の合計は、常時導通の単一のＰＭＯＳトランジスタのプルアップ電流能力と同程度にできる。したがって、従来と遜色なくプルアップを実現でき、かつ長時間使用時のＮＢＴＩ現象に起因する経年劣化は従来の１／３程度に軽減される。したがって、プルアップ抵抗が重要となるダイナミック回路に対するキーパー回路において、長寿命の信頼性を確保することが可能となる。

なお、上記の説明では、ＰＭＯＳトランジスタの数が３つであったが、これに限らない。また、ＰＭＯＳトランジスタに限られず、ＮＭＯＳトランジスタでもよい。重要なのは、単一トランジスタの常時導通と同一の機能を、複数のＭＯＳトランジスタの時分散動作で実現していることである。言い換えれば、ダイナミック回路１１ｃの出力に影響を与えることがないように、複数のＭＯＳトランジスタを時分散で動作させることである。

また、上記の説明では、３つのＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３の導通状態・非導通状態の切り替えのための構成として、各ＰＭＯＳトランジスタのゲートに接続のＮＡＮＤ回路ＮＡ１１，ＮＡ１２，ＮＡ１３に個別にタイミング信号Φｉ（ｉ＝１，２，３）を印加する構成とした。これに代えて、例えば、個々のＰＭＯＳトランジスタのソースと電流源の間にスイッチ素子を挿入し、それらのスイッチ素子を個別に制御することにより、導通状態・非導通状態を切り替える構成としてもよい。

なお、ドミノ回路のキーパー回路等にも容易に適用可能である。

（実施の形態４）
図１０ないし図１３を参照して、本発明の実施の形態４の半導体装置を説明する。

実施の形態４は、実施の形態１〜３のように、遷移確率が等しい複数のゲート信号を、タイミングをずらしてＭＯＳ素子のゲートに入力するのではない。すなわち、本実施の形態４は、ＣＭＯＳロジック回路を用いて論理的に信号を形成し、１つのＭＯＳ素子にかかるＮＢＴＩの負荷を、複数のＭＯＳ素子へと分散させるものである。

図１０は、２入力ＮＡＮＤ回路を示すものである。この２入力ＮＡＮＤ回路は、信号ＥＮがＨのときは信号ＯＵＴとして信号ＩＮの反転信号を出力し、信号ＥＮがＬのときは信号ＩＮの値に関わらず信号ＯＵＴとしてＨを出力する回路である。このような２入力ＮＡＮＤ回路は、例えばクロックゲーティングに用いられる。クロックゲーティングとは、ゲーティング対象回路の活性・非活性に応じて、クロック供給を行うか止めるかを制御するものである。このようなクロックゲーティングにおいて、対象回路が活性である期間が短く非活性である期間が長いと、２入力ＮＡＮＤ回路内部のＰＭＯＳのゲートがオン電圧側である期間が長くなり、ＮＢＴＩの影響を大きく受けることになる。本実施の形態４はこのような場合に、ＰＭＯＳのＮＢＴＩによる経年劣化を小さくするものである。もちろん、ＮＡＮＤ回路、クロックゲーティングに限らず適用可能である。

図１１は、本実施の形態４における２入力ＮＡＮＤ回路の詳細な回路図を示しており、論理的には図１０のＮＡＮＤ回路と等価である。本実施の形態４における２入力ＮＡＮＤ回路は、ＥＮ信号に基づいて内部的にＥＮ１信号とＥＮ２信号を生成するＬｏｇｉｃ１０Ｅと、ＩＮ信号に加えて生成されたＥＮ１信号とＥＮ２信号とが入力され、ＩＮ信号とＥＮ信号のＮＡＮＤ論理信号を出力するＮＡＮＤ１０Ｃとから構成されている。Ｌｏｇｉｃ１０Ｅにおいては、フリップフロップ１０ＤのクロックＣＬＫにＥＮ信号が入力され、フリップフロップ１０Ｄの反転出力ＮＱは、フリップフロップ１０ＤのデータＤに入力される。フリップフロップ１０Ｄの出力Ｑで制御されるスイッチＳＷ１０Ｂは、ＱがＨの時、ＥＮの信号をＥＮ２に伝達する。フリップフロップ１０Ｄの出力ＮＱで制御されるスイッチＳＷ１０Ａは、ＮＱがＨの時、ＥＮの信号をＥＮ１に伝達する。すなわち、ＥＮがＨとなる毎に、入力信号ＥＮの値が、ＥＮ１とＥＮ２に交互に伝達される構成となっている。

図１２は、信号ＥＮ、Ｑ、ＥＮ１、ＥＮ２、ＩＮ、ＯＵＴの真理値表の一例を示している。図１２に示すように、信号ＥＮがＬとなったときに、その信号ＬがＥＮ１かＥＮ２のどちらか一方に伝達されている。ＮＡＮＤ１０Ｃは、ＥＮ１とＥＮ２のいずれか一方がＬであれば、ＥＮ１とＥＮ２をゲートに入力されて並列に配置された２つのＰＭＯＳのうち、いずれか一方が導通し、ＥＮ１とＥＮ２をゲートに入力されて直列に配置された２つのＮＭＯＳのうち、いずれか一方が非導通となる。すなわち、ＯＵＴはＩＮの値によらずＨとなり、論理的に図１０の２入力ＮＡＮＤ回路と等価になる。しかも、ＥＮ１とＥＮ２をゲートに入力されるＰＭＯＳのうち、いずれか一方のゲートがＬとなれば導通されるので、ＮＢＴＩによる劣化が２つのＰＭＯＳに分散される。

図１３は、本実施の形態４の２入力ＮＡＮＤ回路を、クロックゲーティングに適用した例を示している。Ｌｏｇｉｃ１０ＥとＮＡＮＤ１０Ｃで構成される２入力ＮＡＮＤ回路は、ＥＮ信号がＨのときにクロックの反転信号を出力する。ＥＮ信号がＬのときは、クロックをＨに固定する。すなわち、クロックの供給先となる回路が非活性のときは、ＥＮをＬに固定することになる。図中下部のＮＡＮＤは、一方の入力がＨに固定されている。すなわち、クロックの反転信号を常に回路に供給している。ＮＢＴＩは、ＰＭＯＳのゲートをＬに固定したときに劣化が激しい。この構成によると、ＮＡＮＤ１０Ｃの劣化が少なくて済むので、ゲーティングされていないクロック出力との経年劣化に伴うクロックスキューの増大を削減できる。

（実施の形態５）
図１４を参照して、本発明の実施の形態５の半導体装置を説明する。

図１４は、図４の基板電位生成回路１１ａに接続される図２の特性モニタ回路１２ａにおける別の構成の特性モニタ回路を示している。図１４において、共通の基板電圧とゲート電圧を供給されるＮＭＯＳトランジスタを、３つ直列に接続している。共通のゲート電圧は、任意電圧に設定されている。基板電圧は、基板電位生成回路１１ａの基板出力ポートからの電圧値と同じ電圧値となる。

ＭＯＳトランジスタＱＮ１１Ｃのドレインは、スイッチ素子ＳＷ１１Ｅに接続される。そして、Φ１の制御信号によって、接続回路１４を介して差動回路３１のモニタ出力部に接続されるか、接地電位に接続されるかが選択される。すなわち、Φ１がＨのときにモニタ出力Ｖ１に接続され、Ｌのときに接地に接続される。ＭＯＳトランジスタＱＮ１１Ｂのソースは、スイッチ素子ＳＷ１１Ｄに接続される。そして、Φ１の制御信号によって、接続回路１４を介して差動回路３１のモニタ出力部に接続されるか、接地電位に接続されるかが選択される。すなわち、Φ１がＨのときに接地に接続され、Ｌのときにモニタ出力Ｖ１に接続される。このように、ＭＯＳトランジスタＱＮ１１ＣとＱＮ１１Ｂとで、モニタ出力Ｖ１に接続されるＭＯＳトランジスタと、接地に接続されるＭＯＳトランジスタが、交互に入れ替わることになる。

上記のように、Φ１によってモニタ出力に接続されるＭＯＳトランジスタを切り替えることにより、ＭＯＳトランジスタＱＮ１１Ｂのゲート・ソース間電圧Ｖｇｓは印可電圧が変わることになり、ＮＢＴＩの影響を軽減できる。なお、本実施の形態５においては、ｎ個のＭＯＳトランジスタとｎ個のサンプルホールド回路を設ける必要なく、直列に接続されたＭＯＳトランジスタ群のみで経年劣化を軽減できる。

さらに、ＭＯＳトランジスタＱＮ１１Ｃのドレイン・ソース間電圧Ｖｄｓは、Φ１がＨのときは閾値近傍の値であるが、Φ１がＬのときは限りなく０に近くなる。通常、ＭＯＳトランジスタの経年劣化の要因として、すでに説明したＮＢＴＩ以外に、ホットキャリア効果というものが存在する。ホットキャリア効果は、ドレイン・ソース間電圧Ｖｄｓに起因し、Ｖｄｓが大きいほど劣化し易い。つまり、Φ１でいずれのＭＯＳトランジスタがモニタ出力に接続されるかを制御することにより、ＭＯＳトランジスタＱＮ１１Ｃが変化するので、ホットキャリア効果による劣化が軽減される。

（実施の形態６）
図１５を参照して、本発明の実施の形態６の半導体装置を説明する。

図１５は、図４の基板電位生成回路１１ａに接続される図２の特性モニタ回路１２ａにおける別の構成の特性モニタ回路を示している。本実施の形態６においては、ＮＭＯＳトランジスタＱＮ１２Ｂ、ＱＮ１２Ｃが並列に接続され、ＮＭＯＳトランジスタＱＮ１２Ｂ，ＱＮ１２Ｃ、ＱＮ１２Ｄ、ＱＮ１２Ｅが直列に３段に接続されている。各ＭＯＳトランジスタのゲートは共通に接続され、任意電圧に設定される。また、ＭＯＳトランジスタＱＮ１２Ｄ、ＱＮ１２Ｅの基板は、共通に接続され、基板電位生成回路１１ａの基板出力ポートからの電圧値と同じ電圧値が印可される。

ＭＯＳトランジスタＱＮ１２Ｂのドレインはスイッチ素子ＳＷ１２Ｆに接続され、／Φ１の制御信号によって、差動回路３１のモニタ出力部に接続されるか、開放されるかが選択される。すなわち、Φ１がＨのときにモニタ出力Ｖ１に接続され、Ｌのときに開放される。ＭＯＳトランジスタＱＮ１２Ｃのドレインはスイッチ素子ＳＷ１２Ｈに接続され、Φ１の制御信号によって、差動回路３１のモニタ出力部に接続されるか、開放されるかが選択される。すなわち、Φ１がＬのときにモニタ出力Ｖ１に接続され、Ｈのときに開放される。このように、ＭＯＳトランジスタＱＮ１２ＢとＱＮ１２Ｃとで、モニタ出力Ｖ１に接続されるＭＯＳトランジスタと、接地に接続されるＭＯＳトランジスタが、交互に入れ替わることになる。

上記のように、Φ１によってモニタ出力に接続されるＭＯＳトランジスタを切り替えることにより、ＮＢＴＩの影響が軽減できる。なお、本実施の形態６においては、ｎ個のＭＯＳトランジスタとｎ個のサンプルホールド回路を設ける必要なく、図１５に示すモニタ回路を１つ設けるのみで経年劣化を軽減できる。

ＭＯＳトランジスタＱＮ１２Ｂの基板は、スイッチ素子ＳＷ１２Ｇに接続され、／Φ１の制御信号によって、基板電位生成回路１１ａの基板出力ポートＢＮに接続されるか、接地電位に接続されるか選択される。すなわち、Φ１がＨのときに基板電圧に接続され、Ｌのときに接地される。ＭＯＳトランジスタＱＮ１２Ｃの基板は、スイッチ素子ＳＷ１２Ｉに接続され、Φ１の制御信号によって、基板電位生成回路１１ａの基板出力ポートＢＮに接続されるか、接地電位に接続されるか選択される。すなわち、Φ１がＬのときに基板電圧に接続され、Ｈのときに接地される。

ホットキャリア効果による影響は、基板電圧にも起因し、基板電圧が小さい（バックバイアス）ほど、劣化し易い。つまり、φ１により、ＭＯＳトランジスタＱＮ１１Ｃの基板電位が変化するので、ホットキャリア効果による劣化が軽減される。

本発明にかかる半導体装置をＩ／Ｏパッドに適用した場合には、外部とのデータ通信を有線で行う半導体チップとして非常に有用である。また、その半導体チップを使用したチップセットなどでも適応できる。さらに、基板制御回路やダイナミック回路を搭載した半導体装置に関しても、非常に長寿命な信頼性を確保できる。

本発明の実施の形態に係る半導体装置の基本構成を示すブロック図 本発明の実施の形態１に係る特性モニタ回路の構成を示す回路図 本発明の実施の形態１に係るサンプルホールド回路の構成を示す回路図 本発明の実施の形態１に係る基板電位生成回路の構成を示す回路図 本発明の実施の形態１に係るパルス発生回路のタイミング信号の波形図 本発明の実施の形態２に係るトライステートバッファおよびプルアップ回路の構成を示す回路図 本発明の実施の形態２に係るパルス発生回路の構成を示す回路図 本発明の実施の形態２に係るパルス発生回路のタイミング信号の波形図 本発明の実施の形態３に係るダイナミック回路およびキーパー回路の構成を示す回路図 本発明の実施の形態４に係る等価論理図 本発明の実施の形態４に係る２入力ＮＡＮＤの回路図とイネーブル信号生成ロジック回路図 本発明の実施の形態４に係る真理値表 本発明の実施の形態４に係るクロックツリーへの応用例の回路図 本発明の実施の形態５に係るモニタ回路図 本発明の実施の形態６に係るモニタ回路図

符号の説明

１０ 半導体装置
１１ 第１の半導体集積回路
１１ａ 基板電位生成回路
１１ｂ トライステートバッファ
１１ｃ ダイナミック回路
１２ 第２の半導体集積回路
１２ａ 特性モニタ回路
１２ｂ プルアップ回路
１２ｃ キーパー回路
１３ パルス発生回路
１４ 接続回路
１４ａ サンプルホールド回路
２１ 定電流源
２２ 比較器
３１ 差動回路
３２ 出力バッファ回路
ＢＮ 基板出力ポート

Claims (5)

1. 所定の機能を有して所要の出力信号を出力する第１の半導体集積回路と、
   タイミングをずらした複数のゲート信号に応じて互いに独立に導通状態・非導通状態が切り替わる複数のＭＯＳ素子を有して、前記複数のＭＯＳ素子が前記第１の半導体集積回路の出力または入力に対して並列接続された第２の半導体集積回路と、
   を備え、
   前記第２の半導体集積回路が、プルアップ回路に構成されている半導体装置。
2. 前記第１の半導体集積回路が、トライステートバッファに構成されている請求項１に記載の半導体装置。
3. 前記第２の半導体集積回路における前記複数のＭＯＳ素子に対して、タイミングをずらした複数のゲート信号を生成出力するパルス発生回路を、さらに備えた請求項１に記載の半導体装置。
4. 前記複数のゲート信号は、同一の周波数で異なる位相を持つ信号であって、かつその合計電圧が単位時間当たりほぼ一定である請求項１に記載の半導体装置。
5. 前記複数のゲート信号は、遷移確率が互いに等しい請求項１に記載の半導体装置。

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