JP5214328B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP5214328B2
JP5214328B2 JP2008129817A JP2008129817A JP5214328B2 JP 5214328 B2 JP5214328 B2 JP 5214328B2 JP 2008129817 A JP2008129817 A JP 2008129817A JP 2008129817 A JP2008129817 A JP 2008129817A JP 5214328 B2 JP5214328 B2 JP 5214328B2
Authority
JP
Japan
Prior art keywords
field effect
power supply
supply voltage
data
rom
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008129817A
Other languages
English (en)
Other versions
JP2009009682A (ja
Inventor
幸宏 浦川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008129817A priority Critical patent/JP5214328B2/ja
Priority to US12/129,274 priority patent/US7760537B2/en
Publication of JP2009009682A publication Critical patent/JP2009009682A/ja
Application granted granted Critical
Publication of JP5214328B2 publication Critical patent/JP5214328B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、プログラマブルＲＯＭ（Read Only Memory）を有する半導体集積回路に関する。
従来、プログラマブルＲＯＭとしては、ポリフューズ及びＰＣＯＰ (Pure CMOS one-time programmable)メモリが知られている。
ポリフューズは、例えば、それに大電流を流してアモルファス化し、抵抗値を変化させることによりデータを記憶する。また、ＰＣＯＰメモリは、例えば、ＰチャネルＭＯＳトランジスタのゲート絶縁膜に高電圧をかけ、それを破壊することによりデータを記憶する。いずれの場合においても、１回のみ、データプログラムが可能なことから、これらは、ＯＴＰ (One time programmable ROM)と呼ばれる。
しかし、このようなプログラマブルＲＯＭでは、データプログラムに大電流又は高電圧が必要なため、データプログラムを制御するための制御回路の構成が複雑になる。
ところで、ＳＲＡＭ (Static RAM)をＲＯＭとして使用する技術が知られている（例えば、特許文献１，２を参照）。
その原理は、ＳＲＡＭの負荷抵抗、即ち、バックトゥバックインバータ(back-to back inverters)の負荷抵抗対の抵抗値を異ならせて、電源投入時の初期状態が決まった値となるようにする、というものである。
しかし、負荷抵抗の抵抗値は、ウェハプロセスにおけるインプラ(ion implantation)のドーズ量で決定している。この場合、マスクプロセスが増加するため、製造コストの増大の原因になる。
特開平６−１１２４３７号公報 特開平７−１３０１８０号公報
本発明は、制御回路の複雑化や製造コストの増大なく、ＳＲＡＭをプログラマブルＲＯＭとして使用するための技術について提案する。
本発明の例に係わる半導体集積回路は、プログラマブルＲＯＭと、前記プログラマブルＲＯＭからのＲＯＭデータにより制御される内部回路と、前記プログラマブルＲＯＭに対する前記ＲＯＭデータのプログラム及びリードを制御する制御回路とを具備し、前記プログラマブルＲＯＭは、ソースに第１電源電圧を印加可能な第１導電型の第１電界効果トランジスタと、ソースに第２電源電圧が印加され、ドレインが前記第１電界効果トランジスタのドレインに接続される第２導電型の第２電界効果トランジスタと、ゲートがワード線に接続され、第１ビット線と前記第１及び第２電界効果トランジスタのドレインとの間のデータ転送に使用される第２導電型の第３電界効果トランジスタと、ソースに前記第１電源電圧を印加可能な第１導電型の第４電界効果トランジスタと、ソースに前記第２電源電圧が印加され、ドレインが前記第４電界効果トランジスタのドレインに接続される第２導電型の第５電界効果トランジスタと、ゲートが前記ワード線に接続され、第２ビット線と前記第４及び第５電界効果トランジスタのドレインとの間のデータ転送に使用される第２導電型の第６電界効果トランジスタとを備え、前記第１及び第２電界効果トランジスタのゲートは、前記第４及び第５電界効果トランジスタのドレインに接続され、前記第４及び第５電界効果トランジスタのゲートは、前記第１及び第２電界効果トランジスタのドレインに接続され、前記内部回路は、第３電源電圧により駆動され、前記第１電源電圧と前記第２電源電圧との差は、前記第３電源電圧と前記第２電源電圧との差よりも大きく、前記制御回路は、前記プログラマブルＲＯＭのプログラム時に、プログラムデータと逆のデータが書き込まれた前記プログラマブルＲＯＭに対して、前記第１及び第４電界効果トランジスタのソースに前記第１電源電圧を供給し、かつ、前記第３及び第６電界効果トランジスタをオフにしたストレス状態を一定期間印加した後に、前記第１及び第４電界効果トランジスタのソースに対する前記第１電源電圧の供給を停止し、前記プログラムデータと逆のデータを消去することにより、前記プログラマブルＲＯＭに前記プログラムデータをプログラムし、前記第１電源電圧の値は、前記プログラマブルＲＯＭが前記ストレス状態にある時及び前記ＲＯＭデータのリード時で同じである。
本発明によれば、制御回路の複雑化や製造コストの増大なく、ＳＲＡＭをプログラマブルＲＯＭとして使用することができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明は、ＳＲＡＭをプログラマブルＲＯＭとして使用する技術に関し、その特徴は、ＳＲＡＭセル内のバックトゥバックインバータの負荷となる電界効果トランジスタ対の閾値を積極的に異ならせる点にある。
ここで、本発明は、電界効果トランジスタ対の閾値を異ならせるために、ＳＲＡＭセルの信頼性の劣化に関する指標、ＮＢＴＩ (Negative Bias Threshold Instability)による電界効果トランジスタの閾値変動を利用する。
この場合、プログラマブルＲＯＭに対するＲＯＭデータのプログラムを制御する制御回路の動作を変更すればよく、制御回路やＳＲＡＭセルなどのハードウェアについては何ら変更する必要がないため、回路の複雑化が発生することはない。
また、ウェハプロセスにも変更がないため、バックトゥバックインバータの負荷抵抗対の抵抗値を異ならせる技術に比べて、製造コストの低減を図れる。
２． 実施の形態
(1) システム
図１は、ＲＯＭデータのプログラミング時のシステムを示している。
半導体集積回路（半導体チップ）１１は、マイコン、システムＬＳＩ、メモリ、ロジックＬＳＩなどである。半導体集積回路１１内には、プログラマブルＲＯＭ１２、制御回路１３及び内部回路１４が配置される。
プログラマブルＲＯＭ１２は、ＳＲＡＭセルから構成され、内部回路１４の動作を制御するプログラムデータや内部回路１４の特性を調整するトリミングデータなどを記憶する。制御回路１３は、プログラマブルＲＯＭ１２に対するプログラム動作を制御する。内部回路１４は、半導体集積回路１１の種類に応じた要素から構成される。
ホストコンピュータ１５は、プログラマブルＲＯＭ１２に対するＲＯＭデータのプログラムに必要な電源電圧ＶＤＤ，ＶＤＤＣ及びプログラムデータＤＡＴＡを半導体集積回路１１に供給する。
電源電圧ＶＤＤは、制御回路１３及び内部回路１４を駆動するための電圧であり、電源端子Ｔ１に供給される。電源電圧ＶＤＤＣは、電源電圧ＶＤＤとは異なる電圧、例えば、電源電圧ＶＤＤよりも高い電圧であり、電源端子Ｔ２を経由して、プログラマブルＲＯＭ１２に直接供給される。
電源端子Ｔ２は、内部回路１４には接続されない。
また、プログラムデータＤＡＴＡは、データ入力端子Ｔ３に供給される。
電源電圧ＶＳＳは、電源電圧ＶＤＤ，ＶＤＤＣよりも低い電圧、例えば、接地電圧であり、電源端子Ｔ４に供給される。
電源電圧ＶＤＤＣと電源電圧ＶＳＳとの差は、電源電圧ＶＤＤと電源電圧ＶＳＳとの差よりも大きい。
(2) プログラマブルＲＯＭ
図２は、プログラマブルＲＯＭを示している。
プログラマブルＲＯＭ１２は、ＳＲＡＭセルから構成される。
ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２は、ＳＲＡＭセルを構成するバックトゥバックインバータの負荷となる。ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２のソースは、それぞれ電源端子Ｔ２（ＶＤＤＣ）に接続される。
ＮチャネルＭＯＳＦＥＴ Ｎ１のソースは、電源端子Ｔ４（ＶＳＳ）に接続され、ドレインは、ＰチャネルＭＯＳＦＥＴ Ｐ１のドレインに接続される。また、ＮチャネルＭＯＳＦＥＴ Ｎ２のソースは、電源端子Ｔ４（ＶＳＳ）に接続され、ドレインは、ＰチャネルＭＯＳＦＥＴ Ｐ２のドレインに接続される。
ＰチャネルＭＯＳＦＥＴ Ｐ１のゲート及びＮチャネルＭＯＳＦＥＴ Ｎ１のゲートは、共に、ＰチャネルＭＯＳＦＥＴ Ｐ２のドレイン及びＮチャネルＭＯＳＦＥＴ Ｎ２のドレインに接続される。
ＰチャネルＭＯＳＦＥＴ Ｐ２のゲート及びＮチャネルＭＯＳＦＥＴ Ｎ２のゲートは、共に、ＰチャネルＭＯＳＦＥＴ Ｐ１のドレイン及びＮチャネルＭＯＳＦＥＴ Ｎ１のドレインに接続される。
ＮチャネルＭＯＳＦＥＴ Ｎ３は、ビット線ＢＬと、ＰチャネルＭＯＳＦＥＴ Ｐ１のドレイン及びＮチャネルＭＯＳＦＥＴ Ｎ１のドレインとの間に接続され、それらの間のデータ転送に使用される。ＮチャネルＭＯＳＦＥＴ Ｎ３のゲートは、ワード線ＷＬに接続される。
ＮチャネルＭＯＳＦＥＴ Ｎ４は、ビット線ｂＢＬと、ＰチャネルＭＯＳＦＥＴ Ｐ２のドレイン及びＮチャネルＭＯＳＦＥＴ Ｎ２のドレインとの間に接続され、それらの間のデータ転送に使用される。ＮチャネルＭＯＳＦＥＴ Ｎ４のゲートは、ワード線ＷＬに接続される。
ここで、ＳＲＡＭセルの構成は、汎用メモリとしてのＳＲＡＭセルの構成と同じであるが、ＳＲＡＭセルに与える電源電圧ＶＤＤＣが内部回路を駆動する電源電圧ＶＤＤと異なる点が汎用メモリとしてのＳＲＡＭセルとは相違している。
また、本発明では、概要でも述べたように、ＲＯＭデータのプログラムは、バックトゥバックインバータの負荷としてのＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２の閾値を異ならせることにより行う。
つまり、本発明のプログラマブルＲＯＭとしてのＳＲＡＭセルでは、ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２の閾値の大小関係は、ＲＯＭデータに応じて決定される。この場合、プログラミング後の状態としては、ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２の閾値は、常に異なっている。
(3) プログラミング
プログラマブルＲＯＭに対するプログラム動作について、図３のフローチャートを参照しながら説明する。
このプログラム動作は、図１の制御回路１３により制御される。
まず、プログラマブルＲＯＭ（ＳＲＡＭアレイ）のアドレスを初期アドレス（ＡＤＤ＝０）に設定する（ステップＳＴ１）。
この後、その初期アドレスにより指定されるＳＲＡＭセルに対してプログラムデータと逆のデータの書き込みを実行する（ステップＳＴ２）。
この書き込みは、汎用メモリとしてのＳＲＡＭセルに対する書き込みと同様に行う。
例えば、図４に示すように、電源端子Ｔ２に電源電圧ＶＤＤＣを与えると共に、ワード線ＷＬの電圧ＶＷＬを“１（＝ＶＤＤ）”にし、ＮチャネルＭＯＳＦＥＴ Ｎ３，Ｎ４をオンにする。この時、ビット線対ＢＬ，ｂＢＬのデータは、ＳＲＡＭセルにラッチされ、ＳＲＡＭセルにデータが書き込まれる。
ここでは、プログラムデータを“１”と仮定し、それとは逆のデータ“０”をＳＲＡＭセルに書き込む。即ち、ビット線ＢＬの電圧ＶＢＬを“０（＝ＶＳＳ）”にし、ビット線ｂＢＬの電圧ＶｂＢＬを“１”にする。すると、ＳＲＡＭセル内の右側のインバータの入力信号が“０”、左側のインバータの入力信号が“１”の状態が維持される。
尚、この書き込み時においては、電源端子Ｔ２に与える電圧として、電源電圧ＶＤＤＣに代えて、電源電圧ＶＤＤを与えるようにしてもよい。
次に、ＳＲＡＭセルにプログラムデータと逆のデータが書き込まれた状態で、そのＳＲＡＭセルに対してストレスの印加を行う（ステップＳＴ３）。
例えば、図５に示すように、電源端子Ｔ２に電源電圧ＶＤＤＣを与えると共に、ワード線ＷＬの電圧ＶＷＬを“０”にし、ＮチャネルＭＯＳＦＥＴ Ｎ３，Ｎ４をオフにする。また、ビット線対ＢＬ，ｂＢＬの電圧ＶＢＬ，ＶｂＢＬは、共に、“０”にする。
この時、右側のインバータのＰチャネルＭＯＳＦＥＴ Ｐ２のゲート電圧は、“０”であるため、ＰチャネルＭＯＳＦＥＴ Ｐ２のゲート及びソース間には高電圧が印加されることになる。この高電圧が印加されている期間においては、ＰチャネルＭＯＳＦＥＴ Ｐ２のＮＢＴＩによる閾値のシフトが顕著になる。
具体的には、ＰチャネルＭＯＳＦＥＴ Ｐ２の閾値が上昇する。
このように、負荷としての２つのＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２のうち、ゲート電圧が“０”になっているほうの閾値が、ゲート電圧が“１”になっているほうの閾値よりも高くなる。
尚、ストレス印加によるＮＢＴＩを加速させるために、このステップの期間におけるチップ温度を室温よりも高い温度に設定してもよい。
また、ストレス印加の最中、ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２が形成される半導体エリア（例えば、Ｎウェル）を電源電圧ＶＤＤＣに設定してＮＢＴＩを加速してもよい。
このストレス印加のステップでは、ＳＲＡＭセルに書き込まれたデータに変化はないが、実質的には、このステップにより、ＳＲＡＭセルには、プログラムデータ“１”がプログラムされたことになる。
次に、現在のアドレスＡＤＤを確認し、そのアドレスＡＤＤが最終アドレスでない場合には、アドレスＡＤＤを１つだけ増やした後、再度、ステップＳＴ２〜ステップＳＴ３の動作を行う（ステップＳＴ４〜ＳＴ５）。
また、現在のアドレスＡＤＤが最終アドレスである場合には、プログラム動作を終了する（ステップＳＴ４）。
この後、半導体集積回路（半導体チップ）に対する電源が切られると、ＳＲＡＭセルに対して書き込まれたプログラムデータとは逆のデータは、消去される。
(4) リード
上述のプログラミングによりＳＲＡＭセルにプログラムされたデータをリードする方法について説明する。
ＳＲＡＭセルには、“１”がプログラムされているものと仮定する。
まず、半導体集積回路（半導体チップ）に電源を投入する。
具体的には、図６に示すように、最初に、電源電圧ＶＤＤＣをプログラマブルＲＯＭに供給する。
ここで、プログラミングで説明したように、ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２の閾値は互いに異なっている。即ち、ＰチャネルＭＯＳＦＥＴ Ｐ２の閾値Ｖｔｈ（Ｐ２）は、ＰチャネルＭＯＳＦＥＴ Ｐ１の閾値Ｖｔｈ（Ｐ１）よりも高い。
この閾値のアンバランスにより、例えば、図９に示すように、電源投入時（ＶＤＤＣブート時）のＳＲＡＭセルの初期状態は、常に、右側のインバータの入力信号が“１”、左側のインバータの入力信号が“０”になる。これは、ＳＲＡＭセルにプログラムデータ“１”がプログラムされた状態である。
また、電源電圧ＶＤＤＣを立ち上げた後、一定期間ｔ１を確保し、ＳＲＡＭセルのデータがより安定した状態になったら、図６に示すように、内部回路を駆動するための電源電圧ＶＤＤを立ち上げる。
そして、例えば、図１０に示すように、ワード線ＷＬの電圧ＶＷＬを“１”にし、ＳＲＡＭセルに記憶されたデータをビット線対ＢＬ，ｂＢＬにリードする。
尚、電源電圧ＶＤＤＣ，ＶＤＤを立ち上げるタイミングは、図７に示すように、両者、同じタイミングであってもよい。
また、図８に示すように、電源電圧ＶＤＤＣ，ＶＤＤを立ち上げるタイミングは、両者、同じであっても、ワード線ＷＬの電圧ＶＷＬを立ち上げるタイミングを電源電圧ＶＤＤＣ，ＶＤＤを立ち上げるタイミングよりも遅くすることで、初期状態におけるＳＲＡＭセルのデータをより安定化させることができる。
(5) 変形例
プログラマブルＲＯＭに対するデータプログラムを短縮するための変形例について説明する。
図１１は、プログラミング時のフローチャートを示している。
この変形例の特徴は、ＳＲＡＭアレイ内の複数のＳＲＡＭセルの全てに対して一括してストレス印加を行う点にある。
まず、プログラマブルＲＯＭ（ＳＲＡＭアレイ）のアドレスを初期アドレス（ＡＤＤ＝０）に設定する（ステップＳＴ１）。
この後、その初期アドレスにより指定されるＳＲＡＭセルに対してプログラムデータと逆のデータの書き込みを実行する（ステップＳＴ２）。
この書き込みは、図３及び図４で説明した方法と同様の方法により行う。
次に、現在のアドレスＡＤＤを確認し、そのアドレスＡＤＤが最終アドレスでない場合には、アドレスＡＤＤを１つだけ増やした後、再度、ステップＳＴ２の動作を行う（ステップＳＴ３〜ＳＴ４）。
また、現在のアドレスＡＤＤが最終アドレスである場合には、複数のＳＲＡＭセルの全てに対してストレスの印加を一括して行う（ステップＳＴ５）。
このストレス印加は、図３及び図５で説明した方法と同様の方法により行う。
尚、この変形例においても、ストレス印加によるＮＢＴＩを加速させるために、このステップの期間におけるチップ温度を室温よりも高い温度に設定してもよい。
また、ストレス印加の最中、ＰチャネルＭＯＳＦＥＴ Ｐ１，Ｐ２が形成される半導体エリア（例えば、Ｎウェル）を電源電圧ＶＤＤＣに設定してＮＢＴＩを加速してもよい。
以上より、複数のＳＲＡＭセルにＲＯＭデータがプログラムされる。
この後、プログラム動作を終了する。
この変形例においては、ストレス印加を一括して行うため、プログラマブルＲＯＭに対するＲＯＭデータのプログラム時間を短縮できる。
(6) まとめ
このように、本発明では、ＮＢＴＩによる閾値変動原理を利用し、負荷となる電界効果トランジスタ対の閾値の大小関係をＲＯＭデータに応じて決定する。これにより、制御回路の複雑化や製造コストの増大なく、ＳＲＡＭをプログラマブルＲＯＭとして使用することが可能になる。
３． 応用例
上述の実施の形態では、半導体チップ内の一部にＳＲＡＭ（プログラマブルＲＯＭ）が配置されることを前提とした。この場合には、ＲＯＭデータは、そのＳＲＡＭが形成される半導体集積回路（半導体チップ）内で、例えば、ラッチ回路にラッチされ、内部回路などの制御に使用される。
これに対し、ここでは、ＲＯＭチップについて説明する。
図１２及び図１３は、本発明のＲＯＭチップを示している。
複数のＳＲＡＭセルから構成されるメモリセルアレイ２１のロウ方向の一端には、ロウアドレスバッファ２２及びロウデコーダ２３が配置される。また、メモリセルアレイ２１のカラム方向の一端には、カラムアドレスバッファ２４及びカラムデコーダ・カラムセレクタ２５が配置される。
ロウアドレス信号Ａ０，・・・Ａｎ−１は、ロウアドレスバッファ２２を経由してロウデコーダ２３に入力される。また、カラムアドレス信号Ａｎ，・・・ＡＮ−１は、カラムアドレスバッファ２４を経由してカラムデコーダ・カラムセレクタ２５（２５Ａ，２５Ｂ）に入力される。
プログラミングは、ＲＯＭデータＤｉｎを、データ入力バッファ２６を経由してメモリセルアレイ２１に供給することで１度だけ行われる。また、メモリセルアレイに記憶されたＲＯＭデータＤｏｕｔは、データ出力バッファ２７を経由して、ＲＯＭチップの外部にリードされる。
メモリセルアレイ２１とカラムデコーダ・カラムセレクタ２５との間には、センスアンプ・書き込みバッファ２８（２８Ａ，２８Ｂ）が配置される。センスアンプ２８Ａは、例えば、図１４に示すような差動アンプから構成される。
制御回路２９は、チップイネーブル信号ｂＣＥ及びリード(read)／ライト(write)信号Ｒ／Ｗに基づき、ＲＯＭデータのプログラミング及びリードを制御する。
リード時の負荷となる負荷回路３０は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２に接続される。
ここで、本発明のＲＯＭチップでは、電源電圧ＶＤＤＣが電源端子Ｔ２からメモリセルアレイ（ＳＲＡＭセル）に直接供給される。
また、制御回路２９は、図３又は図１１のシーケンスに従い、ＲＯＭデータのプログラミングを実行し、かつ、図６、図７又は図８の波形図に従い、ＲＯＭデータのリードを実行する。
この応用例では、メモリセルアレイ２１及び制御回路２９以外の回路を内部回路と定義する。ここで、本発明では、電源端子Ｔ２に印加される電源電圧ＶＤＤＣは、内部回路に供給されない。これに対し、電源端子Ｔ１に印加される電源電圧ＶＤＤは、内部回路に供給され、その内部回路を駆動する。
電源端子Ｔ４に印加される電源電圧ＶＳＳは、例えば、接地電圧である。
本発明は、このようなＲＯＭチップに応用することも可能である。
４． 改良例
本発明では、ＮＴＢＩによるＳＲＡＭセル内の電界効果トランジスタの閾値変動を利用してＲＯＭデータのプログラミングを行う。ここで、ＮＴＢＩとは、ＳＲＡＭセルが保持しているデータが消失される方向に電界効果トランジスタの閾値電圧が変動する現象のことである。このため、本発明では、プログラムデータと逆のデータをＳＲＡＭセルが保持している状態でストレス印加によるプログラミングを実行する。
しかし、このことは、ＳＲＡＭセルにＲＯＭデータをプログラミングした後、ＳＲＡＭセルからＲＯＭデータをリードする度に、ＮＴＢＩによるＳＲＡＭセル内の電界効果トランジスタの閾値変動がＲＯＭデータを消失する方向に生じることを意味する。
例えば、図１５に示すように、プログラム状態において、ＳＲＡＭセル内のＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧がＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧よりも高い場合、図１６に示すように、リード時には、ＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧を高くする方向にＮＴＢＩが発生する。
従って、これを放置すると、最終的にはＳＲＡＭセル内にプログラミングしたＲＯＭデータが消失してしまい、プログラマブルＲＯＭとしての信頼性が失われる。
ここで説明する改良例は、ＳＲＡＭセルにＲＯＭデータをプログラミングした後に、ＮＴＢＩによるＳＲＡＭセル内の電界効果トランジスタの閾値変動を生じ難くし、ＲＯＭデータの消失を防止し、プログラマブルＲＯＭの信頼性の向上を図る技術である。
具体的には、電源端子とメモリセルアレイとの間に、ＳＲＡＭセルと電源端子とを短絡する期間を決定するスイッチ回路を接続すると共に、ＲＯＭデータをラッチするラッチ回路を追加する。そして、ＲＯＭデータのリード時において、ＲＯＭデータをラッチ回路にラッチした直後にＳＲＡＭセルから電源端子を切断する。
これにより、ＲＯＭデータのプログラミング後に、ＳＲＡＭセルにＮＴＢＩが発生する期間を最小限に抑え、ＲＯＭデータの消失を防止する。
図１７は、改良例に係わるシステムの第１例を示している。
半導体集積回路（半導体チップ）１１は、マイコン、システムＬＳＩ、メモリ、ロジックＬＳＩなどである。半導体集積回路１１内には、プログラマブルＲＯＭ１２、制御回路１３、内部回路１４及びラッチ回路１５が配置される。
プログラマブルＲＯＭ１２は、ＳＲＡＭセルから構成され、内部回路１４の動作を制御するプログラムデータや内部回路１４の特性を調整するトリミングデータなどを記憶する。制御回路１３は、プログラマブルＲＯＭ１２に対するプログラム／リード動作を制御する。内部回路１４は、半導体集積回路１１の種類に応じた要素から構成される。
ホストコンピュータ１５は、プログラマブルＲＯＭ１２に対するＲＯＭデータのプログラム／リード動作に必要な電源電圧ＶＤＤ，ＶＤＤＣ及びプログラムデータＤＡＴＡを半導体集積回路１１に供給する。
電源電圧ＶＤＤは、制御回路１３及び内部回路１４を駆動するための電圧であり、電源端子Ｔ１に供給される。電源電圧ＶＤＤＣは、電源電圧ＶＤＤとは異なる電圧、例えば、電源電圧ＶＤＤよりも高い電圧であり、電源端子Ｔ２を経由して、プログラマブルＲＯＭ１２に直接供給される。
電源端子Ｔ２は、内部回路１４には接続されない。
また、プログラムデータＤＡＴＡは、データ入力端子Ｔ３に供給される。
電源電圧ＶＳＳは、電源電圧ＶＤＤ，ＶＤＤＣよりも低い電圧、例えば、接地電圧であり、電源端子Ｔ４に供給される。
電源電圧ＶＤＤＣと電源電圧ＶＳＳとの差は、電源電圧ＶＤＤと電源電圧ＶＳＳとの差よりも大きい。
ラッチ回路１５は、プログラマブルＲＯＭ１２からリードされたＲＯＭデータをラッチする。内部回路１４の状態は、ラッチ回路１５にラッチされたＲＯＭデータに基づいて制御される。
プログラマブルＲＯＭ１２に対するプログラム／リード動作は、アクティブ信号ＡＣＴにより制御される。アクティブ信号ＡＣＴは、制御回路１３からプログラマブルＲＯＭ１２に供給される。但し、これに代えて、ホストコンピュータ１５からプログラマブルＲＯＭ１２にアクティブ信号ＡＣＴを供給してもよい。
図１８は、改良例に係わるシステムの第２例を示している。
第２例が第１例と大きく異なる点は、電源電圧ＶＤＤＣを半導体集積回路１１の内部で生成している点にある。
電源電圧ＶＤＤは、ホストコンピュータ１５から半導体集積回路１１に供給される。内部電源電圧発生回路１６は、電源電圧ＶＤＤから電源電圧ＶＤＤＣを生成する。例えば、内部電源電圧発生回路１６は、昇圧回路を有し、この昇圧回路により電源電圧ＶＤＤＣを発生する。
また、アクティブ信号ＡＣＴは、ホストコンピュータ１５から制御信号入力端子Ｔ５を介してプログラマブルＲＯＭ１２に供給される。但し、これに代えて、制御回路１３からプログラマブルＲＯＭ１２にアクティブ信号ＡＣＴを供給してもよい。
その他の構成については、上述の第１例と同じであるため、ここでは、その説明については省略する。
図１９は、ＳＲＡＭセルに電源電圧を供給する期間を決定するスイッチ回路の例を示している。
電源端子ＶＤＤＣとメモリセルアレイ２１との間には、ＳＲＡＭセルと電源端子ＶＤＤＣとを短絡する期間を決定するスイッチ回路４０が接続される。このスイッチ回路４０は、ＰチャネルＭＯＳＦＥＴから構成され、そのゲートにはアクティブ信号ＡＣＴが入力される。アクティブ信号ＡＣＴが“Ｌ”のとき、ＳＲＡＭセルに電源端子ＶＤＤＣが短絡される。そして、ＲＯＭデータがラッチ回路１５にラッチされた直後にアクティブ信号ＡＣＴを“Ｈ”にし、ＳＲＡＭセルから電源端子ＶＤＤＣを切断する。
図２０は、ＲＯＭデータをリードする時期の第１例を示している。
第１例は、半導体集積回路に電源電圧ＶＤＤを供給するブート時にＲＯＭデータをリードする例である。
まず、時刻ｔ１に、電源電圧ＶＤＤ，ＶＤＤＣを立ち上げると共に、アクティブ信号ＡＣＴを活性化する（ここでは、立ち下げる）。また、時刻ｔ２に、ワード線の電位ＶＷＬを立ち上げると、ＲＯＭデータがリードされる。ＲＯＭデータは、直ちにラッチ回路にラッチされる。
ＲＯＭデータがラッチ回路にラッチされた直後の時刻ｔ３に、アクティブ信号ＡＣＴを非活性化する（ここでは、立ち上げる）。アクティブ信号ＡＣＴが非活性化されると、ＳＲＡＭセルにストレスが印加されなくなるため、ＮＴＢＩも生じない。
ワード線の電位ＶＷＬを立ち下げるタイミングは、時刻ｔ３よりも前であってもよいし、時刻ｔ３よりも後であってもよい。
図２１は、ＲＯＭデータをリードする時期の第２例を示している。
第２例は、半導体集積回路の動作中にＲＯＭデータをリードする例である。半導体集積回路が動作中であるため、電源電圧ＶＤＤは、立ち上がった状態となっている。
まず、時刻ｔ１に、電源電圧ＶＤＤＣを立ち上げると共に、アクティブ信号ＡＣＴを活性化する（ここでは、立ち下げる）。また、時刻ｔ２に、ワード線の電位ＶＷＬを立ち上げると、ＲＯＭデータがリードされる。ＲＯＭデータは、直ちにラッチ回路にラッチされる。
ＲＯＭデータがラッチ回路にラッチされた直後の時刻ｔ３に、アクティブ信号ＡＣＴを非活性化する（ここでは、立ち上げる）。アクティブ信号ＡＣＴが非活性化されると、ＳＲＡＭセルにストレスが印加されなくなるため、ＮＴＢＩも生じない。
ワード線の電位ＶＷＬを立ち下げるタイミングは、時刻ｔ３よりも前であってもよいし、時刻ｔ３よりも後であってもよい。
尚、上述の改良例では、電源電圧ＶＤＤＣが印加される電源端子とメモリセルアレイとの間にスイッチ回路を接続したが、以下の変形も可能である。
第一に、上述の改良例に代えて、電源電圧（例えば、０Ｖ）ＶＳＳが印加される電源端子とメモリセルアレイとの間にスイッチ回路を接続してもよい。この場合、スイッチ回路は、ＮチャネルＭＯＳＦＥＴから構成される。また、アクティブ信号ｂＡＣＴをこのＮチャネルＭＯＳＦＥＴのゲートに入力する。
第二に、電源電圧ＶＤＤＣが印加される電源端子とメモリセルアレイとの間にスイッチ回路を接続すると共に、電源電圧ＶＳＳが印加される電源端子とメモリセルアレイとの間にスイッチ回路を接続してもよい。この場合、電源電圧ＶＤＤＣ側のスイッチ回路は、アクティブ信号ＡＣＴにより制御され、電源電圧ＶＳＳ側のスイッチ回路は、アクティブ信号ｂＡＣＴにより制御される。但し、アクティブ信号ｂＡＣＴは、アクティブ信号ＡＣＴの反転信号とする。
いずれの場合も、アクティブ信号ＡＣＴが“Ｌ”、アクティブ信号ｂＡＣＴが“Ｈ”のとき、ＲＯＭデータのプログラム／リード動作が実行され、アクティブ信号ＡＣＴが“Ｈ”、アクティブ信号ｂＡＣＴが“Ｌ”のとき、ＳＲＡＭセルにストレスが印加されず、ＲＯＭデータのプログラム／リード動作が禁止される。
以上、説明したように、改良例によれば、ＳＲＡＭセルにＲＯＭデータをプログラミングした後に、ＮＴＢＩによるＳＲＡＭセル内の電界効果トランジスタの閾値変動を生じ難くし、ＲＯＭデータの消失を防止し、プログラマブルＲＯＭの信頼性の向上を図ることができる。
５． ＰＬＡへの適用例
本発明のプログラマブルＲＯＭは、ＰＬＡ（プログラマブルロジックアレイ）に適用することも可能である。
図２２に示すように、ＰＬＡ５１は、ロジック信号ａ０，ａ１，…ａ３をロジック信号ｂ０，ｂ１，…ｂ３に変換し、ロジック信号ｂ０，ｂ１，…ｂ３をロジック信号ｃ０，ｃ１，…ｃ３に変換する機能を有する。また、図２３に示すように、ＰＬＡ５１は、例えば、ＲＯＭセル（ＮチャネルＭＯＳＦＥＴ）から構成される。
このＲＯＭセルを本発明のプログラマブルＲＯＭに置き換える。
図２４は、ＰＬＡシステムを示している。
半導体集積回路（ＰＬＡチップ）１１は、制御回路１３及びＰＬＡ１７を有する。
ＰＬＡ１７は、本発明に係わるプログラマブルＲＯＭ（ＳＲＡＭセル）から構成される。制御回路１３は、ＰＬＡ１７に対するプログラム／リード動作を制御する。
ホストコンピュータ１５は、ＰＬＡ１７に対するＲＯＭデータのプログラム／リード動作に必要な電源電圧ＶＤＤ，ＶＤＤＣ及びプログラムデータＤＡＴＡを半導体集積回路１１に供給する。
電源電圧ＶＤＤは、制御回路１３及びＰＬＡ１７を駆動するための電圧であり、電源端子Ｔ１に供給される。電源電圧ＶＤＤＣは、電源電圧ＶＤＤとは異なる電圧、例えば、電源電圧ＶＤＤよりも高い電圧であり、電源端子Ｔ２を経由して、ＰＬＡ１７に直接供給される。
また、プログラムデータＤＡＴＡは、データ入力端子Ｔ３に供給される。
電源電圧ＶＳＳは、電源電圧ＶＤＤ，ＶＤＤＣよりも低い電圧、例えば、接地電圧であり、電源端子Ｔ４に供給される。
電源電圧ＶＤＤＣと電源電圧ＶＳＳとの差は、電源電圧ＶＤＤと電源電圧ＶＳＳとの差よりも大きい。
まず、ＰＬＡの第１例について説明する。
ここで、ＰＬＡの構成を説明するに当り、その説明を簡単にするため、以下の表記を使用することにする。
まず、図２５に示すように、同図左側のＰＬＡ１７を構成するＲＯＭセルは、同図右側に示される記号で表記する。記号は、２種類存在し、その具体的構成は、図２６に示すようになる。
同図（ａ）は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴが存在する場合であり、本発明のプログラマブルＲＯＭに対応させると、ＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧Ｖｔｈ（Ｐ２）がＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧Ｖｔｈ（Ｐ１）よりも高い場合に相当する。
ＰＬＡ動作時において、入力信号ａｉは、ワード線ＷＬに入力され、出力信号ｂｊは、ビット線ｂＢＬから出力される。ビット線ＢＬに出力される信号は、ＰＬＡ動作時には使用しない。プログラム時には、２本のビット線ＢＬ，ｂＢＬからプログラムデータを入力する。
この場合、ＰＬＡ動作時に、例えば、入力信号ａｉが“１（＝Ｈ）”のときは、出力信号ｂｊが“０（＝Ｌ）”になる。
同図（ｂ）は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴが存在しない場合であり、本発明のプログラマブルＲＯＭに対応させると、ＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧Ｖｔｈ（Ｐ１）がＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧Ｖｔｈ（Ｐ２）よりも高い場合に相当する。
ＰＬＡ動作時において、入力信号ａｉは、ワード線ＷＬに入力され、出力信号ｂｊは、ビット線ｂＢＬから出力される。ビット線ＢＬに出力される信号は、ＰＬＡ動作時には使用しない。プログラム時には、２本のビット線ＢＬ，ｂＢＬからプログラムデータを入力する。
この場合、ＰＬＡ動作時に、例えば、入力信号ａｉが“１（＝Ｈ）”のときは、出力信号ｂｊも“１（＝Ｈ）”になる。
図２７は、第１例に係わるＰＬＡの具体的構成を示している。
ワード線ＷＬ０，ＷＬ１，…ＷＬ３の一端には、マルチプレクサ５３が接続される。マルチプレクサ５３の一方の入力端には、ロウデコーダ５４が接続され、他方の入力端には、入力信号ａ０，ａ１，…ａ３が入力される。
マルチプレクサ５３は、制御信号ＣＮＴに基づき、入力信号ａ０，ａ１，…ａ３及びロウデコーダ５４の出力信号のうちの一つを選択してこれを出力する。
ビット線ＢＬｊ、ｂＢＬｊ（ｊ＝０，１，…３）の一端には、書き込みアンプ（ＷＡ）５５が接続される。
ビット線ｂＢＬｊ（ｊ＝０，１，…３）の一端には、バッファ５６が接続され、バッファ５６からは、出力信号ｂ０、ｂ１、…ｂ３が出力される。
ＲＯＭデータのプログラム時には、マルチプレクサ５３は、ロウデコーダ５４の出力信号を選択する。ロウデコーダ５４は、書き込みアドレス信号に基づいて、ワード線ＷＬ０，ＷＬ１，…ＷＬ３のうちの１つを選択する。選択された１本のワード線ＷＬｉは、“１（＝Ｈ）”に設定される。
また、プログラムデータが書き込みアンプ５５からビット線ＢＬｊ、ｂＢＬｊに出力される。ビット線ＢＬｊ、ｂＢＬｊには相補データが出力される。例えば、ＲＯＭセルを図２６（ａ）の状態にするときは、ビット線ＢＬｊを“０”にし、ビット線ｂＢＬｊを“１”にする。また、ＲＯＭセルを図２６（ｂ）の状態にするときは、ビット線ＢＬｊを“１”にし、ビット線ｂＢＬｊを“０”にする。
ＰＬＡ動作時には、マルチプレクサ５３は、入力信号ａ０，ａ１，…ａ３を選択する。この時、書き込みアンプ５５は非活性化される。出力信号ｂ０、ｂ１、…ｂ３は、ビット線ｂＢＬｊに接続されるバッファ５６から出力される。
このように、本発明に係わるプログラマブルＲＯＭをＰＬＡのＲＯＭセルに適用することが可能である。
次に、ＰＬＡの第２例について説明する。
第２例の特徴は、第１例と比べると、プログラム時の入力信号の経路とＰＬＡ動作時の入出力信号の経路とを異ならせた点にある。
図２８（ａ）は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴが存在する場合であり、本発明のプログラマブルＲＯＭに対応させると、ＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧Ｖｔｈ（Ｐ２）がＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧Ｖｔｈ（Ｐ１）よりも高い場合に相当する。
図２８（ｂ）は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴが存在しない場合であり、本発明のプログラマブルＲＯＭに対応させると、ＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧Ｖｔｈ（Ｐ１）がＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧Ｖｔｈ（Ｐ２）よりも高い場合に相当する。
第２例では、ＲＯＭセル（プログラマブルＲＯＭ）は、さらに、ゲートがＮチャネルＭＯＳＦＥＴ Ｎ２のゲートに接続され、ソースが電源端子Ｔ４（ＶＳＳ）に接続されるＮチャネルＭＯＳＦＥＴ Ｎ５と、ゲートが入力線ＩＬ（ａｉ）に接続され、ソースがＮチャネルＭＯＳＦＥＴ Ｎ５のドレインに接続され、ドレインが出力線ＯＬ（ｂｊ）に接続されるＮチャネルＭＯＳＦＥＴ Ｎ６とを有する。
入力線ＩＬ及び出力線ＯＬは、ワード線ＷＬ及びビット線ＢＬ，ｂＢＬとは別に新規に設けられる。ワード線ＷＬ及びビット線ＢＬ，ｂＢＬは、プログラム時に使用するのに対して、入力線ＩＬ及び出力線ＯＬは、ＰＬＡ動作時に使用する。
図２９は、第２例に係わるＰＬＡの具体的構成を示している。
ワード線ＷＬ０，ＷＬ１，…ＷＬ３の一端には、ロウデコーダ５４が接続される。ビット線ＢＬｊ、ｂＢＬｊ（ｊ＝０，１，…３）の一端には、書き込みアンプ（ＷＡ）５５が接続される。
入力線ＩＬ０，ＩＬ１，…ＩＬ３には、入力信号ａ０，ａ１，…ａ３が入力され、出力線ＯＬ０，ＯＬ１，…ＯＬ３の一端には、バッファ５６が接続され、バッファ５６からは、出力信号ｂ０、ｂ１、…ｂ３が出力される。
ＲＯＭデータのプログラム時には、ロウデコーダ５４が活性化される。ロウデコーダ５４は、書き込みアドレス信号に基づいて、ワード線ＷＬ０，ＷＬ１，…ＷＬ３のうちの１つを選択する。選択された１本のワード線ＷＬｉは、“１（＝Ｈ）”に設定される。
また、プログラムデータが書き込みアンプ５５からビット線ＢＬｊ、ｂＢＬｊに出力される。ビット線ＢＬｊ、ｂＢＬｊには、第１例と同様に、相補データが出力される。
ＰＬＡ動作時には、ロウデコーダ５４及び書き込みアンプ５５が非活性化される。入力信号ａ０，ａ１，…ａ３は、入力線ＩＬ０，ＩＬ１，…ＩＬ３に入力される。出力信号ｂ０、ｂ１、…ｂ３は、出力線ＯＬ０，ＯＬ１，…ＯＬ３に接続されるバッファ５６から出力される。
このように、本発明に係わるプログラマブルＲＯＭをＰＬＡのＲＯＭセルに適用することが可能である。
次に、ＰＬＡの第３例について説明する。
第３例は、第２例の変形例であり、プログラム時の入力信号の経路の一部とＰＬＡ動作時の出力信号の経路の一部とを共有化した点に特徴を有する。
図３０（ａ）は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴが存在する場合であり、本発明のプログラマブルＲＯＭに対応させると、ＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧Ｖｔｈ（Ｐ２）がＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧Ｖｔｈ（Ｐ１）よりも高い場合に相当する。
図３０（ｂ）は、スイッチ素子としてのＮチャネルＭＯＳＦＥＴが存在しない場合であり、本発明のプログラマブルＲＯＭに対応させると、ＰチャネルＭＯＳＦＥＴ Ｐ１の閾値電圧Ｖｔｈ（Ｐ１）がＰチャネルＭＯＳＦＥＴ Ｐ２の閾値電圧Ｖｔｈ（Ｐ２）よりも高い場合に相当する。
第３例では、ＲＯＭセル（プログラマブルＲＯＭ）は、さらに、ゲートがＮチャネルＭＯＳＦＥＴ Ｎ２のゲートに接続され、ソースが電源端子Ｔ４（ＶＳＳ）に接続されるＮチャネルＭＯＳＦＥＴ Ｎ５と、ゲートが入力線ＩＬ（ａｉ）に接続され、ソースがＮチャネルＭＯＳＦＥＴ Ｎ５のドレインに接続され、ドレインがビット線ｂＢＬｊ（ｂｊ）に接続されるＮチャネルＭＯＳＦＥＴ Ｎ６とを有する。
入力線ＩＬは、ワード線ＷＬとは別に新規に設けられる。ワード線ＷＬは、プログラム時に使用するのに対して、入力線ＩＬは、ＰＬＡ動作時に使用する。ビット線ＢＬ，ｂＢＬは、プログラム時及びＰＬＡ動作時に使用する。但し、ＰＬＡ動作時には、ビット線ｂＢＬのみを使用する。
図３１は、第３例に係わるＰＬＡの具体的構成を示している。
ワード線ＷＬ０，ＷＬ１，…ＷＬ３の一端には、ロウデコーダ５４が接続される。ビット線ＢＬｊ、ｂＢＬｊ（ｊ＝０，１，…３）の一端には、書き込みアンプ（ＷＡ）５５が接続される。
入力線ＩＬ０，ＩＬ１，…ＩＬ３には、入力信号ａ０，ａ１，…ａ３が入力され、ビット線ｂＢＬｊ（ｊ＝０，１，…３）の一端には、バッファ５６が接続され、バッファ５６からは、出力信号ｂ０、ｂ１、…ｂ３が出力される。
ＲＯＭデータのプログラム時には、ロウデコーダ５４が活性化される。ロウデコーダ５４は、書き込みアドレス信号に基づいて、ワード線ＷＬ０，ＷＬ１，…ＷＬ３のうちの１つを選択する。選択された１本のワード線ＷＬｉは、“１（＝Ｈ）”に設定される。
また、プログラムデータが書き込みアンプ５５からビット線ＢＬｊ、ｂＢＬｊに出力される。ビット線ＢＬｊ、ｂＢＬｊには、第１例と同様に、相補データが出力される。
ＰＬＡ動作時には、ロウデコーダ５４及び書き込みアンプ５５が非活性化される。入力信号ａ０，ａ１，…ａ３は、入力線ＩＬ０，ＩＬ１，…ＩＬ３に入力される。出力信号ｂ０、ｂ１、…ｂ３は、ビット線ｂＢＬｊ（ｊ＝０，１，…３）に接続されるバッファ５６から出力される。
このように、本発明に係わるプログラマブルＲＯＭをＰＬＡのＲＯＭセルに適用することが可能である。
６． むすび
本発明によれば、制御回路の複雑化や製造コストの増大なく、ＳＲＡＭをプログラマブルＲＯＭとして使用することができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
プログラミング時のシステムを示す図。 プログラマブルＲＯＭを示す図。 ＲＯＭデータプログラミングの流れを示す図。 逆データ書き込み時のセル状態を示す図。 ストレス印加時のセル状態を示す図。 リード時の波形例を示す図。 リード時の波形例を示す図。 リード時の波形例を示す図。 電源投入時のセル状態を示す図。 ＲＯＭデータリード時のセル状態を示す図。 ＲＯＭデータプログラミングの流れを示す図。 ＲＯＭチップのブロック構成を示す図。 ＲＯＭチップの回路例を示す図。 センスアンプの回路例を示す図。 リード時のＮＴＢＩについて説明する図。 リード時のＮＴＢＩについて説明する図。 改良例に係わるシステムの第１例を示す図。 改良例に係わるシステムの第２例を示す図。 スイッチ回路の例を示す図。 ＲＯＭデータのリード期間を制限する例を示すタイミング図。 ＲＯＭデータのリード期間を制限する例を示すタイミング図。 ＰＬＡを示す図。 ＰＬＡを示す図。 ＰＬＡシステムを示す図。 ＲＯＭセルの表す記号を示す図。 ＰＬＡ内のＲＯＭセルの第１例を示す図。 ＰＬＡシステムの第１例を示す図。 ＰＬＡ内のＲＯＭセルの第２例を示す図。 ＰＬＡシステムの第２例を示す図。 ＰＬＡ内のＲＯＭセルの第３例を示す図。 ＰＬＡシステムの第３例を示す図。
符号の説明
１１： 半導体集積回路（半導体チップ）、 １２： プログラマブルＲＯＭ、 １３： 制御回路、 １４： 内部回路、 １５： ホストコンピュータ、 ２１： メモリセルアレイ（ＳＲＡＭアレイ）、 ２２： ロウアドレスバッファ、 ２３： ロウデコーダ、 ２４： カラムアドレスバッファ、 ２５： カラムデコーダ・カラムセレクタ、 ２６： データ入力バッファ、 ２７： データ出力バッファ、 ２８： センスアンプ・書き込みバッファ、 ２９： 制御回路。

Claims (10)

  1. プログラマブルＲＯＭと、前記プログラマブルＲＯＭからのＲＯＭデータにより制御される内部回路と、前記プログラマブルＲＯＭに対する前記ＲＯＭデータのプログラム及びリードを制御する制御回路とを具備し、
    前記プログラマブルＲＯＭは、
    ソースに第１電源電圧を印加可能な第１導電型の第１電界効果トランジスタと、ソースに第２電源電圧が印加され、ドレインが前記第１電界効果トランジスタのドレインに接続される第２導電型の第２電界効果トランジスタと、ゲートがワード線に接続され、第１ビット線と前記第１及び第２電界効果トランジスタのドレインとの間のデータ転送に使用される第２導電型の第３電界効果トランジスタと、ソースに前記第１電源電圧を印加可能な第１導電型の第４電界効果トランジスタと、ソースに前記第２電源電圧が印加され、ドレインが前記第４電界効果トランジスタのドレインに接続される第２導電型の第５電界効果トランジスタと、ゲートが前記ワード線に接続され、第２ビット線と前記第４及び第５電界効果トランジスタのドレインとの間のデータ転送に使用される第２導電型の第６電界効果トランジスタとを備え、
    前記第１及び第２電界効果トランジスタのゲートは、前記第４及び第５電界効果トランジスタのドレインに接続され、前記第４及び第５電界効果トランジスタのゲートは、前記第１及び第２電界効果トランジスタのドレインに接続され、
    前記内部回路は、第３電源電圧により駆動され、
    前記第１電源電圧と前記第２電源電圧との差は、前記第３電源電圧と前記第２電源電圧との差よりも大きく、
    前記制御回路は、
    前記プログラマブルＲＯＭのプログラム時に、プログラムデータと逆のデータが書き込まれた前記プログラマブルＲＯＭに対して、
    前記第１及び第４電界効果トランジスタのソースに前記第１電源電圧を供給し、かつ、前記第３及び第６電界効果トランジスタをオフにしたストレス状態を一定期間印加した後に、前記第１及び第４電界効果トランジスタのソースに対する前記第１電源電圧の供給を停止し、前記プログラムデータと逆のデータを消去することにより、前記プログラマブルＲＯＭに前記プログラムデータをプログラムし、
    前記第１電源電圧の値は、前記プログラマブルＲＯＭが前記ストレス状態にある時及び前記ＲＯＭデータのリード時で同じである
    半導体集積回路。
  2. 複数のＳＲＡＭセルを備えるメモリセルアレイをさらに具備し、
    前記複数のＳＲＡＭセルの各々は、前記プログラマブルＲＯＭであり、
    前記制御回路は、前記複数のＳＲＡＭセルの各々に対して順次プログラムデータと逆のデータを書き込んだ後に、前記複数のＳＲＡＭセルの全てに対して前記ストレス状態を一括して印加する
    請求項１に記載の半導体集積回路。
  3. 前記制御回路は、前記第１及び第４電界効果トランジスタのソースに対する前記第１電源電圧の供給を開始した後に、前記第３及び第６電界効果トランジスタをオンにすることにより、前記プログラマブルＲＯＭから前記ＲＯＭデータをリードする請求項１に記載の半導体集積回路。
  4. 前記プログラマブルＲＯＭからリードされた前記ＲＯＭデータをラッチするラッチ回路をさらに具備し、
    前記制御回路は、前記ＲＯＭデータが前記ラッチ回路にラッチされた直後に、前記第１及び第４電界効果トランジスタのソースに対する前記第１電源電圧の供給を停止する
    請求項３に記載の半導体集積回路。
  5. 前記第１及び第４電界効果トランジスタのソースに前記第１電源電圧を供給する期間を決定するスイッチ回路をさらに具備する請求項１乃至４のいずれか１項に記載の半導体集積回路。
  6. 前記ＲＯＭデータのプログラムは、室温よりも高い温度下で行う請求項１乃至５のいずれか１項に記載の半導体集積回路。
  7. 前記ＲＯＭデータのプログラムは、前記第１及び第４電界効果トランジスタが形成される第２導電型の半導体エリアを前記第１電源電圧に設定して行う請求項１乃至６のいずれか１項に記載の半導体集積回路。
  8. 前記プログラマブルＲＯＭを備えるプログラマブルロジックアレイをさらに具備し、
    前記プログラマブルロジックアレイの入力信号は、前記ワード線に入力され、
    前記プログラマブルロジックアレイの出力信号は、前記第２ビット線に出力される
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
  9. 前記プログラマブルＲＯＭを備えるプログラマブルロジックアレイをさらに具備し、
    前記プログラマブルＲＯＭは、ゲートが前記第５電界効果トランジスタのゲートに接続され、ソースに前記第２電源電圧が印加される第２導電型の第７電界効果トランジスタと、ソースが前記第７電界効果トランジスタのドレインに接続される第２導電型の第８電界効果トランジスタとを備え、
    前記プログラマブルロジックアレイの入力信号は、前記第８電界効果トランジスタのゲートに入力され、
    前記プログラマブルロジックアレイの出力信号は、前記第８電界効果トランジスタのドレインに出力される
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
  10. 前記プログラマブルＲＯＭを備えるプログラマブルロジックアレイをさらに具備し、
    前記プログラマブルＲＯＭは、ゲートが前記第５電界効果トランジスタのゲートに接続され、ソースに前記第２電源電圧が印加される第２導電型の第７電界効果トランジスタと、ソースが前記第７電界効果トランジスタのドレインに接続され、ドレインが前記第２ビット線に接続される第２導電型の第８電界効果トランジスタとを備え、
    前記プログラマブルロジックアレイの入力信号は、前記第８電界効果トランジスタのゲートに入力され、
    前記プログラマブルロジックアレイの出力信号は、前記第２ビット線に出力される
    請求項１乃至７のいずれか１項に記載の半導体集積回路。
JP2008129817A 2007-05-31 2008-05-16 半導体集積回路 Expired - Fee Related JP5214328B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008129817A JP5214328B2 (ja) 2007-05-31 2008-05-16 半導体集積回路
US12/129,274 US7760537B2 (en) 2007-05-31 2008-05-29 Programmable ROM

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007145271 2007-05-31
JP2007145271 2007-05-31
JP2008129817A JP5214328B2 (ja) 2007-05-31 2008-05-16 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2009009682A JP2009009682A (ja) 2009-01-15
JP5214328B2 true JP5214328B2 (ja) 2013-06-19

Family

ID=40324595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008129817A Expired - Fee Related JP5214328B2 (ja) 2007-05-31 2008-05-16 半導体集積回路

Country Status (1)

Country Link
JP (1) JP5214328B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5319641B2 (ja) * 2010-10-14 2013-10-16 株式会社東芝 診断回路および半導体集積回路
JP2015099624A (ja) 2013-11-19 2015-05-28 株式会社東芝 半導体記憶装置
JP2015149108A (ja) * 2014-02-06 2015-08-20 株式会社半導体理工学研究センター 半導体装置及び記憶装置並びにその制御方法
JP2019160930A (ja) 2018-03-09 2019-09-19 株式会社東芝 コンフィグレーションメモリ回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02285587A (ja) * 1989-04-27 1990-11-22 Nec Corp メモリ装置
US6906962B2 (en) * 2002-09-30 2005-06-14 Agere Systems Inc. Method for defining the initial state of static random access memory
JP4532951B2 (ja) * 2004-03-24 2010-08-25 川崎マイクロエレクトロニクス株式会社 半導体集積回路の使用方法および半導体集積回路
JP4769509B2 (ja) * 2004-08-02 2011-09-07 パナソニック株式会社 半導体装置

Also Published As

Publication number Publication date
JP2009009682A (ja) 2009-01-15

Similar Documents

Publication Publication Date Title
US10475521B2 (en) Semiconductor storage device and test method thereof using a common bit line
JP4988588B2 (ja) 静的ランダムアクセスメモリ用のワード線ドライバ回路
US5258958A (en) Semiconductor memory device
JP3373632B2 (ja) 不揮発性半導体記憶装置
JP3098189B2 (ja) 不揮発性半導体メモリのデータ読出回路
US7362617B2 (en) Nonvolatile semiconductor memory device and method of rewriting data thereof
TWI715871B (zh) 改良式快閃記憶體單元與相關解碼器
US7269054B2 (en) Nonvolatile semiconductor memory device
JP3604932B2 (ja) フラッシュメモリのヒューズセルセンシング回路
JP2007172715A (ja) 半導体記憶装置およびその制御方法
JP3496285B2 (ja) フラッシュ・メモリ
JP2010257551A (ja) アンチヒューズメモリセル及び半導体記憶装置
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
JP2001160296A (ja) 電圧レベル変換回路及びこれを用いた半導体記憶装置
US7760537B2 (en) Programmable ROM
JPH11219589A (ja) スタティック型半導体記憶装置
KR20070069173A (ko) 1회 프로그램 가능〔ｏｔｐ〕 래치 및 방법
JP4960419B2 (ja) 半導体記憶装置及び半導体装置
JP2005050421A (ja) 半導体記憶装置
US5708602A (en) Non-volatile semiconductor memory device and method for verifying operating of the same
TW202038233A (zh) 非揮發性記憶元件及具資料驗證與重寫功能的週邊電路
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
JP2008027493A (ja) 半導体記憶装置
JP5214328B2 (ja) 半導体集積回路
JP7065637B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100908

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160308

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees