JP4532951B2 - 半導体集積回路の使用方法および半導体集積回路 - Google Patents

Description

本発明はＳＲＡＭブロックを備えた半導体集積回路の使用方法およびＳＲＡＭブロックを備えた半導体集積回路に関する。

半導体集積回路、特にさまざまな演算処理を行うロジック用の半導体集積回路では、データの一時的な保存のためにＳＲＡＭ(スタティックランダムアクセスメモリ)を内蔵している揚合が多い。ＳＲＡＭは、ロジック用半導体集積回路の製造に利用される標準のＣＭＯＳロジックプロセスで製造が可能であり、ロジック用半導体集積回路のチップ内への搭載が容易である。しかしＳＲＡＭは、電源を切断すると記憶内容が消失する揮発性メモリであり、電源切断後にも記憶内容を保持しておく必要がある場合には、別途、不揮発性メモリを搭載しておく必要がある。

不揮発性メモリには、1回だけ記憶内容を書き換えることができるヒューズタイプのメモリや、電気的に複数回書き換え可能なＥＥＰＲＯＭ等が存在する。また、特許文献１には電界効果トランジスタのしきい電圧の変化を利用した不揮発性メモリが提案されている。この特許文献１では、情報書込時に情報書込用の特殊な電圧を印加してホットエレクトロンの注入を起こさせて情報を不揮発的に記憶させている。
特開平６−７６５８２号公報

ロジック用半導体集積回路に従来の不揮発性メモリを集積する場合、ＥＥＰＲＯＭの場合には、フローティングゲートや強誘電体膜の形成等、標準のＣＭＯＳロジックプロセスとは異なる製造プロセスを必要とし、コストアップを招く。ヒューズタイプメモリの場合には、ヒューズ素子自体の面積が大きいため、多くの情報を記憶することができない。

また、ＳＲＡＭの場合には製造プロセスのリリース時に既に開発を終えているのに対して、不揮発性メモリについては、リリース後に相当の時間をかけて開発が行なわれるのが通例である。従って、不揮発性メモリを搭載しようとすると、最先端のプロセスを利用することができない。

本発明は、上記情報に鑑み、ＳＲＡＭブロックを搭載し、そのＳＲＡＭブロックに情報を不揮発的に記憶する、半導体集積回路の使用方法、および、ＳＲＡＭブロックを搭載しそのＳＲＡＭブロックに情報を不揮発的に記憶させる機能を備えた半導体集積回路を提供することを目的とする。

上記目的を達成する本発明の半導体集積回路の使用方法は、２つの出力ノードとそれら２つの出力ノードそれぞれをプルダウンする１対のプルダウントランジスタとを有する、フリップフロップ型のＳＲＡＭセルが複数配列されるとともに、それら複数のＳＲＡＭセルのそれぞれへ電源電位の供給を行なう電源線と、揮発性情報の書き込み、読み出しを行なうビット線およびワード線とが配置されたＳＲＡＭブロックを備えた半導体集積回路を用い、
上記複数のＳＲＡＭセルの少なくとも１つの不揮発情報記憶用ＳＲＡＭセルを構成する一対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、その一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶ステップと、
電源再投入後、前記不揮発情報記憶用ＳＲＡＭセルに情報を書き込むよりも前に不揮発情報記憶用ＳＲＡＭセルの記憶内容を読み出す不揮発情報読出ステップとを有することを特徴とする。

プルダウントランジスタとしては一般的にＮチャンネルトランジスタが用いられるが、Ｎチャンネルトランジスタは、ドレイン電流を流しつづけるとホットキャリアによる劣化が進みコンダクタンスが変化するという現象が知られている。本発明はこの現象を利用し、コンダクタンスが十分変化するまでドレイン電流を流すことによってそのＳＲＡＭセルに情報を不揮発的に記憶するものである。ホットキャリア劣化によるコンダクタンスの変化を利用するという点では、引用文献１の技術と共通であるが、引用文献１の技術の場合、特殊な回路構成を必要とし、また引用文献１には、ＳＲＡＭという揮発性メモリに情報を不揮発的に記憶させるという提案はない。これに対し本発明の半導体集積回路の使用方法によれば、ロジック用半導体集積回路に標準的に搭載される通常のＳＲＡＭを利用した場合であっても、その通常のＳＲＡＭに情報を不揮発的に記憶させることが可能である。

ここで、上記本発明の半導体集積回路の使用方法において、上記不揮発情報記憶ステップは、不揮発性情報記憶用ＳＲＡＭセルを構成する１対のプルダウントランジスタのソースに固定電位を供給した状態で、その一方のプルダウントランジスタにドレイン電流を流すステップであることが好ましい。

ＳＲＡＭでは、通常、ＳＲＡＭセルを構成する一対のプルダウントランジスタのソースはグランド電位等に固定されている。本発明は、このように一対のプルダウントランジスタのソースがグランド電位などに固定されたもの、すなわち通常のＳＲＡＭを使用することが可能である。

また、上記本発明の半導体集積回路の使用方法において、上記不揮発情報読出ステップで不揮発情報記憶用ＳＲＡＭセルから読み出した情報を、ＳＲＡＭブロック内の不揮発情報記憶用ＳＲＡＭセルを除く所定のＳＲＡＭセルに書き込む不揮発情報書込ステップを有することが好ましい。

後述するように、不揮発性情報記憶用ＳＲＡＭセルには、そこに記憶させようとしている情報とは各ビットの論理が反転した情報が書き込まれ、その反転した情報の読出しを多数回行なうことにより情報が不揮発的に記憶される。したがって情報が不揮発的に記憶された後に読出しを多数回行なうと、その読出しにより、情報を不揮発的に記憶させるにあたってコンダクタンスを変化させた一方のプルダウントランジスタとは別のもう一方のプルダウントランジスタのコンダクタンスが変化する。これは情報の不揮発的な記憶の確実性が薄らぐ方向に作用する。したがって、上記の不揮発性情報読出ステップに加え不揮発情報書込ステップを有すると、不揮発情報記憶用ＳＲＡＭセルの情報が別のＳＲＡＭセルにコピーされるため、普段はそのコピーされた情報を読み出すことにより、情報を不揮発的に記憶した不揮発情報記憶用ＳＲＡＭセルへのアクセス回数を減らすことができ、情報の不揮発的な記憶の安定性が確保される。

また、上記本発明の半導体集積回路の使用方法において、上記不揮発情報記憶ステップは、不揮発情報記憶用ＳＲＡＭセルを構成する１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、過渡的なドレイン電流を流す動作を繰り返すことによってその一方のプルダウントランジスタのコンダクタンスを変化させるステップであることが好ましい。

これは、ＳＲＡＭにおける通常の読出し動作と同様のシーケンスであり、したがってＳＲＡＭブロックには特別な付加回路は一切不要であり、通常のＳＲＡＭに読出し動作を繰り返すことにより情報を不揮発的に記憶することができる。

また、上記本発明の半導体集積回路の使用方法において、上記不揮発情報記憶ステップは、不揮発情報記憶用ＳＲＡＭセルを構成する１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、定常的なドレイン電流を流すことによってその一方のプルダウントランジスタのコンダクタンスを変化させるステップであってもよい。

この場合、ドレイン電流を定常的に流すための若干の回路変更のあるＳＲＡＭブロックを必要とするが、この方法によってもプルダウントランジスタのコンダクタンスを変化させて情報を不揮発的に記憶することができる。

また、上記目的を達成する本発明の半導体集積回路は、２つの出力ノードとそれら２つの出力ノードそれぞれをプルダウンする１対のプルダウントランジスタとを有する、フリップフロップ型のＳＲＡＭセルが複数配列されるとともに、それら複数のＳＲＡＭセルのそれぞれへ電源電位の供給を行なう電源線と、揮発性情報の書き込み、読み出しを行なうビット線およびワード線とが配置されたＳＲＡＭブロック、および
上記複数のＳＲＡＭセルの少なくとも１つの不揮発情報記憶用ＳＲＡＭセルを構成する一対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、その一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶制御回路とを備えたことを特徴とする。

本発明の半導体集積回路は、通常のＳＲＡＭブロックに加え上記の不揮発情報記憶制御回路を備えることにより、ＳＲＡＭセルに不揮発性情報を書き込むための制御信号を半導体集積回路内部で生成し、外部からの複雑な制御信号を供給することなく、通常のＳＲＡＭブロックに情報を不揮発的に記憶することができる。

ここで、本発明の半導体集積回路において、上記不揮発情報記憶制御回路は、不揮発情報記憶用ＳＲＡＭセルを構成する１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、過渡的なドレイン電流を流す動作を繰り返すことによってその一方のプルダウントランジスタのコンダクタンスを変化させるものであってもよく、あるいは、上記不揮発情報記憶制御回路は、不揮発情報記憶用ＳＲＡＭセルを構成する１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、定常的なドレイン電流を流すことによってその一方のプルダウントランジスタのコンダクタンスを変化させるものであってもよい。

また、本発明の半導体集積回路は、電源の再投入を受けて、不揮発情報記憶用ＳＲＡＭセルの記憶内容を読み出し、その不揮発情報記憶用ＳＲＡＭセルから読み出した情報を、上記ＳＲＡＭブロック内の、該不揮発情報記憶用ＳＲＡＭセルを除く所定のＳＲＡＭセルに書き込む不揮発情報転記回路をさらに有することが好ましい。

以上説明したように、本発明によれば、ロジック用半導体集積回路のチップ内に標準的に集積されるＳＲＡＭブロックを搭載し、そのＳＲＡＭブロックに情報を不揮発的に記憶することができる。

以下、本発明の実施形態について説明する。

図１は、一般的なＳＲＡＭブロックの構成を示した図である。

このＳＲＡＭブロック１０には、縦にｎ＋１行、横にｍ列のＳＲＡＭセル１１が２次元配置されており、さらに、読出し・書込み回路１２およびワード線ドライバ１３を備えている。読出し・書込み回路１２からは縦にビット線対ＢＬ，ＢＬＮが延びて対応する各列のＳＲＡＭセル１１に接続され、また、ワード線ドライバ１３からは対応する各行のＳＲＡＭセル１１に向けてワード線Ｗｏｒｄが延びて各ＳＲＡＭセル１１に接続されている。

ＳＲＡＭブロックはまた、それぞれのＳＲＡＭセルに電源電位の供給を行う電源線を備えている(図２参照)。

ここでは、一例として、２次元的に配列された多数のＳＲＡＭセル１１のうち、一本のワード線に接続された、ｎ＋１行目の一行分のＳＲＡＭセル群２０に情報が不揮発的に書き込まれる。

図２は、ＳＲＡＭセル１個分の回路構成を示した図である。ただし、この図２中、プリチャージ／イコライズ制御回路は、図１のＳＲＡＭブロック全体に対して１個備えられている回路ブロックである。

このＳＲＡＭセル１１には、Ｖｃｃ電位を供給する電源線とグランドＧｎｄ電位を供給する電源線との間に、ＰチャンネルのプルアップトランジスタＰ１とＮチャンネルのプルダウントランジスタＮ１とからなる第１のインバータと、ＰチャンネルのプルアップトランジスタＰ２とＮチャンネルのプルダウントランジスタＮ２とからなる第２のインバータが備えられており、それら２つのインバータは互いの出力が互いの入力に接続されフリップフロップ回路を構成している。また、第１のインバータの出力と第２のインバータの入力とが接続されたノード１とビット線ＢＬとの間にはＮチャンネルのパストランジスタＮ３が配置され、そのパストランのゲートはワード線Ｗｏｒｄに接続されている。また、第２のインバータの出力と第１のインバータの入力とが接続されたノード２とビット線ＢＬＮとの間にはＮチャンネルのパストランジスタＮ４が配置され、そのパストランジスタのゲートもワード線Ｗｏｒｄに接続されている。さらに、各ビット線ＢＬ，ＢＬＮとＶｃｃ電源線との間にはＮチャンネルの各プリチャージトランジスタＮ５，Ｎ６が配置され、ビット線対ＢＬ，ＢＬＮの間にはＮチャンネルのイコライズトランジスタＮ７が配置されている。これらのプリチャージトランジスタＮ５，Ｎ６およびイコライズトランジスタＮ７のゲートは相互に接続されてプリチャージイコライザ制御回路の出力に接続されている。また、このプリチャージ／イコライザ制御回路にはクロックが入力されこのＳＲＡＭセル１１では全てクロックに同期した動作が行なわれる。

このＳＲＡＭセルは、ロジック用半導体集積回路のチップ内に標津的に集積されるものであり、それを構成するトランジスタＮ１〜Ｎ４およびＰ１，Ｐ２はいずれも、半導体集積回路内に集積されるさまざまな演算回路を構成するトランジスタと同一の製造プロセスで製造される通常のＭＯＳトランジスタである。すなわち、不揮発性メモリを構成するために使用される、フローティングゲートトランジスタや強誘電体膜等をゲート絶縁膜とするトランジスタではない。好ましくは、ＳＲＡＭセルを構成するトランジスタのゲート絶縁膜は演算回路を構成するトランジスタのゲート絶縁膜と同時に形成されるものであり、同一の組成および膜厚を有する。

このＳＲＡＭ１１は１ビット分の情報の記憶を担っている。このＳＲＡＭセル１１に１ビット分の揮発性情報を記憶するにあたっては、電源線からＶｃｃとＧｎｄの電源電位を供給した状態で、図１の読出し・書込み回路１２からビット線ＢＬともう一方のビット線ＢＬＮに互いに論理が反転した信号、例えば、ビット線ＢＬに“Ｌ”レベルの信号、もう一方のビット線ＢＬＮに“Ｈ”レベルの信号を出力し、ワード線Ｗｏｒｄを“Ｈ”レベルにする。すると、パストランジスタＮ３，Ｎ４が導通し、ビット線ＢＬの情報（例えば“Ｌ”）がノード１に書き込まれるとともにもう一方のビット線ＢＬＮの情報（例えば“Ｈ”）がノード２に書き込まれる。上述のように、ここにはフリップフロップ回路が構成されており、この書き込まれた情報は、電源が供給されている間はそのまま保存される。情報を書き込んだ後、ワード線Ｗｏｒｄが“Ｌ”レベルとなり、パストランジスタＮ３，Ｎ４が遮断し、書き込まれた情報がそこに保存された状態となる。しかし、このようにして記憶された情報は、電源の供給を停止すると消失する揮発性の情報である。

このＳＲＡＭセルに書き込まれた揮発性情報を読み出すにあたっては、プリチャージ／イコライズ制御回路によりプリチャージトランジスタＮ５，Ｎ６およびイコライズトランジスタＮ７のゲートに“Ｈ”レベルの信号が入力される。すると、ビット線対ＢＬ，ＢＬＮの双方がプリチャージされるとともに、互いに同一の電位となる。その後、プリチャージトランジスタＮ５，Ｎ６およびイコライズトランジスタＮ７のゲートが“Ｌ”レベルとなりビット線対ＢＬ，ＢＬＮへの新たな電荷供給が断たれるとともに、２本のビット線ＢＬ，ＢＬＮが互いに電気的に分離された状態となる。ここで、ノード１に“Ｌ”が記憶されノード２に“Ｈ”が記憶されていたときは、ノード２の“Ｈ”レベルの信号がプルダウントランジスタＮ１のゲートに入力されているため、そのプルダウントランジスタＮ１がオン状態にあり、もう一方のプルダウントランジスタＮ２のゲートにはノード１の“Ｌ”レベルの信号が入力されているため、そのプルダウントランジスタＮ２はオフ状態にある。この状態でワード線Ｗｏｒｄが“Ｈ”レベルとなってパストランジスタＮ３，Ｎ４が導通すると、ビット線ＢＬにプリチャージされた電荷はパストランジスタＮ３およびプルダウントランジスタＮ１を経由して流出し、ビット線ＢＬの電位が低下する。

一方、もう一方のビット線ＢＬＮについては、パストランジスタＮ４が導通してもプルダウントランジスタＮ２がオフ状態にあるためそのビット線ＢＬＮにプリチャージされた電荷はそのままそのビット線ＢＬＮにとどまる。図１の読出し・書込み回路１２では、その２本のビット線ＢＬ，ＢＬＮのうちのいずれのビット線の電位が低下するかに応じて、‘１’又は‘０’の１ビット分の情報が読み出される。

以上がＳＲＡＭの標準的な動作、すなわち揮発性情報の書き込み、読み出しである。次に、そのＳＲＡＭへの不揮発的な情報の記憶方法および読出し方法について説明する。

図３は、本発明の半導体集積回路の使用方法の一実施形態を示すフローチャートである。

このフローチャートは、不揮発情報記憶ステップａ、不揮発情報読出ステップｂ、および不揮発情報書込ステップｃから構成されている。不揮発情報記憶ステップａが終了した後は、一度電源が切断され、その後電源が再投入されるたびに不揮発情報読出ステップｂおよび不揮発情報書込ステップｃが実行される。

不揮発情報記憶ステップａでは、本実施形態では図１のｎ＋１行目の一行分のＳＲＡＭセル群２０に情報が不揮発的に記憶される。

図４は、図２に示すＳＲＡＭセルに情報を不揮発的に記憶させる時のタイミングチャートである。

以下では、図２と図４を参照しながら説明する。この情報記憶時のシーケンスは上述のようにして揮発性情報の書込みを一度行ない、その後その書き込まれた情報をこれも上述のようにして多数回読み出すというシーケンスである。

ここではまず、この図４に示すタイミングチャートよりも前の段階で、電源線からＶｃｃとＧｎｄの電源電位を供給した状態で、記憶させたい不揮発性情報とは逆の揮発性情報をＳＲＡＭセル１１に書き込む。たとえばノード１に“Ｈ”、ノード２に“Ｌ”を記憶させたいときは、それとは逆の信号、すなわちノード１に“Ｌ”、ノード２に“Ｈ”を書き込む。この場合、ビット線ＢＬ＝“Ｌ”、もう一方のビット線ＢＬＮ＝“Ｈ”とした後、Ｗｏｒｄ線を“Ｌ”から“Ｈ”に遷移させることでノード１に“Ｌ”、ノード２に“Ｈ”を書き込む。次に、この図４に示すように、クロック（図４（Ｂ））に同期して、２本のビット線ＢＬ，ＢＬＮをイコライズして電源電位ＶｃｃにプリチャージするためにプリチャージトランジスタＮ５，Ｎ６およびイコライズトランジスタＮ７を導通させる制御信号を供給（図４（Ｃ））し、プリチャージおよびイコライズを行なう（図４（Ｅ））。それらのトランジスタＮ５，Ｎ６，Ｎ７をオフにした後、アドレス（図４（Ａ））で指定されたワード線Ｗｏｒｄを“Ｌ”から“Ｈ”に遷移させる（図４（Ｄ））と、電源Ｖｃｃからビット線ＢＬにプリチャージされていた電荷がトランジスタＮ３，Ｎ１を経由してグランドＧｎｄに流出（図４（Ｅ））し、これによりプルダウントランジスタＮ１に過渡的なドレイン電流（図４（Ｆ））が流れる。

次に、この図４の動作を繰り返す。すなわち、ワード線Ｗｏｒｄを“Ｈ”から“Ｌ”にして再びプリチャージおよびイコライズを行ない、ワード線Ｗｏｒｄを“Ｌ”から“Ｈ”にしてプルダウントランジスタＮ１に過渡的なドレイン電流を流す。これを多数回繰り返すと、パストランジスタＮ１のコンダクタンスが変化し、電源を一旦切って次に電源を入れたとき、必ずノード１が“Ｈ”、ノード２が“Ｌ”となる。すなわち、ここには情報が不揮発的に記憶されたことになる。

ＳＲＡＭセルのフリップフロップを構成する1対のＮチャネルプルダウントランジスタＮ１，Ｎ２は、同一の寸法に形成され、このようなコンダクタンスを変化させる処理を行わなければ、概略同一のコンダクタンスを有している。この場合、電源投入時には、ランダムな論理状態が発生する。しかし、一方のＮチャネルプルダウントランジスタのコンダクタンスを変化させ、他方のＮチャネルプルダウントランジスタのコンダククンスとの差を形成することにより、電源投入時に必ず一方の論理状態が発生するようにできる。これによって、不揮発情報を記憶されたことになる。

以上の動作は、ＳＲＡＭとしての通常の書込み動作、読出し動作で実現する。以上のようにして、通常のＳＲＡＭに情報を不揮発的に記憶させることができる。すなわち、ここでは、引用文献１に記載されたような特殊な書込み動作は不要であり、パストランジスタＮ１，Ｎ２のソースはグランド電位に固定したまま行なわれる。

また、図２のプリチャージ／イコライズ制御回路と図１のワード線ドライバ１３の動作シーケンスを以下のように変更することにより情報の不揮発的な記憶を高速に行なうことができる。

すなわち、ここでは図４（ｃ）に破線で示すように、トランジスタＮ５，Ｎ６，Ｎ７を導通させたままワード線Ｗｏｒｄを“Ｌ”から“Ｈ”に遷移させる。すると、ノード１“Ｌ”、ノード２に“Ｈ”を書き込んでおいた場合、電源ＶｃｃとグランドＧｎｄとの間にトランジスタＮ５，Ｎ３，Ｎ１を経由する電流経路が形成され、プルダウントランジスタＮ１に定常的なドレイン電流が流れる。このようなシーケンスを実現できるＳＲＡＭの場合は、このようなシーケンスを採用すると、情報の不揮発的な記憶を高速に行なうことができる。

図３の不揮発情報読出ステップｂでは、電源が投入された後、上記のようにして不揮発的に記憶しておいた情報（ここでは図１のｎ＋１行目の１行分のＳＲＡＭセル群に記憶しておいた情報）が読み出され、不揮発情報書込ステップｃでは、別のＳＲＡＭセル、例えば図１のｎ行目の１行分のＳＲＡＭセル群に書き込まれる。不揮発情報読出ステップｂにおける読出し、および不揮発情報書込ステップｃにおける書込みの動作は前述の揮発性情報の読出し、書込みと同様に行うことができる。ここでの重複説明は省略する。

不揮発的に記憶された情報を別のＳＲＡＭセルに転記するのは以下の理由による。すなわち、ＳＲＡＭセルに情報を不揮発的に記憶するにあたっては、本来記憶させようとする情報とは論理が反転した情報を書き込んでおいて読出し動作と同様の動作を行なう。したがって一旦記憶された情報を多数回にわたって読み出すと、今度は、一対のパストランジスタのうちの、情報を記憶させようとしてドレイン電流を流した一方のパストランジスタとは別のもう一方のパストランジスタのコンダクタンスが変化することになり、この場合、双方のパストランジスタのコンダクタンスが相互に近づき、不揮発的に記憶しておいた情報の安定性、信頼性が低下することになる。そこで、ここでは、一旦読み出して別のＳＲＡＭセルに書き込み、その情報を利用するときは転記した先のＳＲＡＭセルから情報を読み出す。こうすることにより情報を不揮発的に記憶しておいたＳＲＡＭセルをアクセスする回数を下げることができ、そこに不揮発的に記憶された情報の安定性、信頼性が高いレベルで確保される。尚、情報の安定性、信頼性に影響するほどの回数アクセスしない場合は、不揮発情報書込ステップｃは不要であり、不揮発情報読出ステップｂで読み出した情報をそのまま利用し、その情報を再度必要とする場合は、もう一度、情報を不揮発的に記憶したＳＲＡＭセルから直接その情報を読み出してもよい。

例えば、個々の半導体集積回路を識別するためのダイＩＤの記憶のために利用する場合には、不良解析等の日的に必要になったときのみにアクセスすればいいので、情報を不揮発的に記憶したＳＲＡＭセルから直接読み出すようにすればいい。

図５はＳＲＡＭへの情報の不揮発的な記憶を担う書き込み制御回路を示す図である。この書き込み制御回路は、本発明にいう不揮発情報記憶制御回路の一例に相当する。尚、図５に示すように、この実施形態では、情報の不揮発的な書き込みのための相対的に高い電圧の電源Ｈｉｇｈ Ｖｃｃを備えている。

また、図６は、図５の書込み制御回路の動作シーケンスを表わすタイミングチャートである。

ここでは、以下のようにして情報の不揮発的な書き込み（記憶）が行われる。

（１）アドレス端子、入力データ端子に書き込みたい不揮発性情報のアドレス、データをセットする。

（２）モード切替端子に切替信号を与えると、コントローラが次の動作を行う。

・アドレスをレジスタ１に、データをレジスタ２に格納し、カウンターをリセットする。

・ＳＲＡＭの入力端子手前に配置したマルチプレクサのセレクタ（ＳＥＬ）を“Ｈ”にし、書き込み制御回路からの信号を選択する（図６（Ｂ））。

・チップセレクタ（ＣＳＮ）を“Ｌ”にしてＳＲＡＭの各入力をアクティブにする（図６（Ｆ））。

・リード／ライトセレクタ（ＲＷＮ）を“Ｌ”にして書き込みモードにする（図６（Ｅ））。

・Ｈｉｇｈ Ｖｃｃが供給可能な場合は、ＳＲＡＭのＶｃｃをＨｉｇｈ側に切り替える。

（３）ＣＬＫにクロック信号を外部から入力する（図６（Ａ））。１つめの立上りエッジに同期して、指定したアドレス（図６（Ｃ））に入力データと逆のデータが揮発性情報としてＳＲＡＭに書き込まれる。

（４）２つ目の立上りエッジに同期してＲＷＮを“Ｈ”にし、読み出しモードに切り替える（図６（Ｅ））。

（５）３つ目の立上りエッジに同期して、（３）で書き込んだデータが読み出される。以降、同じ読み出し動作を繰り返す。

（６）カウンタでクロックの数をカウントし、不揮発性情報を固定化するために必要な数に達したら、ＳＥＬを“Ｌ”に戻し（図６（Ｂ））、書き込み完了信号を端子に出力する。

（７）引き続き、別のアドレスにデータを書き込む場合は、（１）〜（６）の動作を繰り返す。

（８）所要のアドレスへの不揮発性情報の書き込み後、モード切替端子に切り替え信号を与えると、コントローラが、ＶｃｃをＬｏｗ側に切り替えることにより、演算回路によるＳＲＡＭの利用が可能になる。

ここでは、パストランジスタに過渡的なドレイン電流を繰り返し流すことにより情報を不揮発的に記憶させる回路例を説明したが、高速記憶を実現するためにパストランジスタに定常的なドレイン電流を流す場合は、図２，図４を参照して説明したようにプリチャージ動作を行なったワード線を“Ｈ”にする。このような若干のシーケンス以外、回路ブロックとしては図５に示す、過渡的なドレイン電流を発した回数をカウントするカウンタに代わり、タイマあるいはクロックを計数して時間を計るためのカウンタを備え、定常的なドレイン電流を所定時間流し続けた後ワード線を“Ｌ”にすればよい。相違点は以上であり、図５とは別の図面の提示は省略する。

図７は、ＳＲＡＭに不揮発的に記憶された情報を読み出すための読み出し制御回路を示す図である。この読み出し制御回路は本発明にいう不揮発情報転記回路の一例に相当する。

ここでは、以下のようにして、情報が不揮発的に記憶されたＳＲＡＭセルから情報を読み出して他のＳＲＡＭセルに書き込むという情報の転記が行なわれる。

（１）電源投入検出回路がＬｏｗ Ｖｃｃの立ち上がりを検出し、規定時間経過後に、コントローラにモード切替信号を送る。

（２）モード切替端子に切替信号を与えると、コントローラが次の動作を行う。

・アドレス生成回路にリセット信号を送る。

・ＳＲＡＭの出力端子に配置したスイッチを読み出し制御回路側に接続する。

・ＳＲＡＭの入力端子に配置したマルチプレクサのセレクタ（ＳＥＬ）を“Ｈ”にし、読み出し制御回路からの信号を選択する。

・チップセレクタ（ＣＳＮ）を“Ｌ”にしてＳＲＡＭの各入力をアクティブにする。

（３）ＣＬＫにクロック信号を外部から入力する。１つめの立上りエッジに同期して、リード／ライトセレクタ（ＲＷＮ）を“Ｈ”にして読み出しモードにする。また、アドレス生成回路にアドレス生成命令が送られ、不揮発性情報を読み出す最初のセルのアドレスが生成され、ＳＲＡＭのアドレス入力端子に入力される。これによって、指定されたアドレスのセルから不揮発性情報が読み出され、レジスタ２に格納される。

（４）２つ目の立上りエッジに同期してＲＷＮを“Ｌ”にし、書き込みモードに切り替える。

（５）３つ目の立上りエッジに同期して、アドレス生成回路にアドレス生成命令が送られ、（３）で読み出した不揮発性情報を揮発性情報として書き込む最初のＳＲＡＭセルのアドレスが生成され、ＳＲＡＭのアドレス入力端子に入力される。同時に、（３）で格納したデータがＳＲＡＭのデータ入力端子に入力され、指定されたアドレスのＳＲＡＭセルに書き込まれる。

（６）（３）〜（５）の動作を繰り返し、予め定められたアドレス範囲内のセルから不揮発性情報を読み取り、予め定められた範囲のＳＲＡＭセルに揮発性情報として書き込む。

（７）（６）の完了後、コントローラは、ＳＲＡＭの出力端子に配置したスイッチを演算回路側に接続し、ＳＲＡＭの入力端子に配置したマルチプレクサのセレクタ（ＳＥＬ）を“Ｌ”にして演算回路からの信号を選択する。また、完了信号を演算回路に送り、演算回路は、揮発性情報として書き込まれた情報を利用した動作を開始する。

尚、ここでは、予め決められたブロック内のセルの不揮発性情報が、全て、予め決められたアドレスのＳＲＡＭセルに転記される。従って、ここでは、アドレスを外部から入力するのではなく、予め定められたアドレスを生成するアドレス生成回路が読み出し制御回路内に設けられる。

以上説明したように、本発明においては、ロジック用集積回路のチップ内に標準的に搭載されるＳＲＡＭに不揮発性情報を記憶することができる。そして、図１に示されたように、ロジック用半導体集積回路内に標準的に搭載されるＳＲＡＭブロックの一部のＳＲＡＭセルを不揮発性情報記憶のために利用し、読出し・書込回路、ワード線ドライバ等の周辺回路を揮発性情報を記憶するために使用するセルと共用することにより、面積の増大を最小にすることができる。

しかし一方、用途によっては、不揮発性情報記憶のために専用のＳＲＡＭブロックを設けることも可能である。例えば、ダイＩＤを記憶するためには、必要な個数のＳＲＡＭセルと周辺回路、および、例えば図５のような書き込み制御回路をまとめ、マクロセルとして用意し、複数の半導体集積回路に共通に搭載することにより、設計を効率化することができる。このように不揮発性情報記憶のための専用のＳＲＡＭブロックを設ける場合、図１に示されたように二次元的にＳＲＡＭセルを配置することは必須ではない。必要なセルの個数によっては、例えば、１つの行だけに一次元的に配置したブロックとすることも可能である。ただしその場合でも、個々のＳＲＡＭセルおよび周辺回路については、揮発性情報記憶のための通常のＳＲＡＭ用として開発されたものをそのまま利用することにより、設計の負担を低減することができる。

一般的なＳＲＡＭブロックの構成を示した図である ＳＲＡＭセル１個分の回路構成を示した図である。 本発明の半導体集積回路の使用方法の一実施形態を示すフローチャートである。 図２に示すＳＲＡＭセルにおける情報を記憶させる時のタイミングチャートである。 ＳＲＡＭへの情報の不揮発的な記憶を担う書き込み制御回路を示す図である。 図５の書込み制御回路の動作シーケンスを表わすタイミングチャートである。 ＳＲＡＭに不揮発的に記憶された情報を読み出すための読み出し制御回路を示す図である。

符号の説明

１０ ＳＲＡＭブロック
１１ ＳＲＡＭセル
１２ 読出し・書込み回路
１３ ワード線ドライバ
２０ ＳＲＡＭセル群

Claims (8)

1. ２つの出力ノードと該２つの出力ノードそれぞれをプルダウンする１対のプルダウントランジスタとを有する、フリップフロップ型のＳＲＡＭセルが複数配列されるとともに、該複数のＳＲＡＭセルのそれぞれへ電源電位の供給を行なう電源線と、揮発性情報の書き込み、読み出しを行なうビット線およびワード線とが配置されたＳＲＡＭブロックを備えた半導体集積回路を用い、
   前記複数のＳＲＡＭセルの少なくとも１つの不揮発情報記憶用ＳＲＡＭセルを構成する前記１対のプルダウントランジスタのソースにグランド電位を供給した状態で、該１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、該一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶ステップと、
   電源再投入後、前記不揮発情報記憶用ＳＲＡＭセルに情報を書き込むよりも前に該不揮発情報記憶用ＳＲＡＭセルの記憶内容を読み出す、不揮発情報読出ステップとを有することを特徴とする半導体集積回路の使用方法。
2. 前記不揮発情報読出ステップで前記不揮発情報記憶用ＳＲＡＭセルから読み出した情報を、前記ＳＲＡＭブロック内の、該不揮発情報記憶用ＳＲＡＭセルを除く所定のＳＲＡＭセルに書き込む不揮発情報書込ステップを有することを特徴とする請求項１記載の半導体集積回路の使用方法。
3. 前記不揮発情報記憶ステップは、前記不揮発情報記憶用ＳＲＡＭセルを構成する前記１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、過渡的なドレイン電流を流す動作を繰り返すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるステップであることを特徴とする請求項１記載の半導体集積回路の使用方法。
4. 前記不揮発情報記憶ステップは、前記不揮発情報記憶用ＳＲＡＭセルを構成する前記１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、定常的なドレイン電流を流すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるステップであることを特徴とする請求項１記載の半導体集積回路の使用方法。
5. ２つの出力ノードと該２つの出力ノードそれぞれをプルダウンする１対のプルダウントランジスタとを有する、フリップフロップ型のＳＲＡＭセルが複数配列されるとともに、該複数のＳＲＡＭセルのそれぞれへ電源電位の供給を行なう電源線と、揮発性情報の書き込み、読み出しを行なうビット線およびワード線とが配置されたＳＲＡＭブロック、および
   前記複数のＳＲＡＭセルの少なくとも１つの不揮発情報記憶用ＳＲＡＭセルを構成する前記１対のプルダウントランジスタのソースにグランド電位を供給した状態で、該１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、ドレイン電流を流すことによって、該一方のプルダウントランジスタのコンダクタンスを変化させる不揮発情報記憶制御回路とを備えたことを特徴とする半導体集積回路。
6. 前記不揮発情報記憶制御回路は、前記不揮発情報記憶用ＳＲＡＭセルを構成する前記１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、過渡的なドレイン電流を流す動作を繰り返すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるものであることを特徴とする請求項５記載の半導体集積回路。
7. 前記不揮発情報記憶制御回路は、前記不揮発情報記憶用ＳＲＡＭセルを構成する前記１対のプルダウントランジスタのうちの一方のプルダウントランジスタに、定常的なドレイン電流を流すことによって該一方のプルダウントランジスタのコンダクタンスを変化させるものであることを特徴とする請求項５記載の半導体集積回路。
8. 電源の再投入を受けて、前記不揮発情報記憶用ＳＲＡＭセルの記憶内容を読み出し、該不揮発情報記憶用ＳＲＡＭセルから読み出した情報を、前記ＳＲＡＭブロック内の、該不揮発情報記憶用ＳＲＡＭセルを除く所定のＳＲＡＭセルに書き込む不揮発情報転記回路をさらに有することを特徴とする請求項５記載の半導体集積回路。

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