JP4908472B2 - 半導体集積記憶回路及びラッチ回路のトリミング方法 - Google Patents

Description

本発明は、半導体集積記憶回路に係り、特にラッチ回路のしきい値電圧のばらつきをトリミングする装置及びそれを用いたしきい値電圧のトリミング方法に関するものである。

ＳＲＡＭなどの半導体集積記憶回路のアクセス速度は、メモリセルの作動速度の他にセンスアンプの作動速度が大きく関係する。従来、センスアンプには、低消費電力特性などを勘案してＭＯＳトランジスタによる構成が一般的に適用され、ＭＯＳトランジスタにより構成されるラッチ回路が備えられている。しかし、このようなセンスアンプをＭＯＳトランジスタで構成した半導体メモリ素子はセンスアンプのしきい値電圧のばらつき（以下オフセット）が大きく、ビット線上の信号レベルがそのオフセット以上に増加するまでセンスアンプの作動が遅れる、という課題があった。また、ＳＲＡＭセルにおいてもＭＯＳトランジスタのラッチ回路が構成されているが、このラッチ回路におけるオフセットも、読み出し速度等に影響を与える。

上述の課題を解決する為に、半導体集積記憶回路の内部にオフセットをトリミングする手段を備え、センスアンプ等を形成するＭＯＳトランジスタにそのトリミング量に適合した電圧を印加する方法（特許文献１）がある。しかし、その方法は、センスアンプ等とは別にトリミング手段、及びトリミング量調整部を形成する必要があり、半導体集積記憶回路の面積を増大化させていた。更に、複数あるセンスアンプ等のオフセットに適合したトリミングを行える、という利点はあるが、個別に調整する為、半導体集積記憶回路内全てのセンスアンプ等をトリミングするのに時間を要していた。

よって、従来の技術では、面積効率、及び使用効率の高いセンスアンプのオフセットをトリミングすることが可能な半導体集積記憶回路を提供することは困難であった。
特開平１０−１６２５８５号公報

本発明は、複数あるラッチ回路全てのしきい値電圧のばらつきを一括してトリミングすることが可能な半導体集積記憶回路及びそれを用いたトリミング方法を提供することを目的とする。

本発明の一態様による半導体集積記憶回路は、第１のビット線と第２のビット線からな
るビット線対と、第１のインバータと第２のインバータを第１ノード及び第２ノードにお
いてクロスカップル接続させて形成されるラッチ回路と、前記ラッチ回路から前記ビット
線対に出力された増幅信号を反転させた反転信号を生成して前記第１ノード及び前記第２
ノードに供給する反転回路と、前記第１のインバータ又は前記第２のインバータを構成す
るトランジスタにホットキャリアを発生させる為のホットキャリア発生電圧を印加して、
前記第１のインバータ又は前記第２のインバータを構成するトランジスタのしきい値電圧
のばらつきを前記反転信号に基づきトリミングする電圧印加回路とを備え、前記電圧印加
回路は、前記反転信号が印加された前記第１のインバータ又は前記第２のインバータを構
成するトランジスタに、前記ホットキャリア発生電圧を所定の回数繰り返し印加すること
を特徴とする。

また、この発明の一態様によるラッチ回路のトリミング方法は、第１のインバータと第
２のインバータを第１ノード及び第２ノードにおいてクロスカップル接続させて形成され
るラッチ回路のトリミング方法において、前記ラッチ回路からビット線対に供給された増
幅信号を反転させて反転信号を生成する第１のステップと、前記反転信号を前記第１ノー
ド及び前記第２ノードに供給する第２のステップと、前記ラッチ回路を構成するトランジ
スタにホットキャリアを発生させる為のホットキャリア発生電圧を印加して、前記ラッチ
回路を構成するトランジスタのしきい値電圧のばらつきを前記反転信号に基づきトリミン
グする第３のステップとを備え、前記第１のステップ乃至前記第３のステップに至るステ
ップを所定の回数繰り返すことを特徴とする。

本発明によれば、複数あるラッチ回路全てのしきい値電圧のばらつきを一括してトリミングすることが可能な半導体集積記憶回路及びそれを用いたトリミング方法を提供することができる。

次に、本発明の実施の形態に係る半導体集積記憶回路を図面に基づいて説明する。

［第１の実施の形態］
まず本発明の第１の実施の形態を、図１Ａ、図１Ｂを参照して説明する。

図１Ａは、本発明の第１の実施の形態に係る半導体集積記憶回路（以下ＳＲＡＭ）内に形成されるセンスアンプ回路１０を含む第１回路３０と反転回路５０を含むＳＲＡＭ全体の構成を示す概略図である。また、図１Ｂは、第１回路３０、反転回路５０の構成を示す図である。

図１Ａに示すように、このＳＲＡＭは、複数配設されるＳＲＡＭメモリセル１から読み出されたデータを第１回路３０内のセンスアンプ回路１０にて比較増幅し、出力バッファ６０まで転送するものである。反転回路５０は、このようなＳＲＡＭにおいて、センスアンプ回路１０のトリミング（より具体的には、センスアンプ回路１０を構成するｎＭＯＳトランジスタのしきい値電圧のバラツキ（オフセット）を修正すること）を実行するための構成である。また、第１回路３０は、センスアンプ回路１０に加え、このトリミングを実行するのに用いられる電圧印加回路として機能するトランジスタ１５を備えている。

なお、図１Ａ、図１Ｂではビット線対が一対しか示されていないが、ビット線対やそれに接続されるセンスアンプ回路１０等の数は本実施の形態に限られるものではない。

図１Ｂに示すように、センスアンプ回路１０を含む回路３０と反転回路５０は、共通のビット線対２０（ビット線ＢＬ[ｎ]、ビット線ＢＬ[ｎ＋１]）に接続される。

センスアンプ回路１０は、インバータ１１、１２をノードＮ１０、Ｎ２０においてクロスカップル接続させて形成されたラッチ回路を備えている。インバータ１１は、ｐＭＯＳトランジスタ１１ＡとｎＭＯＳトランジスタ１１Ｂを電流経路が直列になるように接続させると共に、ゲートを共通接続されて形成される。インバータ１２は、ｐＭＯＳトランジスタ１２Ａ及びｎＭＯＳトランジスタ１２Ｂを電流経路が直列になるように接続させると共に、ゲートを共通接続されて形成される。

また、センスアンプ回路１０はビット線ＢＬ[ｎ]とビット線ＢＬ[ｎ＋１]からなるビット線対２０にノードＮ１０、Ｎ２０を接続される。換言すると、インバータ１１の出力端子とインバータ１２の入力端子とが接続するノードＮ１０がビット線ＢＬ[ｎ]に接続され、インバータ１２の出力端子とインバータ１１の入力端子とが接続するノードＮ２０がビット線ＢＬ[ｎ＋１]に接続される。

ノードＮ１０、Ｎ２０には、一対のｐＭＯＳトランジスタ１５のドレインが接続されている。ｐＭＯＳトランジスタ１５は、メモリセル１からの読み出しの前にビット線対２０をプリチャージする。またｐＭＯＳトランジスタ１５は、センスアンプ回路１０内のインバータ１１、１２を形成するｎＭＯＳトランジスタ１１Ｂ、１２Ｂにホットキャリアを発生させる際に導通状態となる。また、ｐＭＯＳトランジスタ１５のソースには、ホットキャリアを発生させるために必要な高電圧ＶＣＣ３（１．４Ｖ）が供給される電源１７が接続される。

また、インバータ１１、１２を形成するｎＭＯＳトランジスタ１４のソースと接地端子間には電流経路が直列になるようにｎＭＯＳトランジスタ１６が接続される。ｐＭＯＳトランジスタ１５のゲートにはホットキャリアを発生させる際にｐＭＯＳトランジスタ１５を導通させる電圧が印加される信号線ＰＣＧが接続される。また、ｎＭＯＳトランジスタ１６のゲートにはセンスアンプ回路１０を活性状態とする際にｎＭＯＳトランジスタ１６を導通させる電圧が印加される信号線ＳＡＥが接続される。

反転回路５０は、インバータ５１、５２をノードＮ３０、Ｎ４０においてクロスカップル接続させて形成されるラッチ回路５３を有する。インバータ５１は、ｐＭＯＳトランジスタ５１ＡとｎＭＯＳトランジスタ５１Ｂを電流経路が直列になるように接続させて形成される。トランジスタ５１Ａと５１Ｂのゲートは、ノードＮ４０に接続される。

一方、インバータ５２は、ｐＭＯＳトランジスタ５２ＡとｎＭＯＳトランジスタ５２Ｂを電流経路が直列になるように接続させて形成される。トランジスタ５２Ａと５２Ｂのゲートは、ノードＮ３０に接続される。

インバータ５１の出力端子とインバータ５２の入力端子とが接続するノードＮ３０とビット線ＢＬ[ｎ]との間には、ｎＭＯＳトランジスタ５４が電流経路を直列に接続されている。またノードＮ３０とビット線ＢＬ[ｎ＋１]との間にはｎＭＯＳトランジスタ５５が電流経路を直列に接続される。

また、インバータ５２の出力端子とインバータ５１の入力端子とが接続するノードＮ４０とビット線ＢＬ[ｎ]との間には、ｎＭＯＳトランジスタ５６が電流経路を直列に接続されている。またノードＮ４０とビット線ＢＬ[ｎ＋１]との間にはｎＭＯＳトランジスタ５７が電流経路を直列に接続される。

ｎＭＯＳトランジスタ５４、５７は、センスアンプ回路１０によりビット線対２０に現れた増幅信号をラッチ回路５３に取り込む場合にオンとされる。また、ｎＭＯＳトランジスタ５５、５６は、ビット線対２０に現れた増幅信号を反転させた反転信号をセンスアンプ回路１０に供給する場合にオンとされる。トランジスタ５４、５７のゲートには、ラッチ回路５３への取り込みを指示するためのキャプチャ指示信号が供給される信号線ＣＡＰが接続される。また、トランジスタ５５、５６のゲートには、反転信号の供給を指示するためのリバース信号が供給される信号線ＲＥＶが接続される。

なお、トランジスタ５４、５７のゲートに信号線ＲＥＶが接続され、トランジスタ５５、５６のゲートに信号線ＣＡＰが接続されても構わない。

[第１の実施の形態の動作]
次に、第１の実施の形態に係るＳＲＡＭの動作を図２を参照して説明する。ここでは、センスアンプ回路１０のトリミングを実行する場合の動作を図２を用いて説明する。

図２は、ＳＲＡＭが行うセンスアンプ回路１０のトリミング方法の例を示すフローチャートであり、図３は各処理時を示すタイミングチャートである。なお、インバータ１１を形成するｎＭＯＳトランジスタ１１Ｂの閾値電圧が小さいため、このｎＭＯＳトランジスタ１１Ｂにホットキャリアを発生させて閾値電圧を調整する場合を例に説明する。

センスアンプ回路１０のトリミング方法において、まず、時刻ｔ０において、センスアンプ回路１０のオフセット情報を取得する為に、信号ＰＣＧの電圧を０Ｖとすることにより、ｐＭＯＳトランジスタ１５を導通させ、ビット線対２０（ビット線ＢＬ[ｎ]、ＢＬ[ｎ＋１]）に電圧ＶＤＤを印加(プリチャージ)する（ステップＳ１０１）。

次いで、時刻ｔ１において、信号線ＰＣＧの電圧をＶＤＤに戻してビット線対２０へのプリチャージ動作を終了すると共に、センスアンプ回路１０を活性状態にする為に信号線ＳＡＥに電圧ＶＤＤを印加する（ステップＳ１０２）。

すると、閾値電圧が他と比べて低いｎＭＯＳトランジスタ１１Ｂが導通状態となり、ノードＮ１０にオフセット情報“０”が取得される。逆に、ノードＮ２０にオフセット情報“１”が取得される。そして、ビット線ＢＬ[ｎ]にオフセット情報“０”が出力され、ビット線ＢＬ[ｎ＋１]にオフセット情報“１”（電圧ＶＤＤ）が出力される。

次いで、時刻ｔ２において、ビット線対２０に出力されたオフセット情報(増幅信号）を反転回路５０に取り込む為に信号線ＣＡＰに電圧ＶＤＤを印加する（ステップＳ１０３）。反転回路５０にオフセット情報（増幅信号）を取り込んだら、信号線ＣＡＰへの電圧ＶＤＤの印加を終了する。すると、反転回路５０にて取り込んだオフセット情報が反転されて反転データ(反転信号、又はオフセット情報）が生成される（ステップＳ１０４）。

こうして反転データが反転回路５０において生成されたら、時刻ｔ３において信号線ＰＣＧの電圧をＶＤＤから０Ｖに戻し、ビット線対２０を再び電圧ＶＤＤまでプリチャージする。

時刻ｔ４において、再び信号線ＰＣＧの電圧を電圧ＶＤＤとしてプリチャージ動作を終了した後、時刻ｔ５において、この反転回路５０に保持された反転データをビット線対２０に出力する為、信号線ＲＥＶに電圧ＶＤＤを印加する。ビット線対２０に出力された反転データ（オフセット情報）は、センスアンプ回路１０内のノードＮ１０、Ｎ２０に転送される（ステップＳ１０５）。

そして、時刻ｔ６において信号線ＳＡＥの電圧がＶＤＤとされてセンスアンプ回路１０が活性化されると、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１Ｂのドレイン（ノードＮ１０）に電圧ＶＣＣ３（１．４Ｖ）が印加されゲートに電圧ＶＣＣ３／２が印加される。また、“１”のオフセット情報を保持していたｎＭＯＳトランジスタ１２Ｂのドレイン（ノードＮ２０）にＶＣＣ３／２が印加され、ゲートに電圧ＶＣＣ３（１．４Ｖ）が印加される。

これにより、ｎＭＯＳトランジスタ１１Ｂのゲート絶縁膜にホットキャリアが注入される（ステップＳ１０６）。なお、ホットキャリアは、ｎＭＯＳトランジスタ１１Ｂのドレインに高電圧ＶＣＣ３（１．４Ｖ）を印加し、ゲートに高電圧ＶＣＣ３より低い電圧、例えばＶＣＣ３／２を印加すると発生されやすい。ただし、高電圧ＶＣＣ３（１．４Ｖ）はｎＭＯＳトランジスタの通常使用電圧より高い電圧にする必要がある。よって、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１Ｂは、上記の状態を満たしているためゲート酸化膜にホットキャリアが注入されやすい状態となる。逆に、“１”のオフセット情報を保持していたｎＭＯＳトランジスタ１２Ｂは、上記の状態を満たしていないため特に変化が生じない。

所定の回数までステップＳ１０１に戻り同じ処理を繰り返す。所定の回数が終了したらトリミング処理を終了する（ステップＳ１０７）。

以上のステップを行うことにより、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１Ｂ（換言すると、しきい値電圧が低かったｎＭＯＳトランジスタ１１Ｂ）のみのゲート酸化膜にホットキャリアが注入される。ゲート酸化膜にホットキャリアが注入されることによりしきい値電圧が上がり、インバータ１１を形成するｎＭＯＳトランジスタ１１Ｂとインバータ１２を形成するｎＭＯＳトランジスタ１２Ｂのしきい値電圧のばらつきを小さくすることができる。

[第２の実施の形態]
次に、本発明の第２の実施の形態を、図４等を参照して説明する。

図４は、本発明の第２の実施の形態に係るＳＲＡＭ内に形成されるセンスアンプ回路１１０を含む第１回路１３０と反転回路１５０の構成を示した図である。第２の実施の形態に係るＳＲＡＭは、第１の実施の形態と同じように複数配設されるＳＲＡＭメモリセル１から読み出されたデータを第１回路１３０内のセンスアンプ回路１１０にて比較増幅し、出力バッファ６０（図４では図示せず）まで転送するものである。反転回路１５０は、センスアンプ回路１１０のトリミングを実行するための構成である。

また、第１回路１３０は、センスアンプ回路１１０に加え、このトリミングを実行するのに用いられる電圧印加回路として機能するトランジスタ１１６、１１７を備えている。なお、図１Ａに示されるセンスアンプ回路１０、第１回路３０及び反転回路５０は、第２の実施の形態では、センスアンプ回路１１０、第１回路１３０及び反転回路１５０に対応する。図４ではビット線対が一対しか示されていないが、ビット線対やそれに接続されるセンスアンプ回路１１０等の数はそれに限ったものではない。図４に示すように、センスアンプ回路１１０と反転回路１５０は、共通のビット線対１２０（ビット線ＢＬ[ｍ]、ビット線ＢＬ[ｍ＋１]）に接続される。これらの点、第１の実施の形態と同様である。

センスアンプ回路１１０は、インバータ１１１、１１２をノードＮ５０、Ｎ６０においてクロスカップル接続させて形成されたラッチ回路を有する。インバータ１１１は、ｐＭＯＳトランジスタ１１１ＡとｎＭＯＳトランジスタ１１１Ｂを電流経路が直列になるように接続させると共に、ゲートを共通接続させて形成される。インバータ１１２は、ｐＭＯＳトランジスタ１１２Ａ及びｎＭＯＳトランジスタ１１２Ｂを電流経路を直列になるように接続させると共に、ゲートを共通接続されて形成される。

ノードＮ５０とビット線ＢＬ[ｍ]間にはｐＭＯＳトランジスタ１１３が電流経路を直列に接続され、ノードＮ６０とビット線ＢＬ[ｍ＋１]間にはｐＭＯＳトランジスタ１１４が電流経路を直列に接続される。

インバータ１１１、１１２を形成するｎＭＯＳトランジスタ１４のソースと接地端子間には電流経路が直列になるようにｎＭＯＳトランジスタ１１５が接続される。また、ノードＮ５０、Ｎ６０には、センスアンプ回路１１０内のインバータ１１１、１１２を形成するｎＭＯＳトランジスタ１１１Ｂ、１１２Ｂにホットキャリアを発生させる際に導通状態となるｐＭＯＳトランジスタ１１６、１１７のドレインが接続される。

ｐＭＯＳトランジスタ１１６、１１７のソースにはホットキャリアを発生させるために必要な高電圧ＶＣＣ３（１．４Ｖ）が供給される電源１１８が接続される。ｐＭＯＳトランジスタ１１３、１１４のゲートには、センスアンプ回路１１０のオフセット情報を取得する際にｐＭＯＳトランジスタ１１３、１１４を導通させる電圧が印加される信号線ＸＦＢが接続される。

ｎＭＯＳトランジスタ１１５のゲートには、センスアンプ回路１１０を活性状態とする際にｎＭＯＳトランジスタ１１５を導通させる電圧が印加される信号線ＳＡＥが接続される。

また、ノードＮ５０、及びノードＮ６０をプリチャージするためプリチャージ回路１６０が設けられている。このプリチャージ回路１６０は、ノードＮ５０にドレインが接続され電源電圧がソースに供給されたｐＭＯＳトランジスタ１６１と、ノードＮ６０にドレインが接続され電源電圧がソースに供給されたｐＭＯＳトランジスタ１６２とを備えている。このｐＭＯＳトランジスタ１６１、１６２のゲートは、プリチャージ動作時に電圧０Ｖが供給される信号線ＰＣＧに接続されている。また、図示は省略するが、ビット線対２０をプリチャージするためのプリチャージ回路も別途設けられている。

反転回路１５０は、インバータ１５１、１５２をノードＮ７０、Ｎ８０においてクロスカップル接続させて形成されるラッチ回路１５３を有する。インバータ１５１は、ｐＭＯＳトランジスタ１５１ＡとｎＭＯＳトランジスタ１５１Ｂを電流経路が直列になるように接続させて形成される。トランジスタ１５１Ａと１５１Ｂのゲートは、ノードＮ８０に接続される。

一方、インバータ１５２は、ｐＭＯＳトランジスタ１５２ＡとｎＭＯＳトランジスタ１５２Ｂを電流経路が直列になるように接続させて形成される。トランジスタ１５２Ａと１５２Ｂのゲートは、ノードＮ７０に接続される。

インバータ１５１を形成するｎＭＯＳトランジスタ１５１Ｂのソースには、ｎＭＯＳトランジスタ１５４のドレインが接続され、インバータ１５２を形成するｎＭＯＳトランジスタ１５２Ｂのソースには、ｎＭＯＳトランジスタ１５５のドレインが接続される。そして、ｎＭＯＳトランジスタ１５４及び１５５のソースは共通接続される。なお、その共通接続ノードはＮ９０と規定する。更に、ノードＮ９０と接地端子間には電流経路が直列になるようにｎＭＯＳトランジスタ１５６が接続される。

ノードＮ７０にはｐＭＯＳトランジスタ１５７のドレインが接続され、ノードＮ８０にはトランジスタ１５８のドレインが接続される。また、ｐＭＯＳトランジスタ１５７、１５８のソースには、正電圧を供給する電源が接続される。

ｎＭＯＳトランジスタ１５６は、センスアンプ回路１１０によりビット線対１２０に現れた増幅信号をラッチ回路１５３に取り込む場合にオンとされる。また、ｐＭＯＳトランジスタ１５７、１５８は、ビット線対１２０に現れた増幅信号を反転させた反転信号を生成する場合にオンとされる。トランジスタ１５６〜１５８のゲートには、ラッチ回路１５３への取り込みの指示及び反転信号の生成をするための指示信号が供給される信号線ＣＡＰが接続される。

また、ノードＮ７０はｐＭＯＳトランジスタ１１７のゲートと接続され、ノードＮ８０はｐＭＯＳトランジスタ１１６のゲートと接続される。ノードＮ７０及びＮ８０には、反転信号が保持されるため、一方のノードには“Ｈ”のデータ（反転信号）が保持され、他方のノードには、“Ｌ”のデータ（反転信号）が保持される。よって、ｐＭＯＳトランジスタ１１６、１１７のうち、一方のトランジスタのみオンとされる。

[第２の実施の形態の動作]
次に、第２の実施の形態に係るＳＲＡＭの動作を図６を参照して説明する。ここでは、センスアンプ回路１１０のトリミングを実行する場合の動作を図６を用いて説明する。

図６は、ＳＲＡＭが行うセンスアンプ回路１１０のトリミング方法の例を示すフローチャートであり、図７は各処理時を示すタイミングチャートである。なお、インバータ１１１を形成するｎＭＯＳトランジスタ１１１Ｂの閾値電圧が小さいため、このｎＭＯＳトランジスタ１１１Ｂにホットキャリアを発生させて閾値電圧を調整する場合を例に説明する。

センスアンプ回路１１０のトリミング方法において、まず、時刻ｔ０において、センスアンプ回路１１０のオフセット情報を取得する為に、信号線ＰＣＧの電圧を０Ｖとし、これによりノードＮ５０，Ｎ６０を所定の電位までプリチャージする。さらに、図示しないプリチャージ回路により、ビット線対１２０に電圧ＶＤＤを印加する（ステップＳ２０１）。時刻ｔ１においてセンスアンプ回路１１０を活性状態にするために信号線ＳＡＥに電圧ＶＤＤを印加する一方、信号線ＰＣＧの電圧は０Ｖから電圧ＶＤＤに切り替え、プリチャージ動作は終了する。

次いで、時刻ｔ２において、センスアンプ回路１１０に電圧ＶＤＤを取り込む為に信号線ＸＦＢに０Ｖを印加する（ステップＳ２０２）。すると、電圧ＶＤＤによってｎＭＯＳトランジスタ１１１Ｂが導通状態となり、ノードＮ５０にオフセット情報“０”を取得し、逆に、ノードＮ６０にオフセット情報“１”を取得する。また、ビット線ＢＬ[ｍ]にオフセット情報“０”が出力され、ビット線ＢＬ[ｍ＋１]にオフセット情報“１”が出力される（ステップＳ２０３）。

次いで、時刻ｔ３において、ビット線対１２０に出力されたオフセット情報を反転回路１５０に取り込む為に信号線ＣＡＰに電圧ＶＤＤを印加する（ステップＳ２０４）。すると、ノードＮ７０にデータ“１”が転送され、ノードＮ８０にデータ“０”が転送される。それによって、ｐＭＯＳトランジスタ１１６が導通状態となり、ｐＭＯＳトランジスタ１１７は変わらず非導通状態と保持する。

そして、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１１Ｂのドレインに電圧ＶＣＣ３（１．４Ｖ）が印加され、ゲート電極に電圧０Ｖが印加される。逆に、ｐＭＯＳトランジスタ１１７は非導通状態のため、“１”のオフセット情報を保持していたｎＭＯＳトランジスタ１１２Ｂのドレインには電圧ＶＣＣ３は印加されない。それにより、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１１Ｂのみのゲート絶縁膜にホットキャリアが注入される（ステップＳ２０５）。第２の実施の形態は、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１１Ｂのみにホットキャリアを発生させる高電圧ＶＣＣ３を印加することが可能であり、第１の実施の形態よりも不要な消費電力を少なくすることができる。

所定の回数までステップＳ２０１に戻り同じ処理を繰り返す。所定の回数が終了したらトリミング処理を終了する（ステップＳ２０６）。

以上を行うことにより、“０”のオフセット情報を保持していたｎＭＯＳトランジスタ１１１Ｂ、換言すると、しきい値電圧が低かったｎＭＯＳトランジスタ１１１Ｂのみのゲート酸化膜にホットキャリアが注入される。ゲート酸化膜にホットキャリアが注入されることによりしきい値電圧が上がり、インバータ１１１を形成するｎＭＯＳトランジスタ１１１Ｂとインバータ１１２を形成するｎＭＯＳトランジスタ１１２Ｂのしきい値電圧のばらつきを小さくすることができる。

[第３の実施の形態]
次に、本発明の第３の実施の形態を、図７等を参照して説明する。図７は、本発明の第３の実施の形態に係るＳＲＡＭの構成を示す回路図である。本実施の形態では、メモリセル１を構成するラッチ回路のオフセットをトリミングするものであり、この点、上述の実施の形態がセンスアンプ回路のトリミングを行うものであるのと異なっている。電圧印加回路を構成するｐＭＯＳトランジスタ１５、及び反転回路５０の構成は第１の実施の形態と同様である。すなわち、この実施の形態では、反転回路５０は、メモリセル１を構成するラッチ回路のトランジスタに対し反転データを提供するように構成されているものである。その他、上記の実施の形態と共通する部分については、同一の符号を付し、以下ではその詳細な説明は省略する。

図７に示すように、メモリセル１は、インバータ７１、７２をノードＮ１、Ｎ２においてクロスカップル接続させて形成される。インバータ７１は、ｐＭＯＳトランジスタ７１ＡとｎＭＯＳトランジスタ７１Ｂを電流経路が直列になるように接続させると共に、ゲートを共通接続されて形成される。インバータ７２は、ｐＭＯＳトランジスタ７２Ａ及びｎＭＯＳトランジスタ７２Ｂを電流経路が直列になるように接続させると共に、ゲートを共通接続されて形成される。

また、ビット線ＢＬ[ｎ]とビット線ＢＬ[ｎ＋１]とからなるビット線対２０とノードＮ１、Ｎ２０との間には転送トランジスタ７３，７４が接続されている。転送トランジスタ７３，７４のゲートにはワード線ＷＬが接続されている。なお、ｎＭＯＳトランジスタ７１Ｂと７２Ｂとのソースには、信号線Ｖｃｓが接続されており、この信号線Ｖｃｓの電圧が、図示しない制御回路により制御されることにより、メモリセル１のオフセット情報を取得することができる。

次に、第３の実施の形態に係るＳＲＡＭの動作を図８を参照して説明する。

図８は、メモリセル１のトリミング方法の例を示すタイミングチャートである。インバータ７１を形成するｎＭＯＳトランジスタ７１Ｂの閾値電圧が小さいため、このｎＭＯＳトランジスタ７１Ｂにホットキャリアを発生させて閾値電圧を調整する場合を例に説明する。

まず、時刻ｔ０において、センスアンプ回路１０のオフセット情報を取得する為に、信号線ＰＣＧの電圧を０Ｖとすることにより、ｐＭＯＳトランジスタ１５を導通させ、ビット線対２０（ビット線ＢＬ[ｎ]、ＢＬ[ｎ＋１]）に電圧ＶＤＤを印加する。

その後時刻ｔ１〜ｔ２の間、信号線Ｖｃｓの電圧を０Ｖから電源電圧ＶＤＤまで上昇させる。これにより、メモリセル１を構成するトランジスタ７１Ａ、７１Ｂ、７２Ａ、７２Ｂの閾値電圧等の特性バラツキにより、ノードＮ１、Ｎ２には相補的な電位が生じ、これがメモリセル１のオフセット情報となる。ｎＭＯＳトランジスタ７１Ｂの閾値電圧が他に比べ小さい場合、ノードＮ１にオフセット情報“０”が取得される。逆に、ノードＮ２にオフセット情報“１”が取得される。そして、ビット線ＢＬ[ｎ]にオフセット情報“０”が出力され、ビット線ＢＬ[ｎ＋１]にオフセット情報“１”（電圧ＶＤＤ）が出力される。

次いで、時刻ｔ２において、信号線ＰＣＧの電圧をＶＤＤとしてビット線対２０のプリチャージ動作を終了すると共に、オフセット情報をビット線対２０に取り込む為にワード線ＷＬに電圧ＶＤＤを印加する。上記の場合、ビット線ＢＬ［ｎ］の電圧は０Ｖとなり、ビット線ＢＬ［ｎ＋１］は電圧ＶＤＤのままに維持される。

続いて、時刻ｔ３において、信号線ＣＡＰの電圧を０ＶからＶＤＤに立ち上げることにより、ビット線対２０の電圧すなわちオフセット情報を反転回路５０に取り込む。反転回路５０にオフセット情報を取り込んだら、信号線ＣＡＰへの電圧ＶＤＤの印加を終了する。

すると、反転回路５０にて取り込んだオフセット情報が反転されて反転データ(反転信号、又はオフセット情報）が生成される。

こうして反転データが反転回路５０において生成されたら、時刻ｔ４において信号線ＰＣＧの電圧をＶＤＤから０Ｖに戻し、ビット線対２０を電圧ＶＤＤまでプリチャージする。

その後、時刻ｔ５において、この反転回路５０に保持された反転データをビット線対２０に出力する為、信号線ＲＥＶに電圧ＶＤＤを印加すると共に、ワード線ＷＬの電圧をＶＤＤとする。これにより、ビット線対２０に出力された反転データ（オフセット情報）は、メモリセル１内のノードＮ１、Ｎ２に転送され、メモリセル１のデータが書き替えられる。

更に、時刻ｔ６では、ワード線ＷＬの電圧を０Ｖに戻すと共に、信号線ＰＣＧの電圧を０Ｖとして再びビット線対２０を電圧ＶＤＤまでプリチャージする。その後、時刻ｔ７において、ワード線ＷＬの電圧をＶＤＤ／２まで上昇させる。これにより、閾値電圧の低いトランジスタ７１Ｂにおいて、ドレイン−ソース間電圧がＶｄｄに、ゲート−ソース間電圧がＶｄｄ／２となることにより、ホットキャリアが発生し、閾値電圧が調整される。

以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、置換、削除等が可能である。

この発明の第１の実施の形態のＳＲＡＭの全体構成を示すブロック図である。 この発明の第１の実施の形態によるＳＲＡＭ内のセンスアンプ回路と反転回路の構成を示す図である。 同ＳＲＡＭが行うセンスアンプ回路のトリミング処理の例を示すフローチャートである。 同ＳＲＡＭ内のセンスアンプ回路のトリミング処理時のタイミングチャートである。 第２の実施の形態におけるＳＲＡＭ内のセンスアンプ回路と反転回路の構成を示す図である。 第２の実施の形態におけるＳＲＡＭが行うセンスアンプ回路のトリミング処理の例を示すフローチャートである。 第２の実施の形態におけるＳＲＡＭ内のセンスアンプ回路のトリミング処理時のタイミングチャートである。 この発明の第３の実施の形態によるＳＲＡＭ内のメモリセル１と反転回路５０の構成を示す図である。 第３の実施の形態におけるＳＲＡＭ内のメモリセルのトリミング処理時のタイミングチャートである。

符号の説明

１…メモリセル、１０、１１０…センスアンプ回路、１１、１２、５１、５２、１１１、１１２、１５１、１５２…インバータ、１１Ａ、１２Ａ、１５、５１Ａ、５２Ａ、１１１Ａ、１１２Ａ、１１３、１１４、１１６、１１７、１５１Ａ、１５２Ａ、１５７、１５８…ｐＭＯＳトランジスタ、１１Ｂ、１２Ｂ、１６、５１Ｂ、５２Ｂ、５４〜５７、１１１Ｂ、１１２Ｂ、１１５、１５１Ｂ、１５２Ｂ、１５４〜１５６…ｎＭＯＳトランジスタ、１７、１１８…ホットキャリア発生用電源、２０、１２０…ビット線対、３０、１３０…第１回路、５０、１５０…反転回路、５３、１５３…ラッチ回路、６０…出力バッファ。

Claims (5)

1. 第１のビット線と第２のビット線からなるビット線対と、
   第１のインバータと第２のインバータを第１ノード及び第２ノードにおいてクロスカッ
   プル接続させて形成されるラッチ回路と、
   前記ラッチ回路から前記ビット線対に出力された増幅信号を反転させた反転信号を生成
   して前記第１ノード及び前記第２ノードに供給する反転回路と、
   前記第１のインバータ又は前記第２のインバータを構成するトランジスタにホットキャ
   リアを発生させる為のホットキャリア発生電圧を印加して、前記第１のインバータ又は前
   記第２のインバータを構成するトランジスタのしきい値電圧のばらつきを前記反転信号に
   基づきトリミングする電圧印加回路とを備え、
   前記電圧印加回路は、前記反転信号が印加された前記第１のインバータ又は前記第２の
   インバータを構成するトランジスタに、前記ホットキャリア発生電圧を所定の回数繰り返
   し印加する
   ことを特徴とする半導体集積記憶回路。
2. 第１のインバータと第２のインバータを第１ノード及び第２ノードにおいてクロスカッ
   プル接続させて形成されるラッチ回路のトリミング方法において、
   前記ラッチ回路からビット線対に供給された増幅信号を反転させて反転信号を生成する
   第１のステップと、
   前記反転信号を前記第１ノード及び前記第２ノードに供給する第２のステップと、
   前記ラッチ回路を構成するトランジスタにホットキャリアを発生させる為のホットキャ
   リア発生電圧を印加して、前記ラッチ回路を構成するトランジスタのしきい値電圧のばら
   つきを前記反転信号に基づきトリミングする第３のステップとを備え、
   前記第１のステップ乃至前記第３のステップに至るステップを所定の回数繰り返すこと
   を特徴とする半導体集積記憶回路のラッチ回路のトリミング方法。
3. 前記電圧印加回路は、
   前記第１ノードに第１主電極が接続され前記第１のビット線に第２主電極が接続される
   第３のトランジスタと、
   前記第２ノードに第１主電極が接続され前記第２のビット線に第２主電極が接続される
   第４のトランジスタと、
   前記第１ノードに第１主電極が接続され前記ホットキャリア発生電圧を供給する電源に
   第２主電極が接続され、ゲートに前記反転回路が接続される第５のトランジスタと、
   前記第２ノードに第１主電極が接続され前記ホットキャリア発生電圧を供給する電源に
   第２主電極が接続され、ゲートに前記反転回路が接続される第６のトランジスタと
   を備えることを特徴とする請求項１記載の半導体集積記憶回路。
4. 前記反転回路は、
   第３のインバータと第４のインバータを第３のノード及び第４のノードにおいてクロス
   カップル接続させて形成されるラッチ回路と、
   前記第３のノードに第２主電極が接続され前記第１のビット線に第１主電極が接続され
   る第７のトランジスタと前記第４のノードに第２主電極が接続され前記第２のビット線に
   第１主電極が接続される第８のトランジスタとにより構成され、前記第３のノード及び前
   記第４のノードと前記ビット線対とを適宜接続して前記ラッチ回路に前記増幅信号を取り
   込むキャプチャ回路と、
   前記第４のノードに第２主電極が接続され前記第１のビット線に第１主電極が接続され
   る第９のトランジスタと、前記第３のノードに第２主電極が接続され前記第２のビット線
   に第１主電極が接続される第１０のトランジスタとにより構成され、前記第３のノード及
   び前記第４のノードと前記ビット線対とを適宜接続して前記ビット線対に前記反転信号を
   転送するリバース回路と
   を備えることを特徴とする請求項１記載の半導体集積記憶回路。
5. 前記反転回路は、
   第５のインバータと第６のインバータを第５のノード及び第６のノードにおいてクロス
   カップル接続させて形成されるラッチ回路と、
   前記第５のインバータの一端及び前記第６のインバータの一端と前記ビット線対とを適
   宜接続して前記ラッチ回路に前記反転信号を生成する反転信号生成回路と
   を備え、
   前記第５のインバータは、
   第１１のトランジスタと第１２のトランジスタとを電流経路を直列に接続させて形成さ
   れ、
   前記第６のインバータは、
   第１３のトランジスタと第１４のトランジスタとを電流経路を直列に接続させて形成さ
   れ、
   前記反転信号生成回路は、
   前記第１のビット線にゲートが接続され前記第１２のトランジスタの第２主電極に第１
   主電極が接続される第１５のトランジスタと、
   前記第２のビット線にゲートが接続され前記第１４のトランジスタの第２主電極に第１
   主電極が接続される第１６のトランジスタと、
   前記第５のノードに第１主電極が接続され正電圧を供給する電源に第２主電極が接続さ
   れる第１７のトランジスタと、
   前記第６のノードに第１主電極が接続され前記正電圧を供給する電源に第２主電極が接
   続される第１８のトランジスタと
   により形成されることを特徴とする請求項１記載の半導体集積記憶回路。

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