JP2013246775A5

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Publication number: JP2013246775A5
Application number: JP2012122080A
Authority: JP
Filing date: 2012-05-29
Publication date: 2015-04-02
Anticipated expiration: 2032-05-29

Description

Ｈ．Ｆｕｊｉｗａｒａ、Ｍ．Ｙａｂｕｕｃｈｉ、Ｈ．Ｎａｋａｎｏ、Ｈ．Ｋａｗａｉ、Ｋ．Ｎｉｉ、ａｎｄＫ．Ａｒｉｍｏｔ、"ＡＣｈｉｐ−ＩＤＧｅｎａｒａｔｉｎｇＣｉｒｃｕｉｔｆｏｒＤｅｐｅｎｄａｂｌｅＬＳＩｕｓｉｎｇＲａｎｄｏｍＡｄｄｒｅｓｓＥｒｒｏｒｓｏｎＥｍｂｅｄｅｄＳＲＡＭａｎｄＯｎ−ＣｈｉｐＭｅｍｏｒｙＢＩＳＴ"、２０１１ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、２０１１年６月１５−１７日、ｐ７６−７７Ｙ．Ｓｕ、Ｊ．Ｈｏｌｌｅｍａｎ、Ｂ．Ｏｔｉｓ、"Ａ１．６ｐＪ／ｂｉｔ９６％ＳｔａｂｌｅＣｈｉｐ−ＩＤＧｅｎｅｒａｔｉｎｇＣｉｒｃｕｉｔｕｓｉｎｇＰｒｏｃｅｓｓＶａｒｉａｔｉｏｎｓ"、２００７ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ、ｐ４０６−４０７、ｐ６１１

ｎ型トランジスタＭ４およびＭ５のソースには電源電圧Ｖｓｓが印加され、ｎ型トランジスタＭ４のゲートおよびドレインは、ｎ型トランジスタＭ５のゲートと共通に接続される。従って、ｎ型トランジスタＭ４とＭ５は、カレントミラー回路として動作する。このカレントミラー回路はカレントミラー型の差動アンプ回路であり、非反転入力端子Ｎ２と反転入力端子Ｎ１に印加される差動信号を受けて、ｐ型トランジスタＭ３とｎ型トランジスタＭ５のドレインを共通にしたノードから中間電圧Ｖｄｄ／２を出力する。

インバータＩＶ２が出力する信号ａはパルス発生回路ＯＳＰに入力される。パルス発生回路ＯＳＰは、遅延回路ＤＬＹ、インバータＩＶ３、ＮＯＲ回路ＮＲ０、およびインバータＩＶ４を有する。遅延回路ＤＬＹは、信号ａを遅延時間Ｔｄｌｙ遅延させた信号ａｄｌｙを出力する。インバータＩＶ３は、信号ａｄｌｙの論理レベルを反転させ、信号／ａｄｌｙを出力する。ＮＯＲ回路ＮＲ０は信号ａと信号／ａｄｌｙのＮＯＲ論理を取り、信号／Ｓを出力する。インバータＩＶ４は信号／Ｓの論理レベルを反転させ、信号Ｓを出力する。

つぎに、時刻ｔ１に認証制御信号ＣＴＬｖがロウレベルからハイレベルに切り替わると、パルス発生回路ＯＳＰは、図６と同様にハイレベルにある信号Ｓを時刻ｔ３から時刻ｔ５までの遅延時間Ｔｄｌｙの期間でロウレベルに維持する。

図９（ｄ）では、図８のインバータＩｎ０とＩｎ１の回路図を参照しながら、時刻ｔ６以降のメモリセルの記憶ノードＮ００およびＮ０１の電位変化を説明する。ここで、説明を簡明化するため、インバータＩｎ１のｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１は、インバータＩｎ０のｐ型トランジスタＭ００の閾値電圧Ｖｔｈ００より低いと仮定する。なお、時刻ｔ６におけるインバータＩｎ０およびＩｎ１を構成する４つのトランジスタのソース、ドレイン、およびゲートの電位は、いずれも中間電圧Ｖｄｄ／２である。

時刻ｔ８以降の記憶ノードＮ００およびＮ０１の電位変化に対する、インバータＩｎ１内のｎ型トランジスタＭ０３の影響を考察する。ｎ型トランジスタＭ０２およびＭ０３の閾値電圧を、各々、Ｖｔｈ０２およびＶｔｈ０３とする。それらの閾値電圧がばらついて、Ｖｔｈ０２＞Ｖｔｈ０３、またはＶｔｈ０２＜Ｖｔｈ０３であっても両者の閾値電圧の差の絶対値｜Ｖｔｈ０２−Ｖｔｈ０３｜が少なくともｐ型トランジスタＭ０１の閾値電圧Ｖｔｈ０１よりも大きくない限り、ｎ型トランジスタＭ０２がｎ型トランジスタＭ０３よりも先に導通状態となり、記憶ノードＮ００の電位が電源電圧Ｖｓｓに下降する。

遅延制御回路ＤＬｐは、遅延回路ＤＬＹ２、インバータＩＶ３、インバータＩＶ４、およびＮＡＮＤ回路ＮＤ１を有する。遅延回路ＤＬＹ２は、入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖを遅延時間Ｔｄｌｙ２だけ遅延させた信号ＣＬｄｌｙ２を出力する。インバータＩＶ３は、認証制御信号ＣＴＬｖの論理レベルを反転させた信号／ＣＴＬｖｐを出力する。インバータＩＶ４は、信号ＣＬｄｌｙ２の論理レベルを反転させた信号Ｃｄｙ２を出力する。ＮＡＮＤ回路ＮＤ１は、信号／ＣＴＬｖｐと信号Ｃｄｙ２のＮＡＮＤ論理を取り、出力信号ＣＬｐを出力する。

図１１（ａ）、（ｄ）に示すように、時刻ｔ１では認証制御信号ＣＴＬｖがハイレベルに切り替わり、遅延制御回路ＤＬｐ内のインバータＩＶ３の出力信号／ＣＴＬｖｐが時刻ｔ２にロウレベルになる。これに従いＮＡＮＤ回路ＮＤ１の出力信号ＣＬｐがハイレベルに切り替わる。その結果、ｐ型トランジスタＭｖｐ０が非導通状態となり、電源電圧出力ノードＮｐへの電源電圧Ｖｐｐの供給が遮断される。

時刻ｔ１６に認証制御信号ＣＴＬｖがハイレベルからロウレベルに切り替わると、時刻ｔ１６から遅延時間Ｔｄｌｙ２経過後の時刻ｔ１８に信号ＣＬｐはハイレベルからロウレ
ベルに切り替わる（図１４（ｅ）参照）。この遅延時間Ｔｄｌｙ２は、遅延回路ＤＬＹ２、ＮＡＮＤ回路ＮＤ２、およびＮＡＮＤ回路ＮＤ１の回路遅延の総和である。なお、遅延回路ＤＬＹ２の回路遅延はＮＡＮＤ回路ＮＤ２およびＮＡＮＤ回路ＮＤ１と比べて長いため、遅延時間Ｔｄｌｙ２は遅延回路ＤＬＹ２の回路遅延と等しいとした。

入力ノードＮｃ１に印加された認証制御信号ＣＴＬｖは、ｐ型トランジスタＭｖｐ０のゲートとインバータＩＶ０に印加される。インバータＩＶ０は認証制御信号ＣＴＬｖの論理を反転し信号／ＣＴＬｖを出力する。ｎ型トランジスタＭｖｎ００およびＭｖｎ０１の各ゲートには信号／ＣＴＬｖが印加される。認証制御信号ＣＴＬｖはインバータＩＶ０、ＩＶ１、およびＩＶ２を介して信号ａを生成する。信号ａは、パルス発生回路ＯＳＰの入力、ｎ型トランジスタＭｓｎ０、およびｎ型トランジスタＭｓｎ１の各ゲートに印加される。

メモリアレイ１５１＿３への電源電圧Ｖｓｓの供給は、図５に示す実施の形態１と異なり、電源制御回路１４０＿３が備える２つの電源電圧出力ノードＮｎ０およびＮｎ１から行われる。このメモリセルはＭＣ＿３として示し、ビット線対のビット数を１ビットに構成した。また、メモリセルの番地を表示するために以下のような表記方式を取る。メモリセルＭＣ＿３００（ワードアドレスが０番地、ビットアドレスが０番地）、メモリセルＭＣ＿３０（ｎ−１）（ワードアドレスが０番地、ビットアドレスが（ｎ−１）番地）とし、計ｎ個のメモリセルＭＣ＿３を配置している。

そこで、抵抗Ｒ００および抵抗Ｒ０１の抵抗値を互いに異なる値に設定することで、このランダム性を回復させる。メモリセルＭＣ＿３内のインバータＩｍ０およびＩｍ１に備えるｎ型トランジスタＭ０２およびＭ０３の各ソースのノードから電源電圧Ｖｓｓまでの経路に対してインピーダンスの値はそれぞれ異なる。セル電源配線Ｖｓｓｎ０にはｎ型トランジスタＭｖｎ００および抵抗Ｒ００を介して電源電圧Ｖｓｓが印加され、セル電源配線Ｖｓｓｎ１にはｎ型トランジスタＭｖｎ０１および抵抗Ｒ０１を介して電源電圧Ｖｓｓが印加される。

本実施の形態では、ｎ型トランジスタＭｖｎ００およびＭｖｎ０１のソースにそれぞれ抵抗を接続した。本実施例と同様な効果を得る他の実施例として、電源電圧出力ノードＮｎ０およびＮｎ１にそれぞれ静電容量を接続し、電源配線の時定数を変更する方式でも良い。また、この方式の構成において、前述の抵抗値はゼロでも良く、抵抗値を同じ値にしても良い。