TWI654605B - 讀取電路和方法 - Google Patents

讀取電路和方法

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TWI654605B TW106140081A TW106140081A TWI654605B TW I654605 B TWI654605 B TW I654605B TW 106140081 A TW106140081 A TW 106140081A TW 106140081 A TW106140081 A TW 106140081A TW I654605 B TWI654605 B TW I654605B
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李文曉
陳杰生
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上海兆芯集成電路有限公司
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Abstract

本發明提供了一種讀取電路。讀取電路包括一靈敏放大器電路和一鎖存器電路。一靈敏放大器電路耦接一第一位線和一第二位線，以連接一儲存裝置，且包括一第一反向器以及一第二反向器。第一位線耦接至上述第一反向器之一第一電晶體之一源極，且第二位線耦接至上述第二反向器之一第二電晶體之一源極。鎖存器電路耦接上述靈敏放大器電路，且輸出上述靈敏放大器電路產生之一輸出信號。

Description

讀取電路和方法
本發明說明書主要係有關於一讀取電路技術技術，特別係有關於藉由一改良之靈敏放大器結合一單端輸出鎖存器之讀取電路技術。
在靜態隨機存取記憶體(Static Random-Access Memory，SRAM)讀取資料時，讀取資料之速度係一重要的指標。決定讀取資料之速度之關鍵則取決於讀取電路之設計。
傳統之讀取電路通常係藉由一靈敏放大器結合一SR鎖存器來實現。然而，這樣的讀取電路架構需要較大的功耗。此外，這樣的讀取電路架構需要較長的延遲時間，以提高靈敏放大器之可靠性，因而影響到讀取之速度。
有鑑於上述先前技術之問題，本發明提供了藉由一改良之靈敏放大器結合一單端輸出鎖存器來實現讀取電路和方法。
根據本發明之一實施例提供了一種讀取電路。讀取電路包括一靈敏放大器電路和一鎖存器電路。一靈敏放大器電路耦接一第一位線和一第二位線，以連接一儲存裝置，且包括一第一反向器以及一第二反向器。上述第一位線耦接至上述第一反向器之一第一電晶體之一源極，且上述第二位線耦接至 上述第二反向器之一第二電晶體之一源極。鎖存器電路耦接上述靈敏放大器電路，且輸出上述靈敏放大器電路產生之一輸出信號。
根據本發明之一些實施例，讀取電路更包括一匹配電路，且匹配電路係根據上述鎖存器電路被配置。
根據本發明之一實施例提供了一種讀取方法。上述讀取方法適用一讀取電路。上述讀取方法之步驟包括藉由上述讀取電路從一第一位線和一第二位線讀取一儲存裝置之資料，其中上述第一位線耦接至上述讀取電路之一第一反向器之一第一電晶體之一源極，且上述第二位線耦接至上述讀取電路之一第二反向器之一第二電晶體之一源極；藉由上述讀取電路之一靈敏放大器電路產生一輸出信號；以及藉由上述讀取電路之一鎖存器電路輸出上述輸出信號。
關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之裝置和方法，做些許的更動與潤飾而得到。
100‧‧‧讀取電路
110‧‧‧靈敏放大器電路
111‧‧‧第一反向器
112‧‧‧第二反向器
120‧‧‧鎖存器電路
121‧‧‧第三反向器
122‧‧‧第四反向器
130‧‧‧匹配電路
200‧‧‧波形圖
300‧‧‧流程圖
M1‧‧‧第一P型電晶體
M2‧‧‧第一N型電晶體
M3‧‧‧第二P型電晶體
M4‧‧‧第二N型電晶體
M5‧‧‧第三P型電晶體
M6‧‧‧第四P型電晶體
M7‧‧‧第五P型電晶體
M8‧‧‧第六P型電晶體
M9‧‧‧第三N型電晶體
M10‧‧‧第四N型電晶體
M11‧‧‧第七P型電晶體
M12‧‧‧第八P型電晶體
M13‧‧‧第五N型電晶體
M14‧‧‧第六N型電晶體
M15‧‧‧第九P型電晶體
M16‧‧‧第七N型電晶體
M17‧‧‧第十P型電晶體
M18‧‧‧第八N型電晶體
M19‧‧‧第十一P型電晶體
M20‧‧‧第九N型電晶體
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
N4‧‧‧第四節點
N5‧‧‧第五節點
N6‧‧‧輸出節點
S1‧‧‧預充電控制信號
S2‧‧‧第一靈敏放大器輸出信號
S3‧‧‧第二靈敏放大器輸出信號
S4‧‧‧放大啟動信號
S5‧‧‧反向信號
S6‧‧‧輸出信號
Td‧‧‧延遲時間
W‧‧‧字線信號
第1圖係顯示根據本發明之一實施例所述之讀取電路100之方塊圖。
第2圖係根據本發明一實施例所述之一字線信號、一預充電控制信號以及一放大啟動信號之波形圖。
第3圖係顯示根據本發明一實施例所述之讀取方法之流程 圖300。
本章節所敘述的是實施本發明之最佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第1圖係顯示根據本發明之一實施例所述之讀取電路100之方塊圖。如第1圖所示，讀取電路100中可包括了一靈敏放大器電路110、一鎖存器電路120以及一匹配電路130。注意地是，在第1圖中之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以此為限。
根據本發明之實施例，鎖存器電路120可係一單端輸出鎖存器電路、或一SR鎖存器電路等其他鎖存器。第1圖中所示之鎖存器電路120係以一單端輸出鎖存器電路為例，但本發明並不以此為限。
如第1圖所示，靈敏放大器電路110包括一第一反向器111以及一第二反向器112。第一反向器111包括一第一P型電晶體(PMOS)M1，以及一第一N型電晶體(NMOS)M2。第二反向器112包括一第二P型電晶體(PMOS)M3，以及一第二N型電晶體(NMOS)M4。第一反向器111和第二反向器112彼此交叉耦合，係一雙穩態結構。
如第1圖所示，靈敏放大器電路110經由第一節點N1耦接至儲存裝置(圖未顯示)之一第一位線B1，以及經由第一節點N2耦接至儲存裝置之一第二位線B2，以從儲存裝置讀取所需之資料。根據本發明一實施例，第一位線B1耦接第 一P型電晶體M1之源極，且第二位線B2耦接第二P型電晶體M3之源極。第一位線B1亦耦接靈敏放大器電路110之一第三P型電晶體M5之汲極，且第二位線B2亦耦接靈敏放大器電路110之一第四P型電晶體M6之汲極。也就是說，第一位線B1和第二位線B2所傳送之輸入信號會經由兩條路徑進入靈敏放大器電路110。一條路徑為第一P型電晶體M1和第二P型電晶體M3。另一條路徑為第三P型電晶體M5和第四P型電晶體M6。
相較於傳統之靈敏放大器電路，本發明提出之靈敏放大器電路110經由兩條路徑來傳送第一位線B1和第二位線B2所傳送之輸入信號，將更加提高了靈敏放大器電路之可靠性。具體來說，在第三P型電晶體M5和第四P型電晶體M6之路經，當第三P型電晶體M5和第四P型電晶體M6導通時，靈敏放大器電路之輸出信號會隨著第一位線B1和第二位線B2所傳送之輸入信號之變化而變化。此外，在第一P型電晶體M1和第二P型電晶體M3之路經，第一P型電晶體M1和第二P型電晶體M3亦會接收第一位線B1和第二位線B2所傳送之輸入信號之變化。因此當靈敏放大器電路之輸出信號翻轉失敗時，可藉由第一P型電晶體M1和第二P型電晶體M3所接收之第一位線B1和第二位線B2所傳送之輸入信號之變化來重新翻轉和更正靈敏放大器電路之輸出信號。
如第1圖所示，靈敏放大器電路110包括一第五P型電晶體M7以及一第六P型電晶體M8。第五P型電晶體M7和第六P型電晶體M8用以接收預充電控制信號S1。當預充電 控制信號S1為0時，第五P型電晶體M7和第六P型電晶體M8為導通狀態，且當預充電控制信號S1為1時，第五P型電晶體M7和第六P型電晶體M8為關閉狀態。在開始從儲存裝置讀取資料之前(初始階段)，靈敏放大器電路110會根據預充電控制信號S1(此時預充電控制信號S1為0)，使得靈敏放大器電路110之各節點預先充電到一初始電壓(例如：充電到電源電壓Vdd0=1V)。當開始進入一延遲狀態階段，充電控制信號S1會變為1，第五P型電晶體M7和第六P型電晶體M8就會關閉。
預充電控制信號S1亦會傳送到存器電路120，以控制鎖存器電路120係在一鎖存狀態或一導通狀態。舉例來說，當預充電控制信號S1為1時，控制鎖存器電路120會在一導通狀態，且當預充電控制信號S1為0時，控制鎖存器電路120會在一鎖存狀態。
如第1圖所示，靈敏放大器電路110包括對應一第一輸出端之一第三節點N3以及對應一第二輸出端之一第四節點N4。靈敏放大器電路110會分別從第三節點N3和第四節點N4將第一靈敏放大器輸出信號S2和第二靈敏放大器輸出信號S3輸出至鎖存器電路120和匹配電路130。
根據本發明一實施例，當在延遲階段時，第一節點N1和第三節點N3間以及第二節點N2和第四節點N4間被導通。也就是說，第一位線B1和第二位線B2所傳送之輸入信號會傳送至第三節點N3和第四節點N4。此外，當在延遲階段時，儲存裝置會將第一位線B1進行放電，以及維持第二位線 B2之電位，以使得第三節點N3和第四節點N4之第一靈敏放大器輸出信號S2和第二靈敏放大器輸出信號S3會具有一電壓差。根據本發明一實施例，當在一讀取階段時，第一節點N1和第三節點N3間以及第二節點N2和第四節點N4間則會被斷開。
如第1圖所示，靈敏放大器電路110包括一第五節點N5，用以接收一放大啟動信號S4。當靈敏放大器電路110接收到放大啟動信號S4(即放大啟動信號S4=1)時，第三P型電晶體M5和第四P型電晶體M6會關閉，且靈敏放大器電路110之一第三N型電晶體M9和一第四N型電晶體M10會導通，以使得第一節點N1和第三節點N3間以及第二節點N2和第四節點N4間被斷開。也就是說，當靈敏放大器電路110未接收到放大啟動信號S4(即放大啟動信號S4=0)時，第三P型電晶體M5和第四P型電晶體M6會導通，且靈敏放大器電路110之一第三N型電晶體M9和一第四N型電晶體M10會關閉，以使得第一節點N1和第三節點N3間以及第二節點N2和第四節點N4間被導通。
如第1圖所示，鎖存器電路120包括一第七P型電晶體M11以及一第八P型電晶體M12、一第三反向器121、一第四反向器122、一第五N型電晶體M13以及一第六N型電晶體M14。第三反向器121包含了一第九P型電晶體M15以及一第七N型電晶體M16，且第四反向器122包含了一第十P型電晶體M17以及一第八N型電晶體M18。第三反向器121耦接第四反向器122之輸出端，以接收四反向器122所產生之 一反向信號S5。第四反向器122耦接第三節點N3，以接收第一靈敏放大器輸出信號S2。
根據本發明一實施例，當預充電控制信號S1為0時，第七P型電晶體M11係一導通狀態，且第五N型電晶體M13係一關閉狀態。當預充電控制信號S1為1時，第七P型電晶體M11係一關閉狀態，且第五N型電晶體M13係一導通狀態。當第五N型電晶體M13在一導通狀態時，第四反向器122會在一工作狀態，以將從靈敏放大器電路110所接收之第一靈敏放大器輸出信號S2翻轉為反向信號S5。接者，反向信號S5會被傳送至第三反向器121。第三反向器121會翻轉反向信號S5，以在一輸出節點N6產生輸出信號S6。舉例來說，當第一靈敏放大器輸出信號S2為0(低電位)時，第四反向器122會將第一靈敏放大器輸出信號S2翻轉為1(高電位)以產生反向信號S5，然後，第三反向器121會將反向信號S5翻轉為0(低電位)以產生輸出信號S6(即讀取電路100輸出之資料)。
輸出信號S6亦會被傳送至第六N型電晶體M14。當第六N型電晶體M14接收到低電位之輸出信號S6，第六N型電晶體M14會關閉。此外，當輸出信號S6產生後，預充電控制信號S1和放大啟動信號S4都會從1變為0，因此，第七P型電晶體M11會變成導通狀態，且第五N型電晶體M13會變成關閉狀態，以鎖存輸出之資料。
如第1圖所示，匹配電路130包括一第十一P型電晶體M19以及一第九N型電晶體M20。第十一P型電晶體M19和第九N型電晶體M20耦接至第四節點N4，以接收第二 靈敏放大器輸出信號S3。第十一P型電晶體M19和第九N型電晶體M20係對應第十P型電晶體M17和第八N型電晶體M18被配置，以確保第三節點N3和第四節點N4之負載相匹配。
第2圖係根據本發明一實施例所述之一字線信號、一預充電控制信號以及一放大啟動信號之波形圖200。第2圖所示之波形圖適用讀取電路100。底下也將以讀取電路100來說明第2圖之波形圖200。
第2圖所示之字線信號W係表示儲存裝置之字線，當其為高電位時，表示要讀取儲存裝置之記憶體單元儲存之資料。此外，第2圖所示之延遲階段之延遲時間Td是字線信號W和預充電控制信號S1，與放大啟動信號S4間的延遲。延遲時間Td需要達到一定的值才能確保靈敏放大器110讀取之資料之可靠度。相較於傳統之讀取電路，在本發明所提出之讀取電路100之架構，可採用較短之延遲時間Td，達成相同之可靠度，以降低延遲時間Td對讀取速度之影響。
如第2圖所示，讀取電路100從儲存裝置讀取資料，可分成四個階段。當在一初始階段時(0~100皮秒)，字線信號W、預充電控制信號S1以及放大啟動信號S4均為0V。因此，第五P型電晶體M7和第六P型電晶體M8為導通狀態，且第一節點N1、第二節點N2、第三節點N3以及第四節點N4都會被預先充電到一初始電壓(例如：充電到電源電壓Vdd0=1V)。此外，在初始階段，第一位線B1和第二位線B2之電位亦會被提升到初始電壓。初始階段結束後會進入一延遲 階段。
當在延遲階段(延遲時間Td)時，字線信號W和預充電控制信號S1為1V，且放大啟動信號S4為0V。因此，第一節點N1和第三節點N3間以及第二節點N2和第四節點N4間會被導通。此外，在延遲階段，儲存裝置會將第一位線B1進行放電，以及維持第二位線B2之電位，以使得第三節點N3和第四節點N4之第一靈敏放大器輸出信號S2和第二靈敏放大器輸出信號S3會具有一電壓差。初始階段結束後會進入一讀取階段。
當在讀取階段時，字線信號W、預充電控制信號S1以及放大啟動信號S4均為1V。因此，第三P型電晶體M5和第四P型電晶體M6會關閉且第三N型電晶體M9和第四N型電晶體M10會導通，以使得第一節點N1和第三節點N3間以及第二節點N2和第四節點N4間被斷開。此外，在讀取階段，第一反向器111和第二反向器112會將第一靈敏放大器輸出信號S2和第二靈敏放大器輸出信號S3進行放大，以將第一靈敏放大器輸出信號S2和第二靈敏放大器輸出信號S3之電位差放大到滿擺幅之信號。也就是說，第一靈敏放大器輸出信號S2為0(接地)，且第二靈敏放大器輸出信號S3為電源信號。接著，經過放大後之第一靈敏放大器輸出信號S2會被輸出到鎖存器電路120，並在經由鎖存器電路120輸出到輸出節點N6上。讀取階段結束後會進入一資料鎖存階段。
當在一資料鎖存階段時，字線信號W、預充電控制信號S1以及放大啟動信號S4均變為0V。輸出的資料會被 鎖存器電路120鎖存起來，並又重新回到初始階段。
第3圖係顯示根據本發明一實施例所述之讀取方法之流程圖300。流程圖300所示之讀取方法適用讀取電路100。在步驟S310，藉由讀取電路100從一第一位線和一第二位線讀取一儲存裝置之資料，其中第一位線耦接至讀取電路100之一第一反向器之一第一電晶體之一源極，且第二位線耦接至讀取電路100之一第二反向器之一第二電晶體之一源極。在步驟S320，藉由讀取電路100之一靈敏放大器電路產生一輸出信號。在步驟S330，藉由讀取電路100之一鎖存器電路輸出經過靈敏放大器電路產生之輸出信號。
根據本發明一些實施例，流程圖300之讀取方法，更包括接收一預充電控制信號，以使得讀取電路100中對應第一位線之一第一節點、對應第二位線之一第二節點、對應靈敏放大器電路之一第一輸出端之一第三節點，以及對應靈敏放大器電路之一第二輸出端之一第四節點，預先充電到一初始電位。
根據本發明一些實施例，流程圖300之讀取方法，更包括在一延遲階段時，導通讀取電路100之第一節點和第三節點，且導通讀取電路100之第二節點和第四節點。在延遲階段，流程圖300之讀取方法，更包括對第一節點進行放電，且第三節點之電位維持不變。
根據本發明一些實施例，流程圖300之讀取方法，更包括當接收到一放大啟動信號時，斷開第一節點和第三節點，且斷開第二節點和第四節點，以及放大在第三節點和第四節點 之一電壓差，以產生輸出信號。
根據本發明一些實施例，流程圖300之讀取方法，更包括當預充電控制信號、放大啟動信號以及一字線信號由高電位變為0時，將輸出信號輸出至一輸出節點，以及將輸出信號鎖存在鎖存器電路。
根據本發明所提出之讀取電路和方法，相較於傳統之讀取電路，可產生較低的功耗，以及達成較高之可靠度。此外，根據本發明所提出之讀取電路和方法，相較於傳統之讀取電路，亦可達成較快之讀取速度。
本說明書中所提到的「一實施例」或「實施例」，表示與實施例有關之所述特定的特徵、結構、或特性是包含根據本發明的至少一實施例中，但並不表示它們存在於每一個實施例中。因此，在本說明書中不同地方出現的「在一實施例中」或「在實施例中」詞組並不必然表示本發明的相同實施例。
以上段落使用多種層面描述。顯然的，本文的教示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (18)

  1. 一種讀取電路：包括：一靈敏放大器電路，耦接一第一位線和一第二位線，以連接一儲存裝置，且包括一第一反向器以及一第二反向器，其中上述第一位線耦接至上述第一反向器之一第一電晶體之一源極，且上述第二位線耦接至上述第二反向器之一第二電晶體之一源極，其中靈敏放大器電路更包括一第三電晶體，以及一第四電晶體，且其中上述第一位線耦接上述第三電晶體之一汲級，且上述第二位線耦接上述第四電晶體之一汲級；以及一鎖存器電路，耦接上述靈敏放大器電路，且輸出上述靈敏放大器電路產生之一輸出信號。
  2. 如申請專利範圍第1項所述之讀取電路，其中當在一初始階段，上述靈敏放大器電路接收一預充電控制信號，以使得對應上述第一位線之一第一節點、對應上述第二位線之一第二節點、對應上述靈敏放大器電路之一第一輸出端之一第三節點，以及對應上述靈敏放大器電路之一第二輸出端之一第四節點，都預先充電到一初始電位。
  3. 如申請專利範圍第2項所述之讀取電路，其中上述鎖存器電路可係一單端輸出鎖存器電路。
  4. 如申請專利範圍第3項所述之讀取電路，其中當上述單端輸出鎖存器電路接收到上述預充電控制信號時，上述單端輸出鎖存器電路在一導通狀態。
  5. 如申請專利範圍第2項所述之讀取電路，其中在一延遲階段時，上述第一節點和上述第三節點導通，且上述第二節點和上述第四節點導通。
  6. 如申請專利範圍第5項所述之讀取電路，其中在上述延遲階段時，上述儲存裝置對上述第一節點進行放電，且上述第三節點之電位維持不變。
  7. 如申請專利範圍第2項所述之讀取電路，其中當上述靈敏放大器電路接收到一放大啟動信號時，上述第一節點和上述第三節點斷開，且上述第二節點和上述第四節點斷開，且上述第一反向器上述第二反向器放大在上述第三節點和上述第四節點之一電壓差，以產生上述輸出信號。
  8. 如申請專利範圍第7項所述之讀取電路，其中當上述預充電控制信號、上述放大啟動信號以及一字線信號由高電位變為0時，上述鎖存器電路輸出上述輸出信號至一輸出節點，以及鎖存上述輸出信號。
  9. 如申請專利範圍第2項所述之讀取電路，更包括：一匹配電路，耦接上述靈敏放大器電路之上述第四節點，其中上述匹配電路係根據上述鎖存器電路被配置。
  10. 一種讀取方法，適用一讀取電路：包括：藉由上述讀取電路從一第一位線和一第二位線讀取一儲存裝置之資料，其中上述第一位線耦接至上述讀取電路之一第一反向器之一第一電晶體之一源極，以及耦接至讀取電路之一第三電晶體之一汲極，且上述第二位線耦接至上述讀取電路之一第二反向器之一第二電晶體之一源極，以及耦接至讀取電路之一第四電晶體之一汲極；藉由上述讀取電路之一靈敏放大器電路產生一輸出信號；以及藉由上述讀取電路之一鎖存器電路輸出上述輸出信號。
  11. 如申請專利範圍第10項所述之讀取方法，更包括：接收一預充電控制信號，以使得對應上述第一位線之一第一節點、對應上述第二位線之一第二節點、對應上述靈敏放大器電路之一第一輸出端之一第三節點，以及對應上述靈敏放大器電路之一第二輸出端之一第四節點，預先充電到一初始電位。
  12. 如申請專利範圍第11項所述之讀取方法，其中上述鎖存器電路可係一單端輸出鎖存器電路。
  13. 如申請專利範圍第12項所述之讀取方法，其中當上述單端輸出鎖存器電路接收到上述預充電控制信號時，上述單端輸出鎖存器電路在一導通狀態。
  14. 如申請專利範圍第11項所述之讀取方法，更包括：在一延遲階段時，導通上述第一節點和上述第三節點，且導通上述第二節點和上述第四節點。
  15. 如申請專利範圍第14項所述之讀取方法，更包括：在上述延遲階段時，對上述第一節點進行放電，且上述第三節點之電位維持不變。
  16. 如申請專利範圍第11項所述之讀取方法，更包括：當接收到一放大啟動信號時，斷開上述第一節點和上述第三節點，且斷開上述第二節點和上述第四節點；以及放大在上述第三節點和上述第四節點之一電壓差，以產生上述輸出信號。
  17. 如申請專利範圍第16項所述之讀取方法，更包括：當上述預充電控制信號、上述放大啟動信號以及一字線信號由高電位變為0時，輸出上述輸出信號至一輸出節點，以及鎖存上述輸出信號在上述鎖存器電路。
  18. 如申請專利範圍第11項所述之讀取方法，更包括：根據上述鎖存器電路，配置一匹配電路於上述靈敏放大器電路之上述第四節點。
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