CN107424644B - 读取电路和读取方法 - Google Patents

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Abstract

本发明提供了一种读取电路和读取方法，该读取电路包括一灵敏放大器电路和一锁存器电路。一灵敏放大器电路耦接一第一位线和一第二位线，以连接一储存装置，且包括一第一反向器以及一第二反向器。第一位线耦接至上述第一反向器的一第一晶体管的一源极，且第二位线耦接至上述第二反向器的一第二晶体管的一源极。锁存器电路耦接上述灵敏放大器电路，且输出上述灵敏放大器电路产生的一输出信号。本发明可产生较低的功耗、达成较高的可靠度、且可达成较快的读取速度。

Description

读取电路和读取方法
技术领域
本发明主要有关于一读取电路技术，特别是有关于通过一改良的灵敏放大器结合一单端输出锁存器的读取电路技术。
背景技术
在静态随机存取存储器(Static Random-Access Memory，SRAM)读取数据时，读取数据的速度是一重要的指标。决定读取数据的速度的关键则取决于读取电路的设计。
传统的读取电路通常通过一灵敏放大器结合一SR锁存器来实现。然而，这样的读取电路架构需要较大的功耗。此外，这样的读取电路架构需要较长的延迟时间，以提高灵敏放大器的可靠性，因而影响到读取的速度。
发明内容
有鉴于上述先前技术的问题，本发明提供了通过一改良的灵敏放大器结合一单端输出锁存器来实现的读取电路和方法。
本发明提供了一种读取电路。读取电路包括一灵敏放大器电路和一锁存器电路。一灵敏放大器电路耦接一第一位线和一第二位线，以连接一储存装置，且包括一第一反向器以及一第二反向器。上述第一位线耦接至上述第一反向器的一第一晶体管的一源极，且上述第二位线耦接至上述第二反向器的一第二晶体管的一源极。锁存器电路耦接上述灵敏放大器电路，且输出上述灵敏放大器电路产生的一输出信号。
根据本发明的一些实施例，读取电路还包括一匹配电路，且匹配电路根据上述锁存器电路被配置。
本发明还提供了一种读取方法。上述读取方法适用一读取电路。上述读取方法的步骤包括：通过上述读取电路从一第一位线和一第二位线读取一储存装置的数据，其中上述第一位线耦接至上述读取电路的一第一反向器的一第一晶体管的一源极，且上述第二位线耦接至上述读取电路的一第二反向器的一第二晶体管的一源极；通过上述读取电路的一灵敏放大器电路产生一输出信号；以及通过上述读取电路的一锁存器电路输出上述输出信号。
本发明可产生较低的功耗、达成较高的可靠度、且可达成较快的读取速度。
关于本发明其他附加的特征与优点，此领域的普通技术人员，在不脱离本发明的精神和范围内，当可根据本发明实施方法中所揭露的装置和方法，做些许的更动与润饰而得到。
附图说明
图1是显示根据本发明的一实施例所述的读取电路100的方块图。
图2是根据本发明一实施例所述的一字线信号、一预充电控制信号以及一放大启动信号的波形图。
图3是显示根据本发明一实施例所述的读取方法的流程图300。
其中，附图中符号的简单说明如下：
100：读取电路；110：灵敏放大器电路；111：第一反向器；112：第二反向器；120：锁存器电路；121：第三反向器；122：第四反向器；130：匹配电路；200：波形图；300：流程图；M1：第一P型晶体管；M2：第一N型晶体管；M3：第二P型晶体管；M4：第二N型晶体管；M5：第三P型晶体管；M6：第四P型晶体管；M7：第五P型晶体管；M8：第六P型晶体管；M9：第三N型晶体管；M10：第四N型晶体管；M11：第七P型晶体管；M12：第八P型晶体管；M13：第五N型晶体管；M14：第六N型晶体管；M15：第九P型晶体管；M16：第七N型晶体管；M17：第十P型晶体管；M18：第八N型晶体管；M19：第十一P型晶体管；M20：第九N型晶体管；N1：第一节点；N2：第二节点；N3：第三节点；N4：第四节点；N5：第五节点；N6：输出节点；S1：预充电控制信号；S2：第一灵敏放大器输出信号；S3：第二灵敏放大器输出信号；S4：放大启动信号；S5：反向信号；S6：输出信号；Td：延迟时间；W：字线信号。
具体实施方式
在此所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求书所界定的为准。
图1是显示根据本发明的一实施例所述的读取电路100的方块图。如图1所示，读取电路100可包括一灵敏放大器电路110、一锁存器电路120以及一匹配电路130。注意地是，在图1中的方块图，仅是为了方便说明本发明的实施例，但本发明并不以此为限。
根据本发明的实施例，锁存器电路120可为一单端输出锁存器电路、或一SR锁存器电路等其他锁存器。图1中所示的锁存器电路120以一单端输出锁存器电路为例，但本发明并不以此为限。
如图1所示，灵敏放大器电路110包括一第一反向器111以及一第二反向器112。第一反向器111包括一第一P型晶体管(PMOS)M1以及一第一N型晶体管(NMOS)M2。第二反向器112包括一第二P型晶体管(PMOS)M3以及一第二N型晶体管(NMOS)M4。第一反向器111和第二反向器112彼此交叉耦合，为一双稳态结构。
如图1所示，灵敏放大器电路110经由第一节点N1耦接至储存装置(图未显示)的一第一位线B1，并经由第一节点N2耦接至储存装置的一第二位线B2，以从储存装置读取所需的数据。根据本发明一实施例，第一位线B1耦接第一P型晶体管M1的源极，且第二位线B2耦接第二P型晶体管M3的源极。第一位线B1亦耦接灵敏放大器电路110的一第三P型晶体管M5的漏极，且第二位线B2亦耦接灵敏放大器电路110的一第四P型晶体管M6的漏极。也就是说，第一位线B1和第二位线B2所传送的输入信号会经由两条路径进入灵敏放大器电路110。一条路径为第一P型晶体管M1和第二P型晶体管M3。另一条路径为第三P型晶体管M5和第四P型晶体管M6。
相较于传统的灵敏放大器电路，本发明提出的灵敏放大器电路110经由两条路径来传送第一位线B1和第二位线B2所传送的输入信号，将更加提高了灵敏放大器电路的可靠性。具体来说，在第三P型晶体管M5和第四P型晶体管M6的路经，当第三P型晶体管M5和第四P型晶体管M6导通时，灵敏放大器电路的输出信号会随着第一位线B1和第二位线B2所传送的输入信号的变化而变化。此外，在第一P型晶体管M1和第二P型晶体管M3的路经，第一P型晶体管M1和第二P型晶体管M3亦会接收第一位线B1和第二位线B2所传送的输入信号的变化。因此当灵敏放大器电路的输出信号翻转失败时，可通过第一P型晶体管M1和第二P型晶体管M3所接收的第一位线B1和第二位线B2所传送的输入信号的变化来重新翻转和更正灵敏放大器电路的输出信号。
如图1所示，灵敏放大器电路110包括一第五P型晶体管M7以及一第六P型晶体管M8。第五P型晶体管M7和第六P型晶体管M8用以接收预充电控制信号S1。当预充电控制信号S1为0时，第五P型晶体管M7和第六P型晶体管M8为导通状态，且当预充电控制信号S1为1时，第五P型晶体管M7和第六P型晶体管M8为关闭状态。在开始从储存装置读取数据之前(初始阶段)，灵敏放大器电路110会根据预充电控制信号S1(此时预充电控制信号S1为0)，使得灵敏放大器电路110的各节点预先充电到一初始电压(例如：充电到电源电压＝1V)。当开始进入一延迟状态阶段，充电控制信号S1会变为1，第五P型晶体管M7和第六P型晶体管M8就会关闭。
预充电控制信号S1亦会传送到锁存器电路120，以控制锁存器电路120在一锁存状态或一导通状态。举例来说，当预充电控制信号S1为1时，控制锁存器电路120会在一导通状态，且当预充电控制信号S1为0时，控制锁存器电路120会在一锁存状态。
如图1所示，灵敏放大器电路110包括对应一第一输出端的一第三节点N3以及对应一第二输出端的一第四节点N4。灵敏放大器电路110会分别从第三节点N3和第四节点N4将第一灵敏放大器输出信号S2和第二灵敏放大器输出信号S3输出至锁存器电路120和匹配电路130。
根据本发明一实施例，当在延迟阶段时，第一节点N1和第三节点N3间以及第二节点N2和第四节点N4间被导通。也就是说，第一位线B1和第二位线B2所传送的输入信号会传送至第三节点N3和第四节点N4。此外，当在延迟阶段时，储存装置会将第一位线B1进行放电，并维持第二位线B2的电位，以使得第三节点N3和第四节点N4的第一灵敏放大器输出信号S2和第二灵敏放大器输出信号S3具有一电压差。根据本发明一实施例，当在一读取阶段时，第一节点N1和第三节点N3间以及第二节点N2和第四节点N4间则会被断开。
如图1所示，灵敏放大器电路110包括一第五节点N5，用以接收一放大启动信号S4。当灵敏放大器电路110接收到放大启动信号S4(即放大启动信号S4＝1)时，第三P型晶体管M5和第四P型晶体管M6会关闭，且灵敏放大器电路110的一第三N型晶体管M9和一第四N型晶体管M10会导通，以使得第一节点N1和第三节点N3间以及第二节点N2和第四节点N4间被断开。也就是说，当灵敏放大器电路110未接收到放大启动信号S4(即放大启动信号S4＝0)时，第三P型晶体管M5和第四P型晶体管M6会导通，且灵敏放大器电路110的一第三N型晶体管M9和一第四N型晶体管M10会关闭，以使得第一节点N1和第三节点N3间以及第二节点N2和第四节点N4间被导通。
如图1所示，锁存器电路120包括一第七P型晶体管M11以及一第八P型晶体管M12、一第三反向器121、一第四反向器122、一第五N型晶体管M13以及一第六N型晶体管M14。第三反向器121包含了一第九P型晶体管M15以及一第七N型晶体管M16，且第四反向器122包含了一第十P型晶体管M17以及一第八N型晶体管M18。第三反向器121耦接第四反向器122的输出端，以接收四反向器122所产生的一反向信号S5。第四反向器122耦接第三节点N3，以接收第一灵敏放大器输出信号S2。
根据本发明一实施例，当预充电控制信号S1为0时，第七P型晶体管M11为一导通状态，且第五N型晶体管M13为一关闭状态。当预充电控制信号S1为1时，第七P型晶体管M11为一关闭状态，且第五N型晶体管M13为一导通状态。当第五N型晶体管M13在一导通状态时，第四反向器122会在一工作状态，以将从灵敏放大器电路110所接收的第一灵敏放大器输出信号S2翻转为反向信号S5。接者，反向信号S5会被传送至第三反向器121。第三反向器121会翻转反向信号S5，以在一输出节点N6产生输出信号S6。举例来说，当第一灵敏放大器输出信号S2为0(低电位)时，第四反向器122会将第一灵敏放大器输出信号S2翻转为1(高电位)以产生反向信号S5，然后，第三反向器121会将反向信号S5翻转为0(低电位)以产生输出信号S6(即读取电路100输出的数据)。
输出信号S6亦会被传送至第六N型晶体管M14。当第六N型晶体管M14接收到低电位的输出信号S6，第六N型晶体管M14会关闭。此外，当输出信号S6产生后，预充电控制信号S1和放大启动信号S4都会从1变为0，因此，第七P型晶体管M11会变成导通状态，且第五N型晶体管M13会变成关闭状态，以锁存输出的数据。
如图1所示，匹配电路130包括一第十一P型晶体管M19以及一第九N型晶体管M20。第十一P型晶体管M19和第九N型晶体管M20耦接至第四节点N4，以接收第二灵敏放大器输出信号S3。第十一P型晶体管M19和第九N型晶体管M20对应第十P型晶体管M17和第八N型晶体管M18被配置，以确保第三节点N3和第四节点N4的负载相匹配。
图2是根据本发明一实施例所述的一字线信号、一预充电控制信号以及一放大启动信号的波形图200。图2所示的波形图适用读取电路100。以下也将以读取电路100来说明图2的波形图200。
图2所示的字线信号W表示储存装置的字线，当其为高电位时，表示要读取储存装置的内存单元储存的数据。此外，图2所示的延迟阶段的延迟时间Td是字线信号W和预充电控制信号S1，与放大启动信号S4间的延迟。延迟时间Td需要达到一定的值才能确保灵敏放大器110读取的数据的可靠度。相较于传统的读取电路，在本发明所提出的读取电路100的架构，可采用较短的延迟时间Td，达成相同的可靠度，以降低延迟时间Td对读取速度的影响。
如图2所示，读取电路100从储存装置读取数据，可分成四个阶段。当在一初始阶段时(0～100皮秒)，字线信号W、预充电控制信号S1以及放大启动信号S4均为0V。因此，第五P型晶体管M7和第六P型晶体管M8为导通状态，且第一节点N1、第二节点N2、第三节点N3以及第四节点N4都会被预先充电到一初始电压(例如：充电到电源电压＝1V)。此外，在初始阶段，第一位线B1和第二位线B2的电位亦会被提升到初始电压。初始阶段结束后会进入一延迟阶段。
当在延迟阶段(延迟时间Td)时，字线信号W和预充电控制信号S1为1V，且放大启动信号S4为0V。因此，第一节点N1和第三节点N3间以及第二节点N2和第四节点N4间会被导通。此外，在延迟阶段，储存装置会将第一位线B1进行放电，以及维持第二位线B2的电位，以使得第三节点N3和第四节点N4的第一灵敏放大器输出信号S2和第二灵敏放大器输出信号S3会具有一电压差。初始阶段结束后会进入一读取阶段。
当在读取阶段时，字线信号W、预充电控制信号S1以及放大启动信号S4均为1V。因此，第三P型晶体管M5和第四P型晶体管M6会关闭且第三N型晶体管M9和第四N型晶体管M10会导通，以使得第一节点N1和第三节点N3间以及第二节点N2和第四节点N4间被断开。此外，在读取阶段，第一反向器111和第二反向器112会将第一灵敏放大器输出信号S2和第二灵敏放大器输出信号S3进行放大，以将第一灵敏放大器输出信号S2和第二灵敏放大器输出信号S3的电位差放大到满摆幅的信号。也就是说，第一灵敏放大器输出信号S2为0(接地)，且第二灵敏放大器输出信号S3为电源信号。接着，经过放大后的第一灵敏放大器输出信号S2会被输出到锁存器电路120，并在经由锁存器电路120输出到输出节点N6上。读取阶段结束后会进入一数据锁存阶段。
当在一数据锁存阶段时，字线信号W、预充电控制信号S1以及放大启动信号S4均变为0V。输出的数据会被锁存器电路120锁存起来，并又重新回到初始阶段。
图3是显示根据本发明一实施例所述的读取方法的流程图300。流程图300所示的读取方法适用读取电路100。在步骤S310，通过读取电路100从一第一位线和一第二位线读取一储存装置的数据，其中第一位线耦接至读取电路100的一第一反向器的一第一晶体管的一源极，且第二位线耦接至读取电路100的一第二反向器的一第二晶体管的一源极。在步骤S320，通过读取电路100的一灵敏放大器电路产生一输出信号。在步骤S330，通过读取电路100的一锁存器电路输出经过灵敏放大器电路产生的输出信号。
根据本发明一些实施例，流程图300的读取方法，还包括接收一预充电控制信号，以使得读取电路100中对应第一位线的一第一节点、对应第二位线的一第二节点、对应灵敏放大器电路的一第一输出端的一第三节点，以及对应灵敏放大器电路的一第二输出端的一第四节点，预先充电到一初始电位。
根据本发明一些实施例，流程图300的读取方法，还包括在一延迟阶段时，导通读取电路100的第一节点和第三节点，且导通读取电路100的第二节点和第四节点。在延迟阶段，流程图300的读取方法，还包括对第一节点进行放电，且第三节点的电位维持不变。
根据本发明一些实施例，流程图300的读取方法，还包括当接收到一放大启动信号时，断开第一节点和第三节点，且断开第二节点和第四节点，以及放大在第三节点和第四节点的一电压差，以产生输出信号。
根据本发明一些实施例，流程图300的读取方法，还包括当预充电控制信号、放大启动信号以及一字线信号由高电位变为0时，将输出信号输出至一输出节点，以及将输出信号锁存在锁存器电路。
根据本发明所提出的读取电路和方法，相较于传统的读取电路，可产生较低的功耗，以及达成较高的可靠度。此外，根据本发明所提出的读取电路和方法，相较于传统的读取电路，亦可达成较快的读取速度。
本说明书中所提到的“一实施例”或“实施例”，表示与实施例有关的所述特定的特征、结构、或特性包含根据本发明的至少一实施例中，但并不表示它们存在于每一个实施例中。因此，在本说明书中不同地方出现的“在一实施例中”或“在实施例中”词组并不必然表示本发明的相同实施例。
以上使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中揭露的任何特定架构或功能仅为一代表性的状况。根据本文的教示，任何熟知此技术的技术人员应理解在本文揭露的各层面可独立实作或两种以上的层面可以合并实作。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (18)

1.一种读取电路，其特征在于，包括：
灵敏放大器电路，耦接第一位线和第二位线，以连接储存装置，且包括第一反向器以及第二反向器，其中上述第一位线耦接至上述第一反向器的第一P型晶体管的源极，且上述第二位线耦接至上述第二反向器的第二P型晶体管的源极；以及
锁存器电路，耦接上述灵敏放大器电路，且输出上述灵敏放大器电路产生的输出信号。
2.根据权利要求1所述的读取电路，其特征在于，上述灵敏放大器电路接收预充电控制信号，在初始阶段时，上述预充电控制信号使得对应上述第一位线的第一节点、对应上述第二位线的第二节点、对应上述灵敏放大器电路的第一输出端的第三节点以及对应上述灵敏放大器电路的第二输出端的第四节点都预先充电到初始电位。
3.根据权利要求2所述的读取电路，其特征在于，上述锁存器电路为单端输出锁存器电路。
4.根据权利要求3所述的读取电路，其特征在于，当上述单端输出锁存器电路接收到上述预充电控制信号时，上述单端输出锁存器电路处于导通状态或者锁存状态。
5.根据权利要求2所述的读取电路，其特征在于，在延迟阶段时，上述第一节点和上述第三节点导通，且上述第二节点和上述第四节点导通。
6.根据权利要求5所述的读取电路，其特征在于，在上述延迟阶段时，上述储存装置对上述第一位线进行放电，且上述第二位线的电位维持不变。
7.根据权利要求2所述的读取电路，其特征在于，当上述灵敏放大器电路接收到放大启动信号时，上述第一节点和上述第三节点断开，且上述第二节点和上述第四节点断开，且上述第一反向器及上述第二反向器放大在上述第三节点和上述第四节点的电压差，以产生上述输出信号。
8.根据权利要求7所述的读取电路，其特征在于，当上述预充电控制信号、上述放大启动信号以及字线信号由高电位变为0时，上述锁存器电路输出上述输出信号至输出节点，并锁存上述输出信号。
9.根据权利要求2所述的读取电路，其特征在于，还包括：
匹配电路，耦接上述灵敏放大器电路的上述第四节点，其中上述匹配电路根据上述锁存器电路被配置。
10.一种读取方法，其特征在于，适用读取电路，且包括：
通过上述读取电路从第一位线和第二位线读取储存装置的数据，其中上述第一位线耦接至上述读取电路的第一反向器的第一P型晶体管的源极，且上述第二位线耦接至上述读取电路的第二反向器的第二P型晶体管的源极；
通过上述读取电路的灵敏放大器电路产生输出信号；以及
通过上述读取电路的锁存器电路输出上述输出信号。
11.根据权利要求10所述的读取方法，其特征在于，还包括：
接收预充电控制信号，在初始阶段时，上述预充电控制信号使得对应上述第一位线的第一节点、对应上述第二位线的第二节点、对应上述灵敏放大器电路的第一输出端的第三节点以及对应上述灵敏放大器电路的第二输出端的第四节点预先充电到初始电位。
12.根据权利要求11所述的读取方法，其特征在于，上述锁存器电路为单端输出锁存器电路。
13.根据权利要求12所述的读取方法，其特征在于，当上述单端输出锁存器电路接收到上述预充电控制信号时，上述单端输出锁存器电路处于导通状态或者锁存状态。
14.根据权利要求11所述的读取方法，其特征在于，还包括：
在延迟阶段时，导通上述第一节点和上述第三节点，且导通上述第二节点和上述第四节点。
15.根据权利要求14所述的读取方法，其特征在于，还包括：
在上述延迟阶段时，对上述第一位线进行放电，且上述第二位线的电位维持不变。
16.根据权利要求11所述的读取方法，其特征在于，还包括：
当接收到放大启动信号时，断开上述第一节点和上述第三节点，且断开上述第二节点和上述第四节点；以及
放大在上述第三节点和上述第四节点的电压差，以产生上述输出信号。
17.根据权利要求16所述的读取方法，其特征在于，还包括：
当上述预充电控制信号、上述放大启动信号以及字线信号由高电位变为0时，输出上述输出信号至输出节点，并锁存上述输出信号在上述锁存器电路。
18.根据权利要求11所述的读取方法，其特征在于，还包括：
根据上述锁存器电路，配置匹配电路于上述读取电路中。
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