JP4485224B2 - センスアンプ回路及びこれを備えたビット比較回路 - Google Patents

センスアンプ回路及びこれを備えたビット比較回路 Download PDF

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Description

本発明は半導体回路に係り、特に微少差のある差動信号を検出して増幅するセンスアンプ回路及びセンスアンプ回路を備えるビット比較回路に関する。
一般的なセンスアンプ回路は、微少なレベル差を有する２つの差動信号をクロック信号に同期して検知し、その結果を増幅して出力する。
図１は、一般的なセンスアンプ回路を示す回路図である。
図１を参照して、センスアンプ回路１００の動作を説明する。微少な差を有する２つの入力信号ＩＮＨ，ＩＮＬがセンスアンプ回路１００に印加され、入力信号ＩＮＨが入力信号ＩＮＬより若干高い電圧レベルを有すると仮定する。
クロック信号ＣＬＫがローレベルである場合、プリチャージトランジスタＰＭＰ１，ＰＭＰ２によって第１ノードＮ１及び第２ノードＮ２はプリチャージされており、ＮＭＯＳトランジスタＬＭＮ１，ＬＭＮ２，ＬＭＮ３，ＬＭＮ４がターンオンされている。
クロック信号ＣＬＫがハイレベルに遷移される場合、スイッチトランジスタＳＷＭＮがターンオンされつつセンスアンプ回路１００の検知動作が始まる。この時、プリチャージトランジスタＰＭＰ１，ＰＭＰ２は、ターンオフされるが、ラッチトランジスタＬＭＰ１，ＬＭＰ２によって第１ノードＮ１及び第２ノードＮ２は、プリチャージ状態を維持し続ける。
入力信号ＩＮＨを受信するＮＭＯＳトランジスタＳＭＮ１が、入力信号ＩＮＬを受信するＮＭＯＳトランジスタＳＭＮ２よりも多くターンオンされるので、第１ノードＮ１の電圧レベルが第２ノードＮ２の電圧レベルよりさらに低くなる。
すなわち、相対的に第１ノードＮ１はローレベルであり、第２ノードＮ２はハイレベルであると言える。第１ノードＮ１及び第２ノードＮ２の電圧レベルは、インバータＩ１，Ｉ２によって反転されて出力される。
したがって、出力信号ＯＵＴＨはハイレベルに、出力信号ＯＵＴＬはローレベルに出力される。そして、出力信号ＯＵＴＨ，ＯＵＴＬの電圧レベル差は、さらに大きくなる。
しかし、センスアンプ回路が２対の差動信号のうち１対の差動信号を選択して増幅しなければならない場合、一般的なセンスアンプ回路は、入力される差動信号が狭いスイング幅を有する微少信号であるので、まず増幅をした後に２対の差動信号のうち１対を選択しなければならない。しかし、このような構造のセンスアンプ回路は、センスアンプ回路の後段に大きいロジック負担を与えるという問題がある。
図２は、一般的なビット比較回路を示す回路図である。
ビット比較回路は、キャッシュメモリ内部の連想メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔｓ Ａｄｄｒｅｓｓ Ｍｅｍｏｒｙ）に入力されるアドレスデータとタグ値とを比較するのに使われる。ＣＡＭは、外部から入力されるデータを保存し、外部から入力されるアドレスデータと保存されたデータとを比較して相互一致するか否かを判断する。ＣＡＭに保存されたデータをタグといい、ビット比較回路は、タグと入力されるアドレスデータとを比較する。
図２を参照して一般的なビット比較回路の動作を説明する。２つのインバータＩＤ１，ＩＤ２の入力端と出力端とが相互連結されたラッチ構造を有するデータ保持部２３０は、ワードラインＷＬによって制御されるトランジスタＣＭＮ１，ＣＭＮ２を介してビットライン対ＢＬ，ＢＬＢからデータＤＡＴＡと反転データＩＮＤＡＴＡとを受信して保存する。この値がタグである。
データＤＡＴＡのレベルがローレベルであり、反転データＩＮＤＡＴＡのレベルがハイレベルであると仮定する。保存されたデータＤＡＴＡ，ＩＮＤＡＴＡと一致しないアドレスデータＩＮＨ、ＩＮＬが入力されると仮定する。すなわち、アドレスデータＩＮＨ，ＩＮＬのうちＩＮＨがハイレベルであり、ＩＮＬがローレベルである。
アドレスデータＩＮＨ，ＩＮＬは、クロック信号ＣＬＫに同期されて動作するセンスアンプ回路２１０を介してドライバ２２０に印加される。センスアンプ回路２１０は、図１の一般的なセンスアンプ回路１００の構造を有し、アドレスデータＩＮＨ，ＩＮＬは、センスアンプ回路２１０及びドライバ２２０を経て増幅される。
データＤＡＴＡと反転データＩＮＤＡＴＡとは各々、伝送ゲートＴＧ１，ＴＧ２に印加される。これにより、伝送ゲートＴＧ１はターンオンされ、伝送ゲートＴＧ２はターンオフされる。ハイレベルを有するアドレスデータＩＮＨは、伝送ゲートＴＧ１を介してマッチ信号ＭＡＴＬとして出力される。ローレベルを有するアドレスデータＩＮＬは、伝送ゲートＴＧ２がターンオフされているので、出力されない。
マッチ信号ＭＡＴＬがハイレベルに出力された場合、ビット比較回路２００に入力されるアドレスデータＩＮＨ，ＩＮＬ及び保存されたデータＤＡＴＡ，ＩＮＤＡＴＡのレベルが相互一致していないことを意味する。マッチ信号ＭＡＴＬがローレベルに出力された場合、ビット比較回路２００に入力されるアドレスデータＩＮＨ，ＩＮＬ及び保存されたデータＤＡＴＡ，ＩＮＤＡＴＡのレベルが相互一致することを意味する。
しかし、一般的なビット比較回路は、入力されるアドレスデータがセンスアンプ回路とドライバとを介して増幅されなければならず、また比較段階を経てマッチ信号が発生するために、アドレスデータが入力された後でマッチ信号が出力されるまで長時間を必要とするという問題がある。これは半導体技術の進歩と共に高速動作を必要とするキャッシュメモリにおいて大きな問題となる。
本発明が解決しようとする技術的課題は、２対の差動信号のうち１対の差動信号を選択すると同時に増幅することによってロジック負担を減らせるセンスアンプ回路を提供することである。
本発明が解決しようとする他の技術的課題は、本発明のセンスアンプ回路備えることによって動作速度を向上させたビット比較回路を提供することである。
前記課題を達成するための本発明のセンスアンプ回路は、選択部、センシング部、ラッチ部、出力部及びスイッチ部を備えることを特徴とする。
選択部は、選択信号及び反転選択信号に応答して第１信号と第１反転信号とを備える第１信号対及び第２信号と第２反転信号とを備える第２信号対のうち何れか一方を選択する。
センシング部は、前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知する。ラッチ部は、クロック信号に応答して第１及び第２ノードをプリチャージし、前記センシング部のセンシング結果に応答して前記第１及び第２ノードの電圧レベルを制御する。
出力部は、前記第１及び第２ノードのレベルを反転させて対応する第１及び第２出力信号を発生する。スイッチ部は、前記クロック信号に応答して前記選択部の動作を制御する。
前記ラッチ部は、電源電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートに前記クロック信号が連結される第１プリチャージトランジスタ、前記電源電圧に第１端が連結され、前記第２ノードに第２端が連結され、ゲートに前記クロック信号が連結される第２プリチャージトランジスタ、前記電源電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートに前記第２ノードが連結される第１ラッチトランジスタ、前記電源電圧に第１端が連結され、前記第２ノードに第２端が連結され、ゲートに前記第１ノードが連結される第２ラッチトランジスタ、前記第１ノードに第１端が共通に連結され、それぞれのゲートに第２ノードが各々連結される第３及び第４ラッチトランジスタ及び前記第２ノードに第１端が共通に連結され、それぞれのゲートに第１ノードが各々連結される第５及び第６ラッチトランジスタを備えることを特徴とする。
前記ラッチ部は、前記第１ノードに第１端が連結され、前記スイッチ部に第２端が連結され、ゲートに前記第２ノードが連結される第１電流パストランジスタ及び前記第２ノードに第１端が連結され、前記スイッチ部に第２端が連結され、ゲートに前記第１ノードが連結される第２電流パストランジスタをさらに備えることを特徴とする。
前記センシング部は、前記第３ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１信号が連結される第１センストランジスタ、前記第６ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１反転信号が連結される第１反転センストランジスタ、前記第４ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第２信号が連結される第２センストランジスタ及び前記第５ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１反転信号が連結される第２反転センストランジスタを備えることを特徴とする。
前記選択部は、前記第１センストランジスタの第２端と前記第１反転センストランジスタの第２端とに共通に第１端が連結され、ゲートに前記選択信号が連結され、第２端が第３ノードに連結される第１選択トランジスタ及び前記第２センストランジスタの第２端と前記第２反転センストランジスタの第２端とに共通に第１端が連結され、ゲートに前記反転選択信号が連結され、第２端が前記第３ノードに連結される第２選択トランジスタを備えることを特徴とする。
前記選択部は、前記第１センストランジスタの第２端に第１端が連結され、前記選択信号がゲートに連結され、第２端が第３ノードに連結される第１選択トランジスタ、前記第１反転センストランジスタの第２端に第１端が連結され、前記選択信号がゲートに連結され、第２端が第３ノードに連結される第１反転選択トランジスタ、前記第２センストランジスタの第２端に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が第３ノードに連結される第２選択トランジスタ及び前記第２反転センストランジスタの第２端に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が第３ノードに連結される第２反転選択トランジスタを備えることを特徴とする。
前記スイッチ部は、前記第３ノードに第１端が連結され、前記クロック信号がゲートに連結され、接地電圧に第２端が連結されるスイッチトランジスタであることを特徴とする。
前記第１及び第２プリチャージトランジスタ、第１及び第２ラッチトランジスタはＰＭＯＳトランジスタであり、前記第３ないし第６ラッチトランジスタ、前記第１及び第２センストランジスタ、前記第１及び第２反転センストランジスタ、前記第１及び第２選択トランジスタ、前記第１及び第２反転選択トランジスタ、前記スイッチトランジスタはＮＭＯＳトランジスタであることを特徴とする。
前記課題を達成するための本発明のセンスアンプ回路は、選択部、センシング部、ラッチ部及び出力部を備えることを特徴とする。
選択部は、クロック信号の第１レベル、選択信号及び反転選択信号に応答して第１信号と第１反転信号とを備える第１信号対及び第２信号と第２反転信号とを備える第２信号対のうち何れか一方を選択する。
センシング部は、前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知する。ラッチ部は、前記クロック信号の第２レベルに応答して第１及び第２ノードをプリチャージさせ、前記センシング部の検知結果に応答して前記第１及び第２ノードの電圧レベルを制御する。
出力部は、前記第１及び第２ノードのレベルを反転させて対応する第１及び第２出力信号を発生する。
前記課題を達成するための本発明のビット比較回路は、ＲＡＭセル部、選択部、センシング部、ラッチ部及び出力部を備えることを特徴とする。
ＲＡＭセル部は、制御信号に応答してデータライン対からデータ及び前記データと反対のレベルを有する反転データとを受信して保存し、選択信号及び反転選択信号を発生する。
選択部は、クロック信号の第１レベル、前記選択信号及び前記反転選択信号に応答して第１信号と第１反転信号とを備える第１信号対及び第２信号と第２反転信号とを備える第２信号対のうち何れか一方を選択する。
センシング部は、前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知する。ラッチ部は、前記クロック信号の第２レベルに応答して第１及び第２ノードをプリチャージさせ、前記センシング部の検知結果に応答して前記第１及び第２ノードの電圧レベルを制御する。
出力部は、前記第１及び第２ノードのレベルを反転させて対応する第１及び第２出力信号を発生し、前記第２出力信号のレベルを利用して前記データ及び反転データと前記第１信号及び前記第１反転信号とが一致するか否かを判断する。
前記ＲＡＭセル部は、一方のインバータの出力が他方のインバータの入力に連結される第１及び第２インバータを備えるデータ保持部、前記制御信号に応答して前記データライン対のうちの一方から前記データを前記第１インバータの入力端に伝送する第１制御トランジスタ及び前記制御信号に応答して前記データライン対のうち他方から前記反転データを前記第２インバータの入力端に伝送する第２制御トランジスタを備え、前記データライン対は、ビットライン対であることを特徴とする。
前記データは、前記選択信号と同じ信号であり、前記反転データは、前記反転選択信号と同じ信号であり、前記第１信号と前記第２反転信号とは同じ信号であり、前記第２信号と前記第２信号及び前記第１反転信号とは同じ信号であり、前記第１信号と前記第１反転信号とは相互反対のレベルを有して前記ビット比較回路に入力されるアドレスデータであることを特徴とする。
前記センシング部は、前記クロック信号及び前記選択信号が第１レベルである場合、前記第１信号がゲートに印加される第１センストランジスタ及び前記第１反転信号がゲートに印加される第１反転センストランジスタがターンオンされ、前記第１センストランジスタ及び前記第１反転センストランジスタのソースが共通に連結され、前記クロック信号及び前記反転選択信号が第１レベルである場合、第２信号がゲートに印加される第２センストランジスタ及び第２反転信号がゲートに印加される第２反転センストランジスタがターンオンされ、前記第２センストランジスタ及び前記第２反転センストランジスタのソースが共通に連結されることを特徴とする。
前記選択部は、前記第１センストランジスタ及び前記第１反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記クロック信号が連結される第１スイッチトランジスタ、前記第２センストランジスタ及び前記第２反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記クロック信号が連結される第２スイッチトランジスタ、前記第１スイッチトランジスタの第２端に第１端が連結され、ゲートに前記選択信号が連結され、接地電圧に第２端が連結される第１選択トランジスタ及び前記第２スイッチトランジスタの第２端に第１端が連結され、ゲートに前記反転選択信号が連結され、前記接地電圧に第２端が連結される第２選択トランジスタを備えることを特徴とする。
前記選択部は、前記第１センストランジスタ及び前記第１反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記選択信号が連結される第１選択トランジスタ、前記第２センストランジスタ及び前記第２反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記反転選択信号が連結される第２選択トランジスタ、前記第１選択トランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結され、接地電圧に第２端が連結される第１スイッチトランジスタ及び前記第２選択トランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結され、前記接地電圧に第２端が連結される第２スイッチトランジスタを備えることを特徴とする。
本発明によるセンスアンプ回路は、２対の差動信号を受信し、これら２対の差動信号のうち１対の信号を選択すると同時に選択された信号だけを増幅することによってセンスアンプ回路の次の端にロジック負担を与えない。また、本発明のセンスアンプ回路を備えるビット比較回路は、動作速度が速くなるので、高速キャッシュメモリを実現できる。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を表わす。
図３は、本発明の実施例によるセンスアンプ回路を示す回路図である。
図３を参照すれば、本発明の実施例によるセンスアンプ回路３００は、選択部３１０、センシング部３２０、ラッチ部３３０、出力部３４０及びスイッチ部３５０を備える。
ラッチ部３３０は、クロック信号ＣＬＫに応答して第１及び第２ノードＮ１，Ｎ２をプリチャージし、センシング部３２０の検知結果に応答して第１及び第２ノードＮ１，Ｎ２の電圧レベルを制御する。
さらに説明すれば、ラッチ部３３０は、電源電圧ＶＤＤに第１端が連結され、第１ノードＮ１に第２端が連結され、ゲートにクロック信号ＣＬＫが連結される第１プリチャージトランジスタＰＭＰ１、電源電圧ＶＤＤに第１端が連結され、第２ノードＮ２に第２端が連結され、ゲートにクロック信号ＣＬＫが連結される第２プリチャージトランジスタＰＭＰ２、電源電圧ＶＤＤに第１端が連結され、第１ノードＮ１に第２端が連結され、ゲートに第２ノードＮ２が連結される第１ラッチトランジスタＬＭＰ１、電源電圧ＶＤＤに第１端が連結され、第２ノードＮ２に第２端が連結され、ゲートに第１ノードＮ１が連結される第２ラッチトランジスタＬＭＰ２、第１ノードＮ１に第１端が共通に連結され、それぞれのゲートに第２ノードＮ２が各々連結される第３及び第４ラッチトランジスタＬＭＮ３，ＬＭＮ４及び第２ノードＮ２に第１端が共通に連結され、それぞれのゲートに第１ノードＮ１が各々連結される第５及び第６ラッチトランジスタＬＭＮ５，ＬＭＮ６を備える。
ラッチ部３３０は、第１ノードＮ１に第１端が連結され、スイッチ部３５０に第２端が連結され、ゲートに第２ノードＮ２が連結される第１電流パストランジスタＫＭＮ１及び第２ノードＮ２に第１端が連結され、スイッチ部３５０に第２端が連結され、ゲートに第１ノードＮ１が連結される第２電流パストランジスタＫＭＮ２をさらに備えることができる。
センシング部３２０は、選択された第１信号対ＩＮＨ１，ＩＮＬ１または第２信号対ＩＮＨ２，ＩＮＬ２のうち何れか一方の電圧レベルを検知する。センシング部３２０は、第３ラッチトランジスタＬＭＮ３の第２端に第１端が連結され、ゲートに第１信号ＩＮＨ１が連結される第１センストランジスタＭＮ１、第６ラッチトランジスタＬＭＮ６の第２端に第１端が連結され、ゲートに第１反転信号ＩＮＬ１が連結される第１反転センストランジスタＩＭＮ１、第４ラッチトランジスタＬＭＮ４の第２端に第１端が連結され、ゲートに第２信号ＩＮＨ２が連結される第２センストランジスタＭＮ２及び第５ラッチトランジスタＬＭＮ５の第２端に第１端が連結され、ゲートに第１反転信号ＩＮＬ１が連結される第２反転センストランジスタＩＭＮ２を備える。
選択部３１０は、選択信号ＳＥＬ及び反転選択信号ＩＳＥＬに応答して第１信号ＩＮＨ１と第１反転信号ＩＮＬ１とを備える第１信号対ＩＮＨ１，ＩＮＬ１及び第２信号ＩＮＨ２と第２反転信号ＩＮＬ２とを備える第２信号対ＩＮＨ２，ＩＮＬ２のうち何れか一方を選択する。
さらに説明すれば、選択部３１０は、第１センストランジスタＭＮ１の第２端と第１反転センストランジスタＩＭＮ１の第２端とに共通に第１端が連結され、ゲートに選択信号ＳＥＬが連結され、第２端が第３ノードＮ３に連結される第１選択トランジスタＳＭＮ１及び第２センストランジスタＭＮ２の第２端と第２反転センストランジスタＩＭＮ２の第２端とに共通に第１端が連結され、ゲートに反転選択信号ＩＳＥＬが連結され、第２端が第３ノードＮ３に連結される第２選択トランジスタＳＭＮ２を備える。
出力部３４０は、第１及び第２ノードＮ１，Ｎ２のレベルを反転させて対応する第１及び第２出力信号ＯＵＴＨ，ＯＵＴＬを発生する。スイッチ部３５０は、クロック信号ＣＬＫに応答して選択部３１０の動作を制御する。
スイッチ部３５０は、第３ノードＮ３に第１端が連結され、クロック信号ＣＬＫがゲートに連結され、接地電圧ＶＳＳに第２端が連結されるスイッチトランジスタＳＷＭＮである。
以下、図３を参照して本発明の実施例によるセンスアンプ回路の動作を詳細に説明する。
図３のセンスアンプ回路３００は、図１のセンスアンプ回路１００とは異なって２対の差動信号を受信する。すなわち、第１信号ＩＮＨ１と第１反転信号ＩＮＬ１、及び第２信号ＩＮＨ２と第２反転信号ＩＮＬ２である。本発明は、２対の差動信号のうち１対を選択すると同時に選択された１対の差動信号を増幅するので、センスアンプ回路３００の後端に負担を与えない。
クロック信号ＣＬＫがローレベルである場合、ラッチ部３３０の第１及び第２プリチャージトランジスタＰＭＰ１，ＰＭＰ２はターンオンされ、第１及び第２ノードＮ１，Ｎ２はプリチャージされる。第３ないし第６ラッチトランジスタＬＭＮ３，ＬＭＮ４，ＬＭＮ５，ＬＭＮ６は何れもターンオンされる。
クロック信号ＣＬＫがハイレベルに遷移されれば、スイッチ部３５０のスイッチトランジスタＳＷＭＮがターンオンされる。選択部３１０は、選択信号ＳＥＬ及び反転選択信号ＩＳＥＬに応答して第１信号ＩＮＨ１と第１反転信号ＩＮＬ１とを備える第１信号対ＩＮＨ１，ＩＮＬ１及び第２信号ＩＮＨ２と第２反転信号ＩＮＬ２とを備える第２信号対ＩＮＨ２，ＩＮＬ２のうち何れか一方を選択する。
選択信号ＳＥＬがハイレベルを有し、反転選択信号ＩＳＥＬはローレベルを有すると仮定する。これにより、第１選択トランジスタＳＭＮ１はターンオンされ、選択トランジスタＳＭＮ２はターンオフされる。
第１選択トランジスタＳＭＮ１がターンオンされれば、センシング部３２０の第１センストランジスタＭＮ１及び第１反転センストランジスタＩＭＮ１は動作し、第２センストランジスタＭＮ２及び第２反転センストランジスタＩＭＮ２は動作しない。したがって、第１センストランジスタＭＮ１及び第１反転センストランジスタＩＭＮ１のゲートに入力される第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１が検知され、第２信号ＩＮＨ２及び第２反転信号ＩＮＬ２は検知されない。
第１信号ＩＮＨ１の電圧レベルが第１反転信号ＩＮＬ１の電圧レベルよりさらに高いと仮定する。第３ないし第６ラッチトランジスタＬＭＮ３，ＬＭＮ４，ＬＭＮ５，ＬＭＮ６は、何れもターンオンされているが、第２センストランジスタＭＮ２及び第２反転センストランジスタＩＭＮ２が動作しないので、第４ラッチトランジスタＬＭＮ４及び第５ラッチトランジスタＬＭＮ５も動作しない。
第１信号ＩＮＨ１の電圧レベルが第１反転信号ＩＮＬ１の電圧レベルよりさらに高いので、第１センストランジスタＭＮ１が第１反転センストランジスタＩＭＮ１よりさらに多くターンオンされる。これにより、第１ノードＮ１の電圧レベルが第２ノードＮ２の電圧レベルより低くなる。
出力部３４０は、インバータＩ１，Ｉ２を利用して第１ノードＮ１及び第２ノードＮ２の電圧レベルを反転させて対応する第１出力信号ＯＵＴＨ及び第２出力信号ＯＵＴＬを出力する。第１出力信号ＯＵＴＨの電圧レベルが第２出力信号ＯＵＴＬの電圧レベルよりさらに高い。結局、第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１は各々、第１出力信号ＯＵＴＨ及び第２出力信号ＯＵＴＬとして増幅されて出力される。
一方、選択信号ＳＥＬがローレベルを有し、反転選択信号ＩＳＥＬはハイレベルを有すると仮定すれば、第２センストランジスタＭＮ２と第２反転センストランジスタＩＭＮ２とが動作するので、第２信号ＩＮＨ２及び第２反転信号ＩＮＬ２が増幅されて出力される。
図３のセンスアンプ回路３００の構造によって、２対の差動信号が入力されてもセンスアンプ回路の次の端に負担を与えないこともある。
図４は、図３のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。
図４のセンスアンプ回路４００は、選択部４１０の構造だけが図３のセンスアンプ回路３００の選択部３１０の構造と異なる。
選択部４１０は、第１センストランジスタＭＮ１の第２端に第１端が連結され、選択信号ＳＥＬがゲートに連結され、第２端が第３ノードＮ３に連結される第１選択トランジスタＳＭＮ１、第１反転センストランジスタＩＭＮ１の第２端に第１端が連結され、選択信号ＳＥＬがゲートに連結され、第２端が第３ノードＮ３に連結される第１反転選択トランジスタＩＳＭＮ１、第２センストランジスタＭＮ２の第２端に第１端が連結され、反転選択信号ＩＳＥＬがゲートに連結され、第２端が第３ノードに連結される第２選択トランジスタＳＭＮ２及び第２反転センストランジスタＩＭＮ２の第２端に第１端が連結され、反転選択信号ＩＳＥＬがゲートに連結され、第２端が第３ノードＮ３に連結される第２反転選択トランジスタＩＳＭＮ２を備える。
図３の選択部３１０の第１選択トランジスタＳＭＮ１は、第１センストランジスタＭＮ１及び第１反転センストランジスタＩＭＮ１に共通に連結され、第１センストランジスタＭＮ１と第１反転センストランジスタＩＭＮ１とを制御する。
図４の選択部４１０の第１センストランジスタＭＮ１は、第１選択トランジスタＳＭＮ１で制御し、第１反転センストランジスタＩＭＮ１は第１反転選択トランジスタＩＳＭＮ１で制御する。同様に、第２センストランジスタＭＮ２は第２選択トランジスタＳＭＮ２で制御し、第２反転センストランジスタＩＭＮ２は第２反転選択トランジスタＩＳＭＮ２で制御する。
図４の選択部４１０は、当業者なら、図３の選択部３１０と同じ機能をするということが自明なので、ここでは詳細な説明は省略する。
第１及び第２プリチャージトランジスタＰＭＰ１，ＰＭＰ２、第１及び第２ラッチトランジスタＬＭＰ１，ＬＭＰ２は、ＰＭＯＳトランジスタであり、第３ないし第６ラッチトランジスタＬＭＮ３，ＬＭＮ４，ＬＭＮ５，ＬＭＮ６、第１及び第２センストランジスタＭＮ１，ＭＮ２、第１及び第２反転センストランジスタＩＭＮ１，ＩＭＮ２、第１及び第２選択トランジスタＳＭＮ１，ＳＭＮ２、第１及び第２反転選択トランジスタＩＳＭＮ１，ＩＳＭＮ２、スイッチトランジスタＳＷＭＮは、ＮＭＯＳトランジスタであることを特徴とする。
しかし、当業者なら、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに転換してセンスアンプ回路を構成できることは自明である。
図５は、図３のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。
図５のセンスアンプ回路５００は、スイッチ部５５０の構造だけが図４のセンスアンプ回路４００のスイッチ部４５０の構造と異なる。
図５を参照すれば、図４のスイッチ部４５０とは異なって、選択部５１０のそれぞれの選択トランジスタＳＭＮ１，ＳＭＮ２，ＩＳＭＮ１，ＩＳＭＮ２にスイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２，ＳＷＭＮ３，ＳＷＭＮ４が各々連結されている。
図５のスイッチ部５５０の機能は、当業者なら、図４のスイッチ部４５０の機能と同じであることが自明なので、ここでは詳細な説明は省略する。
図６は、本発明の他の実施例によるセンスアンプ回路を示す回路図である。
図６を参照すれば、本発明の他の実施例によるセンスアンプ回路６００は、選択部６１０、センシング部６２０、ラッチ部６３０及び出力部６４０を備えることを特徴とする。
ラッチ部６３０は、クロック信号ＣＬＫの第２レベルに応答して第１及び第２ノードＮ１，Ｎ２をプリチャージし、センシング部６２０のセンシング結果に応答して第１及び第２ノードＮ１，Ｎ２の電圧レベルを制御する。
ラッチ部６３０の具体的な構成は、図３のセンスアンプ回路３００のラッチ部３３０と同じであるので、ここでは詳細な説明を省略する。
センシング部６２０は、前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知する。センシング部６２０の構成も図３のセンスアンプ回路３００のセンシング部３２０と同一であるので、ここでは詳細な説明は省略する。
選択部６１０は、クロック信号ＣＬＫの第１レベル、選択信号ＳＥＬ及び反転選択信号ＩＳＥＬに応答して第１信号ＩＮＨ１と第１反転信号ＩＮＬ１とを備える第１信号対及び第２信号ＩＮＨ２と第２反転信号ＩＮＬ２とを備える第２信号対のうち何れか一方を選択する。
さらに説明すれば、選択部６１０は、第１センストランジスタＭＮ１の第２端及び第１反転センストランジスタＩＭＮ１の第２端に共通に第１端が連結され、ゲートにクロック信号ＣＬＫが連結される第１スイッチトランジスタＳＷＭＮ１、第２センストランジスタＭＮ２の第２端及び第２反転センストランジスタＩＭＮ２の第２端に共通に第１端が連結され、ゲートにクロック信号ＣＬＫが連結される第２スイッチトランジスタＳＷＭＮ２、第１スイッチトランジスタＳＷＭＮ１の第２端に第１端が連結され、ゲートに選択信号ＳＥＬが連結され、第２端が接地電圧ＶＳＳに連結される第１選択トランジスタＳＭＮ１及び第２スイッチトランジスタＳＷＭＮ２の第２端に第１端が連結され、ゲートに反転選択信号ＩＳＥＬが連結され、第２端が接地電圧ＶＳＳに連結される第２選択トランジスタＳＭＮ２を備える。
出力部は、第１及び第２ノードＮ１，Ｎ２のレベルを反転させ、対応する第１及び第２出力信号ＯＵＴＨ，ＯＵＴＬを発生する。
以下、図６を参照して本発明の他の実施例によるセンスアンプ回路の動作を詳細に説明する。
図６のセンスアンプ回路６００は、スイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２及び選択トランジスタＳＭＮ１，ＳＭＮ２の位置が図３のセンスアンプ回路３００と異なっている。すなわち、図３のセンスアンプ回路３００は、第１及び第２選択トランジスタＳＭＮ１，ＳＭＮ２がセンシング部３２０と直接連結されており、スイッチトランジスタＳＷＭＮが選択部３１０と接地電圧ＶＳＳとの間に連結されている。
しかし、図６のセンスアンプ回路６００は、第１及び第２スイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２がセンシング部６２０と直接連結されており、第１及び第２選択トランジスタＳＭＮ１，ＳＭＮ２が接地電圧ＶＳＳと連結されている。
クロック信号ＣＬＫがローレベルである場合、ラッチ部６３０は、第１及び第２ノードＮ１，Ｎ２をプリチャージする。クロック信号ＣＬＫがハイレベルに遷移されれば、第１及び第２スイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２がターンオンされる。ここで、説明の便宜上、クロック信号ＣＬＫのハイレベルを第１レベルといい、ローレベルを第２レベルという。
第１及び第２スイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２がターンオンされた状態で選択信号ＳＥＬがハイレベルに、反転選択信号ＩＳＥＬがローレベルに入力されると仮定する。これにより、第１選択トランジスタＳＭＮ１はターンオンされ、第２選択トランジスタＳＭＮ２はターンオフされる。
第２スイッチトランジスタＳＷＭＮ２がターンオンされても第２選択トランジスタＳＭＮ２がターンオフされるので、第２信号ＩＮＨ２及び第２反転信号ＩＮＬ２が印加される第２センストランジスタＭＮ２及び第２反転センストランジスタＩＭＮ２は動作せず、第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１が印加される第１センストランジスタＭＮ１及び第１反転センストランジスタＩＭＮ１は動作する。
第１信号ＩＮＨ１の電圧レベルが第１反転信号ＩＮＬ１の電圧レベルよりさらに高いと仮定する。第３ないし第６ラッチトランジスタＬＭＮ３，ＬＭＮ４，ＬＭＮ５，ＬＭＮ６は何れもターンオンされているが、第２センストランジスタＭＮ２及び第２反転センストランジスタＩＭＮ２が動作しないので、第４ラッチトランジスタＬＭＮ４及び第５ラッチトランジスタＬＭＮ５も動作しない。
第１信号ＩＮＨ１の電圧レベルが第１反転信号ＩＮＬ１の電圧レベルよりさらに高いので、第１センストランジスタＭＮ１が第１反転センストランジスタＩＭＮ１より多くターンオンされる。これにより、第１ノードＮ１の電圧レベルが第２ノードＮ２の電圧レベルより低くなる。
出力部６４０は、インバータＩ１，Ｉ２を利用して第１ノードＮ１及び第２ノードＮ２の電圧レベルを反転させ、対応する第１出力信号ＯＵＴＨ及び第２出力信号ＯＵＴＬを出力する。第１出力信号ＯＵＴＨの電圧レベルは第２出力信号ＯＵＴＬの電圧レベルよりさらに高い。結局、第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１は各々、第１出力信号ＯＵＴＨ及び第２出力信号ＯＵＴＬとして増幅されて出力される。
一方、選択信号ＳＥＬがローレベルを有し、反転選択信号ＩＳＥＬはハイレベルを有すると仮定すれば、第２センストランジスタＭＮ２及び第２反転センストランジスタＩＭＮ２が動作するので、第２信号ＩＮＨ２及び第２反転信号ＩＮＬ２が増幅されて出力される。
図６のセンスアンプ回路６００の構造によって、２対の差動信号が入力されてもセンスアンプ回路の次の端に負担を与えないことが理解できよう。
図７は、図６のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。
図７を参照すれば、スイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２，ＩＳＷＭＮ１，ＩＳＷＭＮ２が各々対応するセンストランジスタＭＮ１，ＭＮ２及び反転センストランジスタＩＭＮ１，ＩＭＮ２に連結されている。
図７の選択部７１０の機能は、当業者なら、図６の選択部６１０の機能と同じであることが自明なので、ここでは詳細な説明は省略する。
図８は、図６のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。
図８を参照すれば、図８の選択部８１０は、図７の選択部７１０のスイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２，ＩＳＷＭＮ１，ＩＳＷＭＮ２と同じスイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２，ＩＳＷＭＮ１，ＩＳＷＭＮ２構造を有し、選択トランジスタＳＭＮ１，ＩＳＭＮ１，ＳＭＮ２，ＩＳＭＮ２が対応するスイッチトランジスタＳＷＭＮ１，ＳＷＭＮ２，ＩＳＷＭＮ１，ＩＳＷＭＮ２に各々連結されている。
当業者なら、図６の選択トランジスタＳＭＮ１，ＳＭＮ２の構造と図８の選択トランジスタＳＭＮ１，ＩＳＭＮ１，ＳＭＮ２，ＩＳＭＮ２の構造とが同じ機能をすることが自明なので、ここでは詳細な説明は省略する。
図９は、本発明の他の実施例によるビット比較回路を示す回路図である。
図９を参照すれば、本発明の他の実施例によるビット比較回路９００は、ＲＡＭセル部９０５、選択部９１０、センシング部９２０、ラッチ部９３０及び出力部９４０を備えることを特徴とする。
ＲＡＭセル部９０５は、制御信号ＣＳに応答してデータライン対からデータＤＡＴＡ及びデータＤＡＴＡと反対のレベルを有する反転データＩＮＤＡＴＡを受信して保存し、選択信号ＳＥＬ及び反転選択信号ＩＳＥＬを発生する。
さらに説明すれば、ＲＡＭセル部９０５は、インバータの出力が他側インバータの入力に連結される第１及び第２インバータＩＤ１，ＩＤ２を備えるデータ保持部９０６、制御信号ＣＳに応答してデータライン対のうち一つからデータＤＡＴＡを第１インバータＩＤ１の入力端に伝送する第１制御トランジスタＣＭＮ１及び制御信号ＣＳに応答してデータライン対のうち他の一つから反転データＩＮＤＡＴＡを前記第２インバータＩＤ２の入力端に伝送する第２制御トランジスタＣＭＮ２を備える。データライン対は、ビットライン対ＢＬ，ＢＬＢであることを特徴とする。
選択部９１０は、クロック信号ＣＬＫの第１レベル、選択信号ＳＥＬ及び反転選択信号ＩＳＥＬに応答して第１信号ＩＮＨ１と第１反転信号ＩＮＬ１とを備える第１信号対及び第２信号ＩＮＨ２と第２反転信号ＩＮＬ２とを備える第２信号対のうち何れか一方を選択する。
ここで、データＤＡＴＡは、選択信号ＳＥＬと同じ信号であり、反転データＩＮＤＡＴＡは反転選択信号ＩＳＥＬと同じ信号である。また、第１信号ＩＮＨ１と第２反転信号ＩＮＬ２とは同じ信号であり、第２信号ＩＮＨ２と第１反転信号ＩＮＬ１とは同じ信号である。第１信号ＩＮＨ１と第１反転信号ＩＮＬ１とは相互反対のレベルを有し、ビット比較回路９００に入力されるアドレスデータであることを特徴とする。
センシング部９２０は、選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知する。センシング部９２０は、クロック信号ＣＬＫ及び選択信号ＳＥＬが第１レベルである場合、第１信号ＩＮＨ１がゲートに印加される第１センストランジスタＭＮ１及び第１反転信号ＩＮＬ１がゲートに印加される第１反転センストランジスタＩＭＮ１がターンオンされ、第１センストランジスタＭＮ１及び第１反転センストランジスタＩＭＮ１のソースが共通に連結される。
またクロック信号ＣＬＫ及び反転選択信号ＩＳＥＬが第１レベルである場合、第２信号ＩＮＨ２がゲートに印加される第２センストランジスタＭＮ２及び第２反転信号ＩＮＬ２がゲートに印加される第２反転センストランジスタＩＭＮ２がターンオンされ、第２センストランジスタＭＮ２及び第２反転センストランジスタＩＭＮ２のソースが共通に連結される。
ラッチ部９３０は、クロック信号ＣＬＫの第２レベルに応答して第１及び第２ノードＮ１，Ｎ２をプリチャージし、センシング部９２０のセンシング結果に応答して第１及び第２ノードＮ１，Ｎ２の電圧レベルを制御する。
出力部９４０は、第１及び第２ノードＮ１，Ｎ２のレベルを反転させて対応する第１及び第２出力信号ＯＵＴＨ，ＯＵＴＬを発生し、第２出力信号ＯＵＴＬのレベルを利用してデータＤＡＴＡ及び反転データＩＮＤＡＴＡと第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１とが一致するか否かを判断する。
以下、図９を参照して本発明の実施例によるビット比較回路の動作を詳細に説明する。
図２に示すように、一般的なビット比較回路２００は、入力されるアドレスデータがセンスアンプ回路２１０及びドライバ２２０を介して増幅されなければならず、また比較段階を経てマッチ信号が発生する。したがって、アドレスデータが入力された後でマッチ信号が出力されるまで長時間を必要とする。
このような問題を解決するために図９のビット比較回路９００は、図２のセンスアンプ回路２１０の代わりに本発明のセンスアンプ回路を利用する。そして、本発明のセンスアンプ回路は、ビット比較回路９００の一部分を形成する。
ビット比較回路９００に入力されるアドレスデータをセンスアンプ回路に入力される第１信号対として入力する。そして、第２信号対は、第１信号対を反転させたものとして構成されており、センスアンプ回路に入力する。これにより、ビット比較回路９００がアドレスデータと内部に保存されたデータとを比較して増幅する時間を短縮することができる。したがって、ビット比較回路を備えるキャッシュメモリが高速動作しうる。
図９のビット比較回路９００の動作を説明する。まずＲＡＭセル部９０５は、ビットライン対ＢＬ，ＢＬＢから第１及び第２制御トランジスタＣＭＮ１，ＣＭＮ２を介してデータＤＡＴＡ及び反転データＩＮＤＡＴＡを受信してデータ保持部９０６に保存する。データＤＡＴＡ及び反転データＩＮＤＡＴＡは、第１及び第２制御トランジスタＣＭＮ１，ＣＭＮ２が制御信号ＣＳに応答してターンオンされれば、データ保持部９０６に印加される。制御信号ＣＳは、ワードラインＷＤによって制御される。
選択部９１０、センシング部９２０、ラッチ部９３０及び出力部９４０は、図６のセンスアンプ回路６００の構成と同じである。すなわち、図９のビット比較回路９００は、図６のセンスアンプ回路６００とＲＡＭセル部９０５とを結合したものである。
データＤＡＴＡがローレベルであり、反転データＩＮＤＡＴＡがハイレベルであると仮定する。データＤＡＴＡが選択信号ＳＥＬとして第１選択トランジスタＳＭＮ１に印加され、反転データＩＮＤＡＴＡが反転選択信号ＩＳＥＬとして第２選択トランジスタＳＭＮ２に印加される。
クロック信号ＣＬＫがハイレベルである場合、第２選択トランジスタＳＭＮ２がターンオンされるので、第２信号ＩＮＨ２がゲートに印加される第２センストランジスタＭＮ２及び第２反転信号ＩＮＬ２がゲートに印加される第２反転センストランジスタＩＭＮ２がターンオンされる。
第１信号ＩＮＨ１の電圧レベルが第１反転信号ＩＮＬ１の電圧レベルよりさらに高いと仮定する。第２反転信号ＩＮＬ２が第１信号ＩＮＨ１と同じであるので、第２反転センストランジスタＩＭＮ２が第２センストランジスタＭＮ２よりさらに多くターンオンされる。
これにより、第２ノードＮ２の電圧レベルが第１ノードＮ１の電圧レベルよりさらに低くなる。そして、出力部９４０は、第２出力信号ＯＵＴＬの電圧レベルを第１出力信号ＯＵＴＨの電圧レベルよりさらに高く出力する。
ビット比較回路９００の出力信号ＯＵＴＨ，ＯＵＴＬのうち第２出力信号ＯＵＴＬのレベルがハイレベルであれば、ＲＡＭセル部９０５に保存されたデータ及び反転データＩＮＤＡＴＡと、ビット比較回路９００に入力される第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１、すなわち、アドレスデータとのレベルが異なるということを表わす。
一方、第２出力信号ＯＵＴＬのレベルがローレベルであれば、ＲＡＭセル部９０５に保存されたデータ及び反転データＩＮＤＡＴＡと、ビット比較回路９００に入力される第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１、すなわち、アドレスデータとのレベルが同じであるということを表わす。
前述した例で、第２出力信号ＯＵＴＬのレベルがハイレベルであるので、ビット比較回路９００に入力されるアドレスデータ、すなわち第１及び第１反転信号ＩＮＨ１，ＩＮＬ１とデータ保持部９０６に保存されたデータＤＡＴＡ及び反転データＩＮＤＡＴＡとが相互不一致することが分かる。
このように、図９のビット比較回路９００は、本発明のセンスアンプ回路を備えることによって、従来のビット比較回路２００よりアドレスデータと保存されたデータとを比較する時間が非常に短縮されうる。
図９のビット比較回路９００は、ＲＡＭセル部９０５と図６のセンスアンプ回路６００とを結合したものであるが、当業者なら、ＲＡＭセル部９０５と図７のセンスアンプ回路７００や図８のセンスアンプ回路８００が結合されうることが容易に理解できる。
図１０は、図９のビット比較回路の構造を変更したビット比較回路を示す回路図である。
図１０のビット比較回路１０００は、ＲＡＭセル部と図３のセンスアンプ回路３００とを結合したものであり、当業者なら、比較回路１０００の動作は、図９のビット比較回路９００の動作と同じであることが自明である。したがって、ここでは動作の詳細な説明は省略する。
また、図１０のビット比較回路１０００は、ＲＡＭセル部と図３のセンスアンプ回路３００とを結合したものであるが、当業者なら、ＲＡＭセル部と図４のセンスアンプ回路４００や図５のセンスアンプ回路５００が結合されうることが容易に理解できる。
図１１は、図９及び図１０のビット比較回路を説明するブロック図である。
図９及び図１０のビット比較回路９００，１０００は、ＲＡＭセル部１１１０とセンスアンプ回路１１２０との結合でなるということを説明している。ＲＡＭセル部１１１０は、ワードラインＷＤによって制御される制御信号に応答してビットライン対からデータＤＡＴＡ及び反転データＩＮＤＡＴＡを受信して保存し、データＤＡＴＡ及び反転データＩＮＤＡＴＡを選択信号ＳＥＬ及び反転選択信号ＩＳＥＬとして出力する。
センスアンプ回路１１２０は、第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１、第１信号を反転させた第２反転信号ＩＮＬ２、第１反転信号ＩＮＬ１を反転させた第２信号ＩＮＨ２を受信し、選択信号ＳＥＬに応答して第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１を選択するか、または第２信号ＩＮＨ２及び第２反転信号ＩＮＬ２を選択する。
そして、選択された信号の電圧レベルとＲＡＭセル部１１１０に保存されたデータＤＡＴＡ及び反転データＩＮＤＡＴＡの電圧レベルとを比較して第１及び第２出力信号ＯＵＴＨ，ＯＵＴＬを出力する。第２出力信号ＯＵＴＬの電圧レベルによってＲＡＭセル部１１１０に保存されたデータＤＡＴＡ及び反転データＩＮＤＡＴＡとビット比較回路１１００に入力されるアドレスデータ、すなわち、第１信号ＩＮＨ１及び第１反転信号ＩＮＬ１とが一致するか否かを判断する。
センスアンプ回路１１２０には、図３ないし図８に示された本発明によるセンスアンプ回路３００，４００，５００，６００，７００，８００を利用することができる。
以上、図面及び明細書で最適の実施例が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の保護範囲は、特許請求の範囲の技術的思想によって定められなければならない。
本発明はセンスアンプ回路に係り、データを保存するためのメモリ回路に利用できる。
一般的なセンスアンプ回路を示す回路図である。 一般的なビット比較回路を示す回路図である。 本発明の実施例によるセンスアンプ回路を示す回路図である。 図３のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。 図３のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。 本発明の他の実施例によるセンスアンプ回路を示す回路図である。 図６のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。 図６のセンスアンプ回路の構造を変更したセンスアンプ回路を示す回路図である。 本発明の他の実施例によるビット比較回路を示す回路図である。 図９のビット比較回路の構造を変更したビット比較回路を示す回路図である。 図９及び図１０のビット比較回路を説明するブロック図である。
符号の説明
３００ センスアンプ回路
３１０ 選択部
３２０ センシング部
３３０ ラッチ部
３４０ 出力部
３５０ スイッチ部
ＯＵＴＨ，ＯＵＴＬ 第１及び第２出力信号
ＶＤＤ 電源電圧
Ｉ１，Ｉ２ インバータ
ＰＭＰ１，ＰＭＰ２ 第１及び第２プリチャージトランジスタ
ＬＭＰ１，ＬＭＰ２ 第１及び第２ラッチトランジスタ
Ｎ１，Ｎ２，Ｎ３ 第１，第２及び第３ノード
ＬＭＮ３，ＬＭＮ４，ＬＭＮ５，ＬＭＮ６ 第３、第４、第５及び第６ラッチトランジスタ
ＫＭＮ１，ＫＭＮ２ 第１及び第２電流パストランジスタ
ＩＮＨ１，ＩＮＨ２ 第１及び第２信号
ＩＮＬ１，ＩＮＬ２ 第１及び第２反転信号
ＩＭＮ１，ＩＭＮ２ 第１及び第２反転センストランジスタ
ＭＮ１，ＭＮ２ 第１及び第２センストランジスタ
ＳＭＮ１，ＳＭＮ２ 第１及び第２選択トランジスタ
ＳＥＬ 選択信号
ＩＳＥＬ 反転選択信号
ＣＬＫ クロック信号
ＶＳＳ 接地電圧
ＳＷＭＮ スイッチトランジスタ

Claims (19)

  1. 選択信号及び反転選択信号に応答して第１信号と第１反転信号とを備える第１信号対及び第２信号と第２反転信号とを備える第２信号対のうち何れか一方を選択する選択部と、
    前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知するセンシング部と、
    クロック信号の第１レベルに応答して第１及び第２ノードをプリチャージし、前記センシング部の検知結果に応答して前記第１及び第２ノードの電圧レベルを制御するラッチ部と、
    前記第１及び第２ノードのレベルを反転させて対応する第１及び第２出力信号を発生する出力部と、
    前記選択部に連結され、前記クロック信号の第２レベルに応答して前記選択部を活性化させるよう制御するスイッチ部と、を備え、
    前記ラッチ部は、
    電源電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートに前記クロック信号が連結される第１プリチャージトランジスタと、
    前記電源電圧に第１端が連結され、前記第２ノードに第２端が連結され、ゲートに前記クロック信号が連結される第２プリチャージトランジスタと、
    前記電源電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートに前記第２ノードが連結される第１ラッチトランジスタと、
    前記電源電圧に第１端が連結され、前記第２ノードに第２端が連結され、ゲートに前記第１ノードが連結される第２ラッチトランジスタと、
    前記第１ノードに第１端が共通に連結され、それぞれのゲートに第２ノードが各々連結される第３及び第４ラッチトランジスタと、
    前記第２ノードに第１端が共通に連結され、それぞれのゲートに第１ノードが各々連結される第５及び第６ラッチトランジスタと、を備えることを特徴とするセンスアンプ回路。
  2. 前記ラッチ部は、
    前記第１ノードに第１端が連結され、前記スイッチ部に第２端が連結され、ゲートに前記第２ノードが連結される第１電流パストランジスタと、
    前記第２ノードに第１端が連結され、前記スイッチ部に第２端が連結され、ゲートに前記第１ノードが連結される第２電流パストランジスタと、をさらに備えることを特徴とする請求項１に記載のセンスアンプ回路。
  3. 前記センシング部は、
    前記第３ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１信号が連結される第１センストランジスタと、
    前記第６ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１反転信号が連結される第１反転センストランジスタと、
    前記第４ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第２信号が連結される第２センストランジスタと、
    前記第５ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第２反転信号が連結される第２反転センストランジスタと、を備えることを特徴とする請求項１に記載のセンスアンプ回路。
  4. 前記選択部は、
    前記第１センストランジスタの第２端と前記第１反転センストランジスタの第２端とに共通に第１端が連結され、ゲートに前記選択信号が連結され、第２端が第３ノードに連結される第１選択トランジスタと、
    前記第２センストランジスタの第２端と前記第２反転センストランジスタの第２端とに共通に第１端が連結され、ゲートに前記反転選択信号が連結され、第２端が前記第３ノードに連結される第２選択トランジスタと、を備えることを特徴とする請求項３に記載のセンスアンプ回路。
  5. 前記選択部は、
    前記第１センストランジスタの第２端に第１端が連結され、前記選択信号がゲートに連結され、第２端が第３ノードに連結される第１選択トランジスタと、
    前記第１反転センストランジスタの第２端に第１端が連結され、前記選択信号がゲートに連結され、第２端が第３ノードに連結される第１反転選択トランジスタと、
    前記第２センストランジスタの第２端に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が第３ノードに連結される第２選択トランジスタと、
    前記第２反転センストランジスタの第２端に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が第３ノードに連結される第２反転選択トランジスタと、を備えることを特徴とする請求項３に記載のセンスアンプ回路。
  6. 前記スイッチ部は、
    前記第３ノードに第１端が連結され、前記クロック信号がゲートに連結され、接地電圧に第２端が連結されるスイッチトランジスタであることを特徴とする請求項４または５に記載のセンスアンプ回路。
  7. 前記第１及び第２プリチャージトランジスタ、第１及び第２ラッチトランジスタは、ＰＭＯＳトランジスタであり、
    前記第３ないし第６ラッチトランジスタ、前記第１及び第２センストランジスタ、前記第１及び第２反転センストランジスタ、前記第１及び第２選択トランジスタ、前記第１及び第２反転選択トランジスタ、前記スイッチトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項６に記載のセンスアンプ回路。
  8. クロック信号の第１レベル、選択信号及び反転選択信号に応答して第１信号と第１反転信号とを備える第１信号対及び第２信号と第２反転信号とを備える第２信号対のうち何れか一つを選択する選択部と、
    前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知するセンシング部と、
    前記クロック信号の第２レベルに応答して第１及び第２ノードをプリチャージさせ、前記センシング部の検知結果に応答して前記第１及び第２ノードの電圧レベルを制御するラッチ部と、
    前記第１及び第２ノードのレベルを反転させて対応する第１及び第２出力信号を発生する出力部と、を備え、
    前記ラッチ部は、
    電源電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートに前記クロック信号が連結される第１プリチャージトランジスタと、
    前記電源電圧に第１端が連結され、前記第２ノードに第２端が連結され、ゲートに前記クロック信号が連結される第２プリチャージトランジスタと、
    前記電源電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートに前記第２ノードが連結される第１ラッチトランジスタと、
    前記電源電圧に第１端が連結され、前記第２ノードに第２端が連結され、ゲートに前記第１ノードが連結される第２ラッチトランジスタと、
    前記第１ノードに第１端が共通に連結され、それぞれのゲートに第２ノードが各々連結される第３及び第４ラッチトランジスタと、
    前記第２ノードに第１端が共通に連結され、それぞれのゲートに第１ノードが各々連結される第５及び第６ラッチトランジスタと、を備えることを特徴とするセンスアンプ回路。
  9. 前記センシング部は、
    前記第３ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１信号が連結される第１センストランジスタと、
    前記第６ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第１反転信号が連結される第１反転センストランジスタと、
    前記第４ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第２信号が連結される第２センストランジスタと、
    前記第５ラッチトランジスタの第２端に第１端が連結され、ゲートに前記第２反転信号が連結される第２反転センストランジスタと、を備えることを特徴とする請求項８に記載のセンスアンプ回路。
  10. 前記選択部は、
    前記第１センストランジスタの第２端と前記第１反転センストランジスタの第２端とに共通に第１端が連結され、ゲートに前記クロック信号が連結される第１スイッチトランジスタと、
    前記第２センストランジスタの第２端と前記第２反転センストランジスタの第２端とに共通に第１端が連結され、ゲートに前記クロック信号が連結される第２スイッチトランジスタと、
    前記第１スイッチトランジスタの第２端に第１端が連結され、ゲートに前記選択信号が連結され、第２端が接地電圧に連結される第１選択トランジスタと、
    前記第２スイッチトランジスタの第２端に第１端が連結され、ゲートに前記反転選択信号が連結され、第２端が前記接地電圧に連結される第２選択トランジスタと、を備えることを特徴とする請求項９に記載のセンスアンプ回路。
  11. 前記選択部は、
    前記第１センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第１スイッチトランジスタと、
    前記第１反転センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第１反転スイッチトランジスタと、
    前記第２センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第２スイッチトランジスタと、
    前記第２反転センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第２反転スイッチトランジスタと、
    前記第１スイッチトランジスタ及び前記第１反転スイッチトランジスタの第２端に共通に第１端が連結され、前記選択信号がゲートに連結され、第２端が接地電圧に連結される第１選択トランジスタと、
    前記第２スイッチトランジスタ及び前記第２反転スイッチトランジスタの第２端に共通に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が前記接地電圧に連結される第２選択トランジスタと、を備えることを特徴とする請求項９に記載のセンスアンプ回路。
  12. 前記選択部は、
    前記第１センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第１スイッチトランジスタと、
    前記第１反転センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第１反転スイッチトランジスタと、
    前記第２センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第２スイッチトランジスタと、
    前記第２反転センストランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結される第２反転スイッチトランジスタと、
    前記第１スイッチトランジスタの第２端に第１端が連結され、前記選択信号がゲートに連結され、第２端が接地電圧に連結される第１選択トランジスタと、
    前記第１反転スイッチトランジスタの第２端に第１端が連結され、前記選択信号がゲートに連結され、第２端が前記接地電圧に連結される第１反転選択トランジスタと、
    前記第２スイッチトランジスタの第２端に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が前記接地電圧に連結される第２選択トランジスタと、
    前記第２反転スイッチトランジスタの第２端に第１端が連結され、前記反転選択信号がゲートに連結され、第２端が前記接地電圧に連結される第２反転選択トランジスタと、を備えることを特徴とする請求項９に記載のセンスアンプ回路。
  13. 前記第１及び第２プリチャージトランジスタ、第１及び第２ラッチトランジスタは、ＰＭＯＳトランジスタであり、
    前記第３ないし第６ラッチトランジスタ、前記第１及び第２センストランジスタ、前記第１及び第２反転センストランジスタ、前記第１及び第２選択トランジスタ、前記第１及び第２反転選択トランジスタ、前記スイッチトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１２に記載のセンスアンプ回路。
  14. 制御信号に応答してデータライン対からデータ及び前記データと反対のレベルを有する反転データを受信して保存し、選択信号及び反転選択信号を発生するＲＡＭセル部と、
    クロック信号の第１レベル、前記選択信号及び前記反転選択信号に応答して第１信号と第１反転信号とを備える第１信号対及び第２信号と第２反転信号とを備える第２信号対のうち何れか一つを選択する選択部と、
    前記選択された第１信号対または第２信号対のうち何れか一方の電圧レベルを検知するセンシング部と、
    前記クロック信号の第２レベルに応答して第１及び第２ノードをプリチャージさせ、前記センシング部の検知結果に応答して前記第１及び第２ノードの電圧レベルを制御するラッチ部と、
    前記第１及び第２ノードのレベルを反転させて対応する第１及び第２出力信号を発生し、前記第２出力信号のレベルを利用して前記データ及び反転データと前記第１信号及び前記第１反転信号とが一致するか否かを判断する出力部と、を備えることを特徴とするビット比較回路。
  15. 前記ＲＡＭセル部は、
    インバータの出力が他側インバータの入力に連結される第１及び第２インバータを備えるデータ保持部と、
    前記制御信号に応答して前記データライン対のうち何れか一つから前記データを前記第１インバータの入力端に伝送する第１制御トランジスタと、
    前記制御信号に応答して前記データライン対のうち他の一つから前記反転データを前記第２インバータの入力端に伝送する第２制御トランジスタと、を備え、
    前記データライン対は、ビットライン対であることを特徴とする請求項１４に記載のビット比較回路。
  16. 前記データは前記選択信号として用いられ、前記反転データは前記反転選択信号として用いられ、
    前記第１信号対を反転させて前記第２信号対とすることにより、
    前記第１信号は前記第２反転信号として用いられ、前記第２信号は前記第１反転信号として用いられ、
    前記第１信号と前記第１反転信号とは相互反対のレベルを有し、前記ビット比較回路に入力されるアドレスデータであることを特徴とする請求項１４に記載のビット比較回路。
  17. 前記センシング部は、
    前記クロック信号及び前記選択信号が第１レベルである場合、前記第１信号がゲートに印加される第１センストランジスタ及び前記第１反転信号がゲートに印加される第１反転センストランジスタがターンオンされ、前記第１センストランジスタ及び前記第１反転センストランジスタのソースが共通に連結され、
    前記クロック信号及び前記反転選択信号が第１レベルである場合、第２信号がゲートに印加される第２センストランジスタ及び第２反転信号がゲートに印加される第２反転センストランジスタがターンオンされ、前記第２センストランジスタ及び前記第２反転センストランジスタのソースが共通に連結されることを特徴とする請求項１４に記載のビット比較回路。
  18. 前記選択部は、
    前記第１センストランジスタ及び前記第１反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記クロック信号が連結される第１スイッチトランジスタと、
    前記第２センストランジスタ及び前記第２反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記クロック信号が連結される第２スイッチトランジスタと、
    前記第１スイッチトランジスタの第２端に第１端が連結され、ゲートに前記選択信号が連結され、接地電圧に第２端が連結される第１選択トランジスタと、
    前記第２スイッチトランジスタの第２端に第１端が連結され、ゲートに前記反転選択信号が連結され、前記接地電圧に第２端が連結される第２選択トランジスタと、を備えることを特徴とする請求項１７に記載のビット比較回路。
  19. 前記選択部は、
    前記第１センストランジスタ及び前記第１反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記選択信号が連結される第１選択トランジスタと、
    前記第２センストランジスタ及び前記第２反転センストランジスタのソースに共通に第１端が連結され、ゲートに前記反転選択信号が連結される第２選択トランジスタと、
    前記第１選択トランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結され、接地電圧に第２端が連結される第１スイッチトランジスタと、
    前記第２選択トランジスタの第２端に第１端が連結され、ゲートに前記クロック信号が連結され、前記接地電圧に第２端が連結される第２スイッチトランジスタと、を備えることを特徴とする請求項１７に記載のビット比較回路。
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