KR960001107B1 - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR960001107B1
KR960001107B1 KR1019880002731A KR880002731A KR960001107B1 KR 960001107 B1 KR960001107 B1 KR 960001107B1 KR 1019880002731 A KR1019880002731 A KR 1019880002731A KR 880002731 A KR880002731 A KR 880002731A KR 960001107 B1 KR960001107 B1 KR 960001107B1
Authority
KR
South Korea
Prior art keywords
circuit
signal
data line
memory device
precharge
Prior art date
Application number
KR1019880002731A
Other languages
English (en)
Other versions
KR880011803A (ko
Inventor
가즈오 와따나베
아끼라 유모또
Original Assignee
소니가부시끼가이샤
오오가 노리오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니가부시끼가이샤, 오오가 노리오 filed Critical 소니가부시끼가이샤
Publication of KR880011803A publication Critical patent/KR880011803A/ko
Application granted granted Critical
Publication of KR960001107B1 publication Critical patent/KR960001107B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

메모리 장치
제1도 내지 제3도는 본 발명 메모리 장치의 1개의 실시예를 설명하기 위한 것으로, 제1도는 회로도.
제2도는 메모리 장치의 배치도.
제3도는 동작을 설명하기 위한 타임챠트.
제4도는 배경기술을 설명하기 위한 메모리 장치의 배치도.
제5도는 제1의 종래 예를 도시하는 회로도.
제6a도, 6b도는 제2의 종래 예를 설명하기 위한 것으로, 제6a도는 프리챠아지 회로 회로도.
제6b도는 타임 챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 장치 2 : 메모리 셀군
21내지 28: 메모리 셀 블럭 4 : 메인 데이터 선
8 : 메모리 셀 9, 9 : 로칼 데이터 선
11 : 프리챠아지 회로 B, B : 비트선
본 발명은 메모리 장치, 특히 메모리 셀군이 복수의 메모리 셀 블록으로 분할되어, 각 메모리 셀 블록의 출력측이 메인 데이터 선에 접속된 메모리 장치에 관한 것이다.
본 발명은, 메모리 셀군이 복수의 메모리 셀 블록의 출력이 메인 데이터 선에 접속된 메모리 장치에 있어서, 회로 구성을 쓸데 없이 복잡화하는 일이 없고, 독출 속도를 보다 유효하게 빨리하기 때문에, 이퀼라이즈 신호와 동기하여 메인 데이터 선의 고 레벨과 저 레벨의 중간 레벨의 전압을 출력하는 프리챠아지 회로의 출력측을 그 메인 데이터 선에 병렬로 접속한 것이다.
대용량의 스태틱 RAM, 예를들면 256비티의 RAM은 512, 행 512열의 구성을 취하는 것이 많았다. 그러나, 고속성을 보다 높이기 위해서는 비트선을 짧게 할 필요가 있는 관점에서 행을 256행으로 하여, 열을 1024열로 하는 것과 같이 열의 수를 많게 하는 경향이 있다. 그런데, 열이 수를 많게 하면 1개의 워드선에 의해 선택되는 메모리 셀의 수가 증가하므로서 소비 전류가 커진다. 거기에서, 1개의 워드선으로 선택하는 메모리 셀의 수를 감소시키는 경향이 나타나고 있다.
제4도는 그와같은 스태틱 RAM의 일예 1a를 도시하는 전개도이다.
(2)는 메모리 셀 군으로 256×1024 열의 메모리 셀로 형성된다. 이 메모리 셀군(2)은 보수 예를들면 8개(16개 혹은 4개라도 좋고, 8개로 한정되지 않는다)의 메모리 셀 블록(21), 내지 (28)로 분할되어, 각 메모리 셀 블록(21) 내지 (28)는 각각 예를들면 256행×128열의 메모리 셀로 형성되며, 1개의 워드선으로 128개로 좋은 메모리 셀을 선택하도록 되어 있다.
SA1, SA2, ...SA8은 각 메모리 셀 블러(21), (22), ...(28)에 대응하여 설치된 센스 앰프 블록이며, 메모리 셀에서 1쌍의 비트선을 거쳐서 독출된 데이터는 칼럼 선택 신호에 의해 제어되는 MOSFET를 거쳐서 로우칼데이타에 독출되나, 이 로우칼 데이터 선에 독출된 신호를 이 센스 앰프 블록 SA1, SA2, ...SA8이 증폭한다. BS1, BS2, ...BS8은 센스 앰프 블록 SA1, SA2, ...SA8에 대응하여 설치된 블록 선택 블록이며, 블록 선택 신호를 받으면 센스 앰프 블록 SA의 출력 신호를 통과시키는 역할을 다한다. 그래서 각 블록 선택 블록 BS1, BS2, ...BS8의 출력 단자는 모두 메인 데이터선(4)에 접속되어 있다.
(5a)는 상기 메인 데이터 선(4)를 통해서 보내어온 데이터 신호를 홀드하는 데이터 홀드 회로, (6)은 출력 버퍼 회로, (7)은 출력 단자이다.
제5도는 제4도에 도시하는 바와같이 전개된 메모리 장치의 1개의 종래 예를 도시하는 구체적인 회로도이다.
(8)은 메모리 셀, B, B는 이 메모리 셀(8)에 접속된 1쌍의 비트선으로, 함께 MOSEET M1, M2를 거쳐서 전원 단자(+Vcc)에 접속되어 있다. M3은 1쌍의 비트선, B, B 간에 접속된 이퀄라이즈용 MOSFET 로, 이퀄라이즈 신호 ØE를 받아서 비트선 B, B 간을 단락한다.
9, 9는 1쌍의 로우칼 데이터 선으로, 상기 비트선, B, B와 MOSFET M4, M5를 거쳐서 접속되어 있다. 이 MOSFET M4, M5는 칼럼 선택 신호를 받으면 온하여 로우칼 데이터 선 9, 9과 비트선 B, B 사이를 접속하는 역할을 다한다. M6은 로우칼 데이타 선 9, 9 사이를 이퀄라이즈하는 MOSFET로, MOSFET M3과 같이 이퀄라이즈 신호 ØE에 의해 제어된다. 로우칼 데이터 선(9), (9)을 통해서 독출이 된 신호는 센스 앰프 블록 SA에 의해 증폭이 된다. 센스 앰프 블록 SA은 3개의 차동 앰프 A1, A2, A3과 이퀄라이즈용 MOSFET M7로 형성된다. 센스 앰프 블록 SA의 출력 신호는 블럭 선택 블럭 BS를 거쳐서 메인 데이터 선(4)에 전송이 되나, 이 블록 선택 블록 BS은 N채널 MOSFET M8과 P채널 MOSFET M9을 병렬로 접속한 스위치 회로와, 이퀄라이즈 신호 ØE및 블록 선택 신호 BS를 받는 난드 회로 NA1와, 이 난드회로 NA1의 출력 신호를 반전하는 인버터(11)로 된다.
상기 스위치 회로는 블록 선택이 되어져 있을 때에 이퀄라이즈가 걸려 있는 기간을 제외하고 온한다.
출력 버퍼 제어 회로(5a)는 노아 회로 NR1, 난드 회로 NA2, 인버터(I2), (I3), (I4)로 된다. 노아회로 NR1은 한편의 입력 단자에 메인 데이터 선(4)에서의 데이터 신호를 다른편의 입력 단자에 아우트 프트 디스에이블 신호 0D를 받아, 출력 신호를 인버터(I3)로 보낸다. 난드 회로 NA2는 한편의 입력 단자에 메인 데이터 선(4)으로부터의 데이터 신호를, 다른편의 입력 단자에 아우트 프트 디스에이블 신호 0D를 인버터(I2)에 의해 반전한 신호를 받아, 출력 신호를 인버터(14)로 보낸다.
출력 버퍼 회로(6)는 P채널 MOSFET M10과 N채널 MOSFET M11로 형성되며, MOSFET M10의 게이트에 상기 인버터(I3)의 출력 신호를 받아, MOSFET M11의 게이트에 상기 인버터(I4)의 출력 신호를 받아, MOSFET M10과, M11의 접속점이 출력 단자(7)에 접속되어 있다.
이와같이 메모리 장치에 의하면, 1개의 워드선에서 선택하는 메모리 셀의 수를 적게 하면서 비트선을 짧게 할 수가 있으나, 그 반면에 있어서 메인 데이터 선(4)의 길이가 길어지므로 고속성을 충분히 높이는 것은 어려웠다.
거기에서, 프리챠아지 회로를 설치하여 ATD(어드레스 천이 검출기)의 출력 신호에 의거하여 만든 펄스(이퀄라이즈 신호)에 의해 그 프리챠아지 회로를 동작시켜서 메인 데이터 선을 전원 전압 Vcc의 1/2의 전위에 프리챠아지하는 것이 시도되고 있다. 제6a도는 그와같은 프리챠아지 회로의 일예를 도시하여, 제6b도는 타임 챠트이다. 제6b도에 있었, (I5)는 메모리 셀에서 독출이 된 센스앰프에 의해 증폭이된 데이터 신호를 반전하는 인버터, SW1은 이 인번터(I5)의 입출력간을 단락하는 스위치 회로로, 펄스 ψ1에 의해 제어된다. 이 인버터 I5는 P채널 MOSFET와 N채널 MOSFET로 되는 CMOS 구성의 인버터로, 스위치 SW1에 의해 입출력간을 단락하면 전원 전압 Vcc의 2분의 1의 전압을 출력하도록 설계되어 있다. 이 인버터 I5에서 출력된 신호는 스위치 회로 SW2를 거쳐서 랫치 회로(10)에 전송된다.
이 프리챠아지 회로는, 프리챠아지할때에는 펄스 ψ1와 ψ2가 동시에 입상하여 스위치 회로 SW1를 온하여 인버터 I5의 입출력간을 단락함과 동시에 스위치 회로 SW2를 온하여 메인 데이터 선(4)을 인버터(I5)의 출력 단자에 전기적으로 접속한다. 이와같이 하면, 메인데이타 선(4)은 인버터(I5)의 작용에 의해 전원 전압 Vcc의 2분의 1개의 전위에 프리챠아지된다. 그래서, 프리챠아지에 필요한 소정 시간 경과하면 펄스 ψ1가 입하하여, 스위치 회로 SW1가 오프한다. 그러면, 랫치펄스 LP가 입상하다. 그러나, 펄스 ψ2는 입상된 상태 대로이며, 펄스 ψ1가 「로우」, 펄스 Ø2가 「하이」, 랫치 펄스 LP가 「하이」의 상태인때 랫치 회로(10)에 있어서 데이터 신호의 랫치가 행해진다.
이와같이 프리챠아지 회로에 의해 프리챠아지 하므로서 데이터 선에 있어서 데이터 신호의 천이를 빠르게 할 수가 있고, 독출 속도를 높일 수가 있다할 수 있다.
그러나, 제5도에 도시하는 종래예에 의하면 메인 데이터 선(4)에 대한 프리챠아지를 하지 아니하므로, 메인 데이터 선(4)의 길이가 길어지므로서 생겨지는 고속성 향상의 한계를 타파할 수가 없는 것은 앞에서 상술했다.
거기에서, 제6도에 도시한 프리챠아지 회로를 부가하기로 하면 고속성을 보다 향상시킬 수가 있다. 그러나, 이 프리챠아지 회로는 데이터 신호의 전송 경로에 인버터(5), 스위치 회로 SW2, 랫치 회로(10)를 삽입하는 구성이므로, 데이터 신호가 인버터(5), 스위치 회로 SW2, 랫치 회로(10)를 거쳐서 출력측으로 전송되게 된다. 따라서, 필연적으로 데이터 신호의 지연이 생긴다. 따라서, 프리챠아지에 의해 고속성을 높일 수가 있었다 하더라도 인버터(5), 스위치 회로(10)를 통하므로서 지연 몫은 빼지 아니하면 아니되고, 고속성을 매우 유효하게 높일 수가 있었다고는 말할 수가 없다.
더욱이, 펄스 ψ1, ψ2, 랫치 펄스 LP란 특별한 펄스를 만들지 아니하면 아니되므로 펄스를 만드는 회로를 특별하게 설치하지 아니하면 아니된다. 따라서, 회로 구성도 쓸데없이 복잡하게 되는 문제도 있다.
본 발명은 이와같은 문제점을 해결하도록 된 것이며, 회로 구성을 불필요하게 복잡화하는 일 없이 데이터 신호의 독출 속도를 보다 유효하게 빨리하는 것을 목적으로 한다.
본 발명 메모리 장치는 상기한 문제점을 해결하기 위해, 이퀄라이즈 신호에 동기하여 메인 데이터 선의 고 레벨과 저 레벨의 중간 레벨의 전압을 출력하는 프리챠아지 회로의 출력측을 그 메인 데이터 선에 병렬로 접속한 것을 특징으로 한다.
본 발명 메모리 장치에 의하면, 프리챠아지 회로가 메모리 셀인 데이터 선에 병렬로 접속이 되어 있으므로, 프리챠아지 회로는 이퀄라이즈에 의한 데이터 신호의 독출 속도를 향상시카나, 데이터 신호의 전송 경로에 개재하여 신호 지연의 요인으로 되는 일은 없다. 따라서, 데이터 신호의 독출 속도를 보다 유효하게 고속화할 수가 있다.
더욱이, 프리챠아지 회로는 이퀄라이즈 신호를 받아서 이퀄라이즈시에 프리챠아지하는 동작을 하므로, 동작을 위해 특별한 펄스를 만들 필요가 없다. 따라서, 프리챠아지를 하도록 하여도 프리챠아지 회로가 증가할 뿐으로, 프리챠아지 회로를 동작시키는 펄스를 만들기 위한 특별한 회로를 설치할 필요가 없고, 메모리 장치의 회로 구성이 불필요하게 복잡화하는 일은 없다.
다음에, 본 발명 메모리 장치를 도시 실시예에 도시하는 회로이다.
제1도는 본 발명 메모리 장치의 4개의 실시예를 도시하는 회로이다.
이 메모리 장치는 제5도에 도시한 메모리 장치와는 첫째로 프리챠아지 회로를 갖는 점에서, 둘째로 데이터 홀드 회로(5)의 노아 회로 NR1와, 난드 회로 NA2로 로지칼 임계 전압이 서로 다른점에서 싱이하나, 그 이외의 점에서는 공통되고 있다. 그래서, 그 공통되는 바에대해서는 이미 설명을 하고 있으므로 그 설명을 생략하여, 상위점에 대해서만이 상세히 설명을 한다.
제1도에 있어서 I1은 프리챠아지 회로로, 인버터(I6)(I7) 및 MOSFET M12 내지 M17로 형성된다. MOSFET M12는 칩 선택 신호 CS와 라이트 인에이블 신호 ME의 반전 신호 WE와의 논리적 신호 CS. WE를 반전하는 인버터(I6)의 출력 신호를 게이트에 받아서 동작하는 P채널 MOSFET로, 그 드레인은 전원 단자(+Vcc)에 접속되어, 소오스가 P채널 MOSFET M13의 드레인에 접속되어 있다. 이 MOSFET M13의 소오스는 N채널 MOSFET M14의 소오스와 접속되어, 게이트는 역시 MOSFET M14의 게이트와 접속되어 있다. MOSFET M14의 드레인의 N채널 MOSFET 15의 소오스에 접속되어, MOSFET 15의 소오스는 접지되어 있다. 그래서, MOSFET 15는 게이트에 상기한 논리적 신호 CS.WE를 받도록 되어 있다.
상기한 MOSFET M12 내지 M15는 상기한 논리적 신호 CS.WE가 「하이」인때 동작하는 CMOS 인버터로, 그 입출력간이 N채널 MOSFET M16과 P채널 MOSFET M17을 병렬로 접속하여서 되는 스위치 회로를 거쳐서 접속되어 있으며, 이 스위치 회로가 온되었을 때 전원 전압 Vcc의 2분의 1의 전압을 출력하도록 설계가 되어 있다. MOSFET M16과 MOSFET M17로 되는 스위치 회로는 이퀄라이즈 신호 ψE에 의해 제어되는, 이퀄라이즈 신호 ψE가 「로우」인 때에, 즉 이퀄라이즈시에 온한다. 그래서, 이 스위치 회로의 출력단자가 메인 데이터 선(4)에 접속되어 있다.
그래서, 프리챠아지 회로(11)는 인퀄라이즈 신호 ψE를 받으면 메모리 셀인 데이터 선(4)을 전원 전압 Vcc(5V)의 2분의 1의 전위(2.5V)로 프리챠아지하는 작용을 한다.
(5)는 데이터 홀드 회로로, 그 회로도는 제5도에 도시한 제1의 종래 예의 메모리 장치의 출력 버퍼 제어 회로(5a)의 회로도와 꼭같으나, 노아 회로 NR1와 난드회로 NSA2로 로지칼 임계 전압 Vth이 서로 다르도록 되어 있는 점에서 출력 버퍼 제어 회로(5a)와는 상위하다. 구체적으로는, 데이터 홀드 회로(5)의 노아 회로 NR1의 임계 전압이 2V이며, 난드 회로 NA2의 임계 전압이 3V이다.
이와같이 로지칼 임계 전압을 다르게 하는 것은, 프리챠아지가 행해져 있을 때 출력 버퍼 회로(6)를 구성하는 MOSFET M10와 MOSFET M11을 함께 오프시키는 신호를 데이터 홀드 회로(5)가 출력하도록 하기 위해서이다. 그러하다는 것은, 만약 데이터 홀드 회로(5)의 노아회로 NR1과 난드 회로 NA2가 함께 그 로지칼 임계 전압이 2.5V에 설정되어 있다면, 메인 데이터 선(4)이 프리챠아지되어서 2.5V부근의 전위로 되면 약간의 노이즈의 유무에 의해 데이터 홀드 회로(5), 그래서 출력 버퍼 회로(6)의 출력 신호 레벨이 변화하게 되어, 출력 단자(7)의 레벨이 매우 불안정하게 된다. 이것은 사용자측에 불필요한 불안을 주게 되어 바람직하지 않다. 거기에서, 상술한 바와같이 노아 회로 NR1의 임계 전압을 2V, 난드 회로 NS2의 임계 전압을 3V로 설정하므로서, 프리챠아지에 의해 메인 데이터 선(4)의 레벨이 2.4V 정도로 되었을 때에 노아 회로 NR1의 출력이 「로우」로, 난드 회로 NA2의 출력이 「하이」로 되어 출력 버퍼 회로(6)의 P채널 MOSFET M10 및 N채널 MOSFET M11이 함께 오프되도록 하는 것이다. 이와같이 프리챠아지 기간중은 MOSFET M10, M11이 함께 오프되도록 하면, 메모리 장치의 출력단자(7)에 접속되는 부하측의 용량은 예를들면 30PF와 비교적 크므로 천이전의 데이터 신호가 유지되어, 출력 레벨이 안정하다. 따라서, 사용자측은 프리챠아지 기간중의 출력 레벨의 변동에 의해 메모리 장치의 성능에 안을 불안을 우려가 없다.
제2도는 메모리 장치의 배치도이다. 이 메모리 장치의 레이아우트도의 제5도에 도시하는 메모리 장치의 전개도와의 차이는 프리챠아지 회로(11)가 있는 점이다.
제3도는 어드레스 천이에 의해 메인 데이터선(4)의 레벨이 「하이」에서 「로우」로 변화하는 경우의 동작을 도시하는 타임 챠트이다.
어드레스 신호가 변화하면 어드레스 천이가 검출되어, 그것에 따라 어떤 펄스폭을 갖는 이퀄라이즈 신호 ψE가 발생한다. 그러면 메모리 셀인 데이터 선(4)은 「하이」, 즉 +5V의 상태에서 프리챠아지 회로(11)의 작용에 의해 중간 전위, 즉, +2.5V의 전위로 프리챠아지 된다.
그래서, 이퀄라이즈 신호 ψE가 입하한 후 메인 데이터 선(4)이 레벨이 중간 전위에서 새로히 독출된 데이터 신호의 내용에 따른 레벨(지금의 경우 「하이」레벨)로 변화한다. 2점 쇄선으로 도시하는 곳의 제5도의 도시하는 프리챠아지를 하지 않는 메모리 장치에 있어서는 원 데이터 신호의 레벨에서 새로히 독출된 데이터 신호의 내용에 따른 레벨로 변화하나, 그 경우와 비교하여 프리챠아지를 한 경우의 편이 시간 t만큼 데이터 신호의 천이가 빨라져, 고속성이 향상한다.
또한, 제6a도에 도시하는 구성의 종래의 프리챠아지 회로에 의해서도 프리챠아지할 수가 있어도, 이 프리챠아지 회로는 데이터 신호의 통하는 신호 경로에 삽입된다. 즉, 데이터 신호는 프리챠아지 회로의 인버터(I5), 스위치 회로 SW2, 랫치 회로(10)를 통해서 출력 버퍼 회로측에 전송되어, 몇단이나 회로를 통하게 된다. 그래서, 당연한 일이나 데이터 신호가 회로를 일단 통할때마다 신호의 지연이 생긴다. 따라서, 프리챠아지에 의해 고속성을 높이나 지연을 일으키는 요인으로 되므로 고속성을 유효하게 높일 수가 없다.
그런데, 본 메모리 장치에 의하면, 프리챠아지 회로(11)의 출력측이 메인 데이터 선에 병렬로 접속되어 프리챠아지 회로(11)는 데이터 신호의 통로로 되지 않는다. 따라서, 프리챠아지 회로(11)가 데이터 신호의 지연을 발생시키는 요인으로는 되지 않고, 프리챠아지에 의해 독출 속도를 향상시키는 작용만을 한다. 따라서, 본 메모리 장치에 의하면, 독출 속도를 유효하게 향상시킬 수가 있다할 수가 있다.
또한, 이전부터 메모리 장치의 데이터 신호 출력 단자(7)에는 저항을 접속하여 사용하는 일이 많다. 그 경우 이퀄라이즈시에 출력 버퍼 회로를 구성하는 MOSFET를 일시적으로 하이 임피던스로 하면 고속화, 돌입 전류의 완화화를 도모하는 일이 알려져 있다. 그러나, 일반적으로 그 경우의 타이밍 조정이 어렵고, 타이밍 조정을 잘못하여 역으로 액세스 시간을 잃는 일이 많았다. 그러나, 본 메모리 장치에 의하면, 메인데이타 선이 프리챠아지 회로에 의해 프리챠아지되면 상술하는 대로 데이터 홀드 회로(5)의 기능에 의해 출력 버퍼 회로(6)의 2개의 MOSFET가 자동적으로 하여 임피던스로 된다. 그래서, 메인 데이터 선에 새롭게 데이터 신호가 들어오면 데이터 홀등 회로(5)의 상태가 그 데이터 신호에 따르는 상태로 되어 출력 버퍼회로(6)의 어느 한쪽의 MOSFET를 로우 임피던스로 하여 데이터 신호를 전송한다. 이와같은 동작은 특히 제어 신호를 요하지 않고 자연히 행해진다. 따라서, 외부로부터의 제어 신호 없이, 용이하고 또한 고속으로 데이터 홀드 회로로 출력 버퍼 회로를 동작시킬 수가 있다.
이상으로 기술한 바와같이, 본 발명 메모리 장치는, 메모리 셀군이 복수의 메모리 셀 블록으로 분할되어, 각 메모리 셀 블록에 있어서의 각 메모리 셀에 기억이 되어 있는 데이터의 독출이 비트선 로칼 데이터 선을 거쳐서 행하도록 되어, 상기 각 메모리 셀 블록의 출력층이 메인 데이터 선에 접속된 메모리 장치에 있어서, 이퀄라이즈 신호에 동기하여 상기 메인 데이터 선의 고 레벨과 저 레벨과의 중간 레벨의 전압을 발생하는 프리챠아지 회로를 구비하여, 상기 프리챠아지 회로의 출력 단자가 상기 메인 데이터 선에 병렬로 접속되어지는 것을 특징으로 하는 것이다.
따라서, 본 발명 메모리 장치에 의하면, 프리챠아지 회로가 메인 데이터 선에 병렬로 접속이 되어 있으므로, 프리챠아지 회로는 이퀄라이즈에 의한 데이터 신호의 독출 속도를 향상시키나, 데이터 신호의 전송 경로에 개재하여 신호 지연의 요인으로 되는 일은 없다. 따라서, 데이터 신호의 독출 속도를 보다 유효하게 고속화 할 수가 있다.
더욱이, 프리챠아지 회로는 이퀄라이즈 신호를 받아서 이퀄라이지시에 프리챠아지하는 동작을 하므로, 동작을 위해 특별한 펄스를 만들 필요가 없다. 따라서, 프리챠아지를 하도록 하여도 프리챠아지 회로가 증가하는 것 만으로, 프리챠아지 회로를 동작시키는 펄스를 만들기 위한 특별한 회로를 설치할 필요가 없고, 메모리 장치의 회로 구성이 불필요하게 복잡화하는 일은 없다.

Claims (1)

  1. 메모리 셀군이 복수의 메모리 셀 블록으로 분할되어, 상기 각 메모리 셀 블록에 있어서의 각 메모리 셀에 기억되어 있는 데이터의 독출이 비트선 및 로칼 데이터 선을 거쳐서 행하도록 되어, 상기한 각 메모리 셀 블록의 출력측이 메인 데이터 선에 집속된 메모리 장치에 있어서, 이퀄라이즈 신호에 동기하여 상기 메인 데이터 선의 고 레벨과 저 레벨과의 중간레벨의 전압을 발생하는 프리챠아지 회로를 구비하여, 상기 프리챠아지 회로의 출력 단자가 상기 메인 데이터 선에 병렬로 접속되어서 이루어지는 것을 특징으로 하는 메모리 장치.
KR1019880002731A 1987-03-17 1988-03-16 메모리 장치 KR960001107B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62063340A JP2569538B2 (ja) 1987-03-17 1987-03-17 メモリ装置
JP62-63340 1987-03-17

Publications (2)

Publication Number Publication Date
KR880011803A KR880011803A (ko) 1988-10-31
KR960001107B1 true KR960001107B1 (ko) 1996-01-18

Family

ID=13226409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002731A KR960001107B1 (ko) 1987-03-17 1988-03-16 메모리 장치

Country Status (5)

Country Link
US (1) US4881203A (ko)
EP (1) EP0283019B1 (ko)
JP (1) JP2569538B2 (ko)
KR (1) KR960001107B1 (ko)
DE (1) DE3884022T2 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0608967A3 (en) * 1989-02-18 1994-08-24 Sony Corporation Memory devices
US5237534A (en) * 1989-04-27 1993-08-17 Kabushiki Kaisha Toshiba Data sense circuit for a semiconductor nonvolatile memory device
US5146427A (en) * 1989-08-30 1992-09-08 Hitachi Ltd. High speed semiconductor memory having a direct-bypass signal path
US5043945A (en) * 1989-09-05 1991-08-27 Motorola, Inc. Memory with improved bit line and write data line equalization
JPH0778994B2 (ja) * 1989-10-11 1995-08-23 三菱電機株式会社 半導体記憶装置
JP2534782B2 (ja) * 1989-11-10 1996-09-18 株式会社東芝 半導体装置
JP2722853B2 (ja) * 1990-05-18 1998-03-09 日本電気株式会社 半導体メモリ装置
JPH0438793A (ja) * 1990-06-04 1992-02-07 Toshiba Corp データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
US5454115A (en) * 1991-12-25 1995-09-26 Sharp Kabushiki Kaisha Data driven type processor having data flow program divided into plurality of simultaneously executable program groups for an N:1 read-out to memory-access ratio
US5243572A (en) * 1992-01-15 1993-09-07 Motorola, Inc. Deselect circuit
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
JP3533227B2 (ja) * 1992-09-10 2004-05-31 株式会社日立製作所 半導体記憶装置
JP2667941B2 (ja) * 1992-09-17 1997-10-27 三菱電機株式会社 メモリセル回路
US5394121A (en) * 1993-10-15 1995-02-28 International Business Machines Corporation Wiring topology for transfer of electrical signals
KR100261962B1 (ko) * 1993-12-31 2000-07-15 김영환 데이타 출력버퍼
US5528541A (en) * 1994-11-09 1996-06-18 Sony Corporation Of Japan Charge shared precharge scheme to reduce compare output delays
KR0167235B1 (ko) * 1995-03-28 1999-02-01 문정환 메모리의 데이타 전송장치
KR0167687B1 (ko) * 1995-09-11 1999-02-01 김광호 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
DE19632780A1 (de) * 1996-08-15 1998-02-19 Ibm Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion
US6098145A (en) * 1998-02-18 2000-08-01 Winbond Electronics Corporation Pulsed Y-decoders for improving bitline precharging in memories
KR100287190B1 (ko) * 1999-04-07 2001-04-16 윤종용 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법
FR2823362B1 (fr) * 2001-04-06 2005-03-11 St Microelectronics Sa Dispositif de lecture de cellules memoire
JP4088954B2 (ja) * 2002-03-04 2008-05-21 日本電気株式会社 半導体記憶装置の読み出し回路
US7218554B2 (en) * 2005-06-08 2007-05-15 Macronix International Co., Ltd. Method of refreshing charge-trapping non-volatile memory using band-to-band tunneling hot hole (BTBTHH) injection

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5668990A (en) * 1979-11-08 1981-06-09 Nec Corp Memory circuit
DE3071976D1 (en) * 1979-11-28 1987-07-02 Fujitsu Ltd Semiconductor memory circuit device
JPS59104791A (ja) * 1982-12-04 1984-06-16 Fujitsu Ltd 半導体記憶装置
US4791613A (en) * 1983-09-21 1988-12-13 Inmos Corporation Bit line and column circuitry used in a semiconductor memory
JPS60124093A (ja) * 1983-12-06 1985-07-02 Nec Corp メモリ回路
US4618943A (en) * 1984-01-09 1986-10-21 International Business Machines Corporation Semiconductor static read/write memory having an additional read-only capability
EP0166642A3 (en) * 1984-05-30 1989-02-22 Fujitsu Limited Block-divided semiconductor memory device having divided bit lines
JPS6196588A (ja) * 1984-10-16 1986-05-15 Mitsubishi Electric Corp 半導体記憶装置
JPS61110394A (ja) * 1984-10-31 1986-05-28 Mitsubishi Electric Corp 半導体記憶装置
NL8500434A (nl) * 1985-02-15 1986-09-01 Philips Nv Geintegreerde geheugenschakeling met blokselektie.
JPS61199297A (ja) * 1985-02-28 1986-09-03 Toshiba Corp 半導体記憶装置
JPS6220195A (ja) * 1985-07-19 1987-01-28 Fujitsu Ltd メモリ回路
US4754433A (en) * 1986-09-16 1988-06-28 Ibm Corporation Dynamic ram having multiplexed twin I/O line pairs

Also Published As

Publication number Publication date
DE3884022T2 (de) 1994-02-03
JP2569538B2 (ja) 1997-01-08
KR880011803A (ko) 1988-10-31
EP0283019A2 (en) 1988-09-21
DE3884022D1 (de) 1993-10-21
JPS63228489A (ja) 1988-09-22
EP0283019B1 (en) 1993-09-15
EP0283019A3 (en) 1990-01-10
US4881203A (en) 1989-11-14

Similar Documents

Publication Publication Date Title
KR960001107B1 (ko) 메모리 장치
US6522163B1 (en) Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times
US6181591B1 (en) High speed CAM cell
KR20000045404A (ko) 고속동작용 디램
US5949256A (en) Asymmetric sense amplifier for single-ended memory arrays
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
US4656608A (en) Semiconductor memory device
US5537066A (en) Flip-flop type amplifier circuit
KR19990072294A (ko) 감지증폭기장치및디지탈데이타출력신호발생방법
KR100297717B1 (ko) 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
KR890003488B1 (ko) 데이터 전송회로
EP0306519B1 (en) Current sensing differential amplifier
US4131951A (en) High speed complementary MOS memory
US4815040A (en) Static memory using a MIS field effect transistor
US5715204A (en) Sense amplifier with hysteresis
US5305272A (en) Sense amplifier circuit
KR0155986B1 (ko) 반도체 기억장치
US5067109A (en) Data output buffer circuit for a SRAM
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
US6011739A (en) Semiconductor memory
JPH0574158B2 (ko)
KR100278278B1 (ko) 고속처리용내용번지메모리
EP0136486A2 (en) Latching output buffer
EP0177106A2 (en) Self referenced sense amplifier circuit
KR940006073Y1 (ko) 데이타 판독회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050113

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee