KR0167235B1 - 메모리의 데이타 전송장치 - Google Patents

메모리의 데이타 전송장치 Download PDF

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KR0167235B1
KR0167235B1 KR1019950006715A KR19950006715A KR0167235B1 KR 0167235 B1 KR0167235 B1 KR 0167235B1 KR 1019950006715 A KR1019950006715 A KR 1019950006715A KR 19950006715 A KR19950006715 A KR 19950006715A KR 0167235 B1 KR0167235 B1 KR 0167235B1
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Abstract

본 발명의 목적은 메모리셀에 기저장된 데이타가 액세스되어 데이타 버스로 전송되기 전에 데이타 버스를 프리차징한 후, 그 데이타 버스 양단에 연결된 제1, 제2 인버터의 인에이블 시간을 일치시켜 데이타 버스로 전송된 데이타의 천이시간을 줄여 데이타가 메모리 외부로 전송되는 시간을 줄이도록 하는 메모리의 데이타 전송장치에 관한 것으로, 이와 같은 본 발명의 목적을 달성하기 위한 하나의 수단은 데이타 버스에 데이타가 전송되기 전에 외부에서 인가되는 제1제어신호에 의해 인에이블되어 데이타 버스를 프리차징하는 프리차징스단과, 상기 데이타 버스의 프리차징이 완료될 때 외부에서 인가되는 제2제어신호에 의해 인에이블되어 입력되는 데이타를 인버팅하여 데이타 버스로 전송하는 제1인버터와, 상기 제1인버터에 인가되는 제2제어신호에 의해 인에이블되어 데이타 버스로 전송된 데이타를 인버팅하는 제2인버터와, 상기 제2인버터로부터 출력된 데이타를 안정화시켜 데이타를 메모리 외부로 전송하는 데이타 안정화수단을 포함하여 구성된 것을 특징으로 한다.

Description

메모리의 데이타 전송장치
제1도는 종래 메모리의 데이타 전송장치의 블럭구성도.
제2도의 (a) 내지 (f)는 제1도 각부의 동작 타이밍도.
제3도는 본 발명에 의한 메모리의 데이타 전송장치의 제1실시예를 보인도.
제4도는 제3도의 주요부분에 대한 상세 회로도.
제5도의 (a) 내지 (f)는 제3도 각부의 동작 타이밍도.
제6도는 본 발명에 의한 메모리의 데이타 전송장치의 제2실시예를 보인도.
제7도는 본 발명에 의한 메모리의 데이타 전송장치의 제3실시예를 보인도.
* 도면의 주요부분에 대한 부호의 설명
10 : 감지 증폭부 20 : 제1인버터
30 : 프리차징부 40 : 제2인버터
50 : 데이타 안정화부 60 : 출력버퍼
100 : 제1인버터 110 : 제1스위칭부
120 : 제2인버터 130 : 제2스위칭부
140 : 데이타 안정화부
본 발명은 메모리의 데이타 전송장치에 관한 것으로 특히, 메모리셀에 기저장된 데이타가 액세스되어 데이타 버스로 전송되기 전에 데이타 버스를 프리차징한 후, 데이타 버스양단에 연결된 제1,제2인버터의 인에이블 시간을 일치시켜 데이타가 메모리 외부로 전송되는 시간을 줄이도록 하는 메모리의 데이타 전송장치에 관한 것이다.
종래 메모리의 데이타 전송장치는 제1도에 도시된 바와 같이, 장치외부에서 입력되는 제1제어신호(CS1)에 의해 인에이블되어 입력되는 데이타(DATA IN)를 증폭하여 출력하는 감지 증폭부(1)와, 상기 제1제어신호(CS1)보다 소정시간 지연되어 장치외부에서 입력되는 제2제어신호(CS2)에 의해 인에이블된 후 상기 감지 증폭부(1)로부터 출력된 데이타를 인버팅하여 데이타 버스(DB)로 출력하는 제1인버터(2)와, 상기 제2제어신호(CS2)보다 소정시간 지연되어 장치외부에서 입력되는 제3제어신호(CS3)에 의해 인에이블된 후 상기 데이타 버스(DB)를 거쳐 인가된 데이타를 인버팅하여 출력하는 제2인버터(3)와, 상기 제2인버터(3)로부터 출력된 데이타를 임시저장하는 래치(4)와, 상기 제3제어신호(CS3)보다 소정시간 지연되어 장치외부로부터 입력되는 제4제어신호(CS4)에 의해 인에이블되어 상기 래치(4)로부터 출력된 데이타를 버퍼링한 후, 그 버퍼링된 데이타(DATA OUT)를 출력하는 출력버퍼(5)로 구성된다.
이와 같이 구성된 종래 메모리의 데이타 전송장치의 동작을 제2도의 동작타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 메모리의 데이타 전송장치 외부로부터 제2도의 (a)에 도시된 하이상태의 제1제어신호(CS1)가 감지 증폭부(1)에 인가되어 그 감지 증폭부(1)는 인에이블되고, 이에따라 비트라인(도면에 미도시)를 거쳐 인가된 데이타(DATA IN)는 감지 증폭부(1)를 거쳐 소정레벨로 증폭되어 출력된다.
이후, 제2도의 (b)에 도시된 바와 같이 소정시간(t1)동안 지연된 후 메모리의 데이타 전송장치 외부로부터 하이상태의 제2제어신호(CS2)가 제1인버터(2)의 제어단자에 인가되어 제1인버터(2)는 인에이블되고, 이에따라 제1인버터(2)는 상기 감지 증폭부(1)로부터 출력된 데이타를 인버팅하여 제2도의(c)와 같이 데이타 버스(DB)에 전송한다.
상기 데이타 버스(DB)내의 데이타가 제2도의 (c)에 도시된 바와 같이 하이상태에서 로우상태 또는 로우상태에서 하이상태로 천이될때 그 데이타의 상태가 중간상태로 천이될 때까지 소요되는 시간 즉, 제2도의 (d)에 도시된 소정시간(t2)이 지연된 후, 메모리의 데이타 전송장치 외부로부터 하이상태의 제3제어신호(CS3)가 제2인버터(3)의 제어단자에 인가된다.
여기서, 그 지연시간(t2)은 메모리 셀에 기저장된 데이타가 메모리 외부로 전송될 때까지 지연되는 총 시간중에 가장 긴 시간이다.
이와 같이 그 지연시간(t2)이 가장 긴 시간이 되는 이유는 상기 데이타 버스(DB)의 데이타 적재 용량이 크기 때문이다.
상기 제2인버터(3)의 제어단자에 하이상태의 제3제어신호(CS3)가 인가됨에 따라 제2인버터(3)는 인에이블되어 데이타 버스(DB)를 거쳐 전송된 데이타를 인버팅하여 래치(4)에 전송한다.
그러면, 래치(4)는 그 인가된 데이타를 임시 저장하여, 그의 출력단(Vx)에 제2도의 (e)에 도시된 바와같이 데이타를 출력한다.
상기 제2도의 (e)에 도시된 데이타가 하이상태에서 로우상태 또는 로우상태에서 하이상태로 천이될때, 그 데이타의 상태가 중간상태로 천이될때까지 소요되는 시간 즉, 제2도의 (f)에 도시된 소정시간(t3)이 지연된 후 메모리의 데이타 전송장치 외부에서 하이상태의 제4제어신호(CS4)가 출력버퍼(5)에 인가된다.
그러면, 출력버퍼(5)는 인가된 하이상태의 제4제어신호(CS4)에 의해 인에이블되어 상기 래치(4)로부터 출력된 데이타를 버퍼링한 후, 그 버퍼링된 데이타(DATA OUT)를 출력하게 된다.
그러나, 종래 메모리의 데이타 전송장치는 메모리 셀에 기저장된 데이타를 메모리 외부로 전송시 소정시간(t1+t2+t3)이 지연되므로 인해 메모리 셀에 기저장된 데이타가 액세스되어 메모리 외부로 인출될 때까지 소요되는 시간이 길어지는 문제점이 있었다.
따라서, 본 발명의 목적은 메모리셀에 기저장된 데이타가 액세스되어 데이타 버스로 전송되기 전에 데이타 버스를 프리차징한 후, 그 데이타 버스 양단에 연결된 제1, 제2인버터의 인에이블 시간을 일치시켜 데이타가 메모리 외부로 전송되는 시간을 줄이도록 하는 메모리의 데이타 전송장치를 제공함에 있다.
이와 같은 본 발명의 목적을 달성하기 위한 하나의 수단은, 외부에서 인가되는 제1제어신호에 의해 인에이블되어 데이타를 증폭하여 출력하는 감지증폭부에서 데이타가 출력되기 전에 외부에서 인가되는 제3제어신호에 의해 인에이블되어 데이타 버스를 프리차징하는 프리차징수단과, 상기 데이타 버스의 프리차징이 완료될 때 외부에서 인가되는 제2 제어신호에 의해 인에이블되어 상기 감지증폭부로 부터 출력되는 데이타를 인버팅하여 상기 데이타 버스로 전송하는 제1인버터와, 상기 제1인버터에 인가되는 제2제어신호에 의해 인에이블되어 상기 데이타 버스로 전송된 데이타를 인버팅하여 출력하는 제2인버터와, 상기 제2인버터로부터 출력된 데이타를 안정화시켜 데이타를 메모리 외부로 전송하는 데이타 안정화수단을 포함하여 구성된 것을 특징으로 한다.
아울러, 본 발명의 목적을 달성하기 위한 타 수단은, 데이타 버스상의 데이타를 인버팅하여 출력하는 제2인버터와, 외부에서 인가되는 제1제어신호에 의해 인에이블되어 데이타를 증폭하여 출력하는 감지증폭부에서 데이타가 출력되기 전에 외부에서 인가되는 제3제어신호에 의해 스위칭되어 상기 제2인버터로부터 출력된 데이타를 상기 데이타 버스로 전송하여 그 데이타 버스를 프리차징하는 제2스위칭수단과, 상기 데이타 버스의 프리차징이 완료될 때 외부에서 인가되는 제2제어신호에 의해 스위칭되어 상기 감지증폭부로 부터 제2인버터를 거쳐 입력되는 상기 데이타를 데이타 버스로 전송하는 제1스위칭수단과, 상기 제1스위칭수단에 인가되는 제2제어신호에 의해 인에이블되어 데이타 버스를 거친 데이타를 안정화시켜 데이타를 메모리 외부로 전송하는 데이타 안정화수단을 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에 의한 메모리의 데이타 전송장치의 제1실시예는 제3도에 도시한 바와 같이, 장치외부로부터 입력되는 제1제어신호(CS1)에 의해 인에이블되어 입력되는 데이타(DATA)를 증폭하여 출력하는 감지 증폭부(10)와, 상기 제1제어신호(CS2)보다 소정시간 지연되어 장치외부로부터 입력되는 제2제어신호(CS2)에 인에이블되어 상기 감지 증폭부(10)로부터 출력된 데이타를 인버팅하여 데이타 버스(DB)로 출력하는 제1인버터(20)와, 외부로부터 입력되는 제3제어신호(CS3)에 의해 상기 제1인버터(20)보다 소정시간 먼저 인에이블되어 상기 데이타 버스(DB)를 프리차징하는 프리차징부(30)와, 상기 제1인버터(20)에 인가되는 제2제어신호(CS2)에 의해 인에이블되어 상기 데이타 버스(DB)를 거쳐 입력된 데이타를 인버팅하여 출력하는 제2인버터(40)와, 상기 제2인버터(40)로부터 출력된 데이타의 상태를 안정화시키도록 쉬미트 트리거(50a)로 구성된 데이타 안정화부(50)와, 외부로부터 인가되는 제4제어신호(CS4)에 의해 인에이블되어 상기 데이타 안정화부(50)로부터 출력된 데이타를 버퍼링하고, 그 버퍼링된 데이타(DATA OUT)를 출력하는 출력버퍼(60)로 구성한다.
그리고, 제4도에 도시한 바와 같이, 상기 제1실시예의 상세회로도에서, 제1인버터(20)는 제2제어신호(CS2)가 인버터(I1)의 입력단자에 인가되고 게이트단자가 상기 인버터(I1)의 출력단자에 연결되고, 소스단자가 전원전압(VCC)단자에 연결되는 피모스 트랜지스터(Q1)와, 제1, 제2 게이트단자가 상기 감지 증폭부(10)의 출력단에 공통연결되고, 제1소스단자가 상기 피모스 트랜지스터(Q1)의 드레인단자에 연결되며, 제1드레인단자와 제2드레인단자가 연결되어 데이타 버스(DB)에 연결되는 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)와, 게이트단자가 상기 인버터(I1)의 입력단자에 연결되고, 드레인단자가 상기 엔모스 트랜지스터(Q3)의 소스단자에 연결되며, 소스단자가 접지단자에 연결되는 엔모스 트랜지스터(Q4)로 구성한다.
상기 프리차징부(30)는 제3제어신호(CS3)가 인버터(I2)의 입력단자에 인가되고 게이트단자가 상기 인버터(I2)의 출력단자에 연결되고, 소스단자가 전원전압(VCC)단자에 연결되는 피모스 트랜지스터(Q5)와, 제1,제2게이트단자가 데이타 버스(DB)에 공통연결되고, 제1소스단자가 상기 피모스 트랜지스터(Q5)의 드레인단자에 연결되며, 제1드레인단자와 제2드레인단자가 연결되어 데이타 버스(DB)에 연결되는 피모스 트랜지스터(Q6) 및 엔모스 트랜지스터(Q7)와, 게이트단자가 상기 인버터(I2)의 입력단자에 연결되고, 드레인단자가 상기 엔모스 트랜지스터(Q7)의 소스단자에 연결되며, 소스단자가 접지단자에 연결되는 엔모스 트랜지스터(Q8)로 구성한다.
상기 제2인버터(40)는 제2제어신호(CS2)가 인버터(I3)의 입력단자에 인가되고, 게이트단자가 상기 인버터(I3)의 출력단자에 연결되고, 소스단자가 전원전압(VCC)단자에 연결되는 피모스 트랜지스터(Q9)와, 제1,제2게이트단자가 상기 데이타 버스(DB)에 공통연결되고, 제1소스단자가 상기 피모스 트랜지스터(Q9)의 드레인단자에 연결되며, 제1드레인단자와 제2드레인단자가 연결되어 데이타 안정화부(50)의 입력단에 연결되는 피모스 트랜지스터(Q10)및 엔모스 트랜지스터(Q11)와, 게이트단자가 상기 인버터(I3)의 입력단자에 연결되고, 드레인단자가 상기 엔모스 트랜지스터(Q11)의 소스단자에 연결되며, 소스단자가 접지단자에 연결되는 엔모스 트랜지스터(Q12)로 구성한다.
이와 같이 구성한 본 발명에 의한 메모리의 데이타 전송장치의 제1실시예의 동작을 제5도의 동작타이밍도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제5도에 도시된 소정시간(t4)동안에 메모리의 데이타 전송장치의 동작을 설명하면, 제5도의 (a)에 도시된 바와 같이 장치외부로부터 로우상태의 제1제어신호(CS1)가 감지 증폭부(10)에 인가되면 감지 증폭부(10)는 인가된 로우상태의 제1제어신호(CS1)에 의해 디스에이블되어 입력되는 데이타(DATA IN)를 차단한다.
한편, 제1인버터(20)에서의 피모스 트랜지스터(Q1)의 게이트에 제5도의 (b)에 도시된 바와 같이 로우상태의 제2제어신호(CS2)가 인버터(I1)를 통해 하이상태로 반전되어 인가되고, 아울러 엔모스 트랜지스터(Q4)의 게이트 단자에 상기 인버터(I1)의 입력단자에 인가되는 로우상태의 제2제어신호(CS2)가 인가되어 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q4)는 각각 턴-오프된다.
따라서, 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)의 제1, 제2 게이트단자에 공통으로 입력되는 데이타의 상태에 관계없이 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)의 공통 출력단자는 하이 임피던스 상태가 유지된다.
여기서, 상기 제1게이트단자는 피모스 트랜지스터(Q2)의 게이트단자이고, 제2게이트단자는 엔모스 트랜지스터(Q3)의 게이트단자이다.
한편, 제5도의 (c)에 도시된 바와 같이 하이상태의 제3제어신호(CS3)가 인버터(I2)를 거쳐 로우상태로 반전되어 프리차징부(30)에서의 피모스 트랜지스터(Q5)의 게이트 단자에 인가되고, 아울러 상기 인버터(I2)의 입력단자에 인가되는 하이상태의 제3제어신호(CS3)가 프리차징부(30)에서의 엔모스 트랜지스터(Q8)의 게이트에 인가되어 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q8)는 각각 턴-온된다.
그리고, 프리차징부(30)에서의 피모스 트랜지스터(Q6)및 엔모스 트랜지스터(Q7)는 제1,제2게이트단자에 데이타 버스(DB)를 거친 로우상태의 데이타가 각각 인가된다.
여기서, 상기 데이타 버스(DB)의 바로 전 상태가 로우상태인 경우에는 상기 피모스 트랜지스터(Q6) 및 엔모스 트랜지스터(Q7)는 각각 턴-온되고, 턴-오프된다.
반면에 데이타 버스(DB)의 바로 전 상태가 하이상태인 경우에는 피모스 트랜지스터(Q6) 및 엔모스 트랜지스터(Q7)는 각각 턴-오프되고, 턴-온된다.
상기 프리차징부(30)는 출력단이 피드백되어 입력단과 연결되어 출력전압과 입력전압이 같으므로 인버터의 특성곡선과 입력전압 = 출력전압인 곡선이 만나는 부분에 해당되는 중간상태의 전압(VCC/2)이 데이타 버스(DB)에 인가되어 제5도의 (d)에 도시된 바와 같이 데이타 버스상의 데이타는 이전의 상태에 관계없이 중간상태로 천이된다.
한편, 제2인버터(40)에서의 피모스 트랜지스터(Q9)의 게이트에 로우상태의 제2제어신호(CS2)가 인버터(I3)를 거쳐 하이상태로 반전되어 인가되고, 엔모스 트랜지스터(Q12)의 게이트에 상기 인버터(I3)의 입력단자에 인가되는 로우상태의 제2제어신호(CS2)가 인가되어 피모스 트랜지스터(Q9)와 엔모스 트랜지스터(Q12)는 각각 턴-오프된다.
따라서, 기 설명한 바와 같이 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 공통출력단자는 하이 임피던스 상태로 유지된다.
이후, 제5도에 도시된 소정시간(t5)동안에 메모리의 전송장치의 동작을 설명하면, 제5도의 (a)에 도시된 바와 같이 하이상태의 제1제어신호(CS1)가 감지 증폭부(10)에 인가된 후 감지 증폭부(10)는 인에이블되어 입력되는 데이타(DATA IN)를 소정레벨로 증폭하여 출력한다.
한편, 제5도의 (c)에 도시된 바와 같이 소정시간(t2)동안에 프리차징부(30)에 인가되는 제3제어신호(CS3)는 하이상태에서 로우상태로 천이된다.
여기서, 하이상태의 제3제어신호(CS3)가 프리차징부(30)에 인가될 때 프리차징부(30)의 동작은 기설명한 바와 같으므로 상세한 설명은 생략하고, 로우상태의 제3제어신호(CS3)가 프리차징부(30)에 인가될 때의 프리차징부(30)의 동작을 상세히 설명하면 다음과 같다.
먼저, 피모스 트랜지스터(Q5)의 게이트단자에 로우상태의 제3제어신호(CS3)가 인버터(I2)를 거쳐 하이상태로 반전되어 인가되고, 엔모스 트랜지스터(Q8)의 게이트단자에 상기 인버터(I2)의 입력단자에 인가되는 로우상태의 제3제어신호(CS3)가 인가되어 피모스 트랜지스터(Q5) 및 엔모스 트랜지스터(Q8)는 각각 턴-오프된다.
이에따라, 피모스 트랜지스터(Q6) 및 엔모스 트랜지스터(Q7)의 제1, 제2게이트단자에 인가되는 데이타의 상태에 관계없이 피모스 트랜지스터(Q6) 및 엔모스 트랜지스터(Q7)의 공통출력단자를 거쳐 하이 임피던스가 데이타 버스(DB)에 인가되어 데이타 버스(DB)상의 데이타는 제5도의 (d)에 도시된 바와 같이 중간상태를 유지하게 된다.
그리고, 제1, 제2인버터(20),(40)의 제어단자에 공통인가되는 제2제어신호(CS2)는 제5도의 (b)에 도시된 바와 같이 로우상태로 유지되어 제1, 제2인버터(20),(40)는 기 설명한 바와 같은 동작을 행하게 되므로 상세한 설명은 생략하기로 한다.
이후, 제5도에 도시된 소정시간(t6)동안에 메모리의 데이타 전송장치의 동작을 설명하면, 제5도의 (a)에 도시된 하이상태의 제1제어신호(CS1)가 감지 증폭부(10)에 인가되어 감지 증폭부(10)는 기 설명한 바와 같이 입력되는 데이타(DATA)를 소정레벨로 증폭하여 출력하게 된다.
한편, 제5도의 (b)에 도시된 하이상태의 제2제어신호(CS2)가 인버터(I1)를 거쳐 로우상태로 반전되어 제1인버터(20)에서의 피모스 트랜지스터(Q1)의 게이트단자에 인가되고, 아울러 상기 인버터(I1)의 입력단자에 인가되는 하이상태의 제2제어신호(CS2)가 엔모스 트랜지스터(Q4)의 게이트단자에 인가되어 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q4)는 각각 턴-온된다.
그리고, 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)는 제1, 제2 게이트단자에 감지 증폭부(10)로부터 출력된 로우상태의 데이타 혹은 하이상태의 데이타를 인가받게 된다.
여기서, 로우상태의 데이타가 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)의 제1,제2 게이트단자에 공통인가되면, 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)는 각각 턴-온, 턴-오프되어 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)의 공통 출력단자를 거쳐 하이상태의 데이타가 데이타 버스(DB)에 전송된다.
한편, 하이상태의 데이타가 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)의 제1,제2 게이트단자에 공통인가되면, 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)는 각각 턴-오프, 턴-온되어 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)의 공통 출력단자를 거쳐 로우상태의 데이타가 데이타 버스(DB)에 전송된다.
그리고, 제5도의 (c)에 도시된 로우상태의 제3제어신호(CS3)가 프리차징부(30)에 인가되어 프리차징부(30)는 기 설명한 동작을 반복 수행하게 되므로 상세한 설명은 생략한다.
한편, 제5도의 (b)에 도시된 하이상태의 제2제어신호(CS2)가 인버터(I3)를 거쳐 로우상태로 반전되어 제2인버터(40)에서의 피모스 트랜지스터(Q9)의 게이트단자에 인가되고, 아울러 상기 인버터(I3)의 입력단자에 인가되는 하이상태의 제2제어신호(CS2)가 엔모스 트랜지스터(Q12)의 게이트단자에 인가되어 피모스 트랜지스터(Q9)와 엔모스 트랜지스터(Q12)는 각각 턴-온된다.
그리고, 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)는 게이트단자에 제5도의 (d)에 도시된 바와 같이 하이상태의 데이타 혹은 로우상태의 데이타가 공통인가된다.
여기서, 하이상태의 데이타가 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 제1,제2 게이트단자에 인가되면 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)는 각각 턴-오프, 턴-온되어 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 공통 출력단자를 거쳐 로우상태의 데이타가 출력된다.
한편, 로우상태의 데이타가 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 제1,제2 게이트단자에 인가되면 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)는 각각 턴-온, 턴-오프되어 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 공통 출력단자를 거쳐 하이상태의 데이타가 출력된다.
이에따라, 데이타 안정화부(50) 즉, 쉬미트 트리거(50a)는 상기 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 공통출력단자로 출력된 하이상태의 데이타 혹은 로우상태의 데이타를 인가받아 이를 안정화시켜 그의 출력단(Vx)에 제5도의 (e)에 도시된 바와같이 데이타를 출력한다.
이후, 출력버퍼(60)는 장치외부에서 인가되는 제5도의 (f)에 도시된 하이상태의 제4제어신호(CS4)에 의해 인에이블되어 상기 쉬미트 트리거(50a)로부터 출력된 데이타를 메모리 외부로 출력(DATA OUT)하게 된다.
이하, 본 발명의 다른실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제6도에 도시된 바와 같이, 본 발명에 의한 메모리의 데이타 전송장치의 제2실시예는 기 설명한 제1실시예의 데이타 안정화부(50)가 쉬미트 트리거(50a)데신에 직류래치(50b)로 구성되고, 나머지 구성은 제1실시예와 동일하므로 상세한 설명은 생략한다.
그리고, 상기 직류래치(5b)는 제2인버터(40)에서의 피모스 트랜지스터(Q10) 및 엔모스 트랜지스터(Q11)의 공통출력단자에 인버터(I4)의 입력단자 및 인버터(I5)의 출력단자가 공통연결되고, 상기 인버터(I4)의 출력단자가 인버터(I5)의 입력단자에 연결되게 구성되어 제1실시예에서의 쉬미트 트리거(50a)의 동작을 수행하게 된다.
이하, 본 발명의 또다른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제7도에 도시된 바와 같이, 본 발명에 의한 메모리의 데이타 전송장치의 제3실시예는 장치외부에서 인가되는 제1제어신호(CS1)에 의해 인에이블되어 입력되는 데이타(DATA IN)를 증폭하여 출력하는 감지 증폭부(10)와, 상기 감지 증폭부(10)로부터 출력된 데이타를 인버팅하는 제1인버터(100)와, 장치외부에서 인가되는 제2제어신호(CS2)에 의해 스위칭되어 상기 제1인버터(100)로부터 출력된 데이타를 데이타 버스(DB)로 출력하는 제1스위칭부(110)와, 상기 데이타 버스(DB)상의 데이타를 인버팅하는 제2인버터(120)와, 장치외부에서 인가된 제3제어신호(CS3)에 의해 스위칭되어 상기 제2인버터(120)로부터 출력된 데이타를 상기 데이타 버스(DB)로 출력하는 제2스위칭부(130)와, 상기 제1스위칭부(110)에 인가되는 제2제어신호(CS2)에 의해 인에이블되어 상기 데이타 버스(DB)를 거친 데이타를 안정화시키는 데이타 안정화부(140)와, 상기 데이타 안정화부(140)로부터 출력된 데이타를 임시 저장한 후, 그 임시저장된 데이타(DATA OUT)를 출력하는 출력버퍼(60)로 구성한다.
이와 같이 구성한 본 발명에 의한 메모리의 데이타 전송장치의 제3실시예의 동작을 제5도의 동작타이밍도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 감지 증폭부(10)는 제5도의 (a)에 도시된 바와 같이 소정시간(t4)동안에 장치외부에서 인가되는 로우상태의 제1제어신호(CS1)에 의해 디스에이블되어 입력되는 데이타(DATA IN)를 차단한다.
그리고, 제1스위칭부(110)에서의 전송 게이트(G1)의 엔모스 단자에는 소정시간(t4)에 제5도의 (b)에 도시된 로우상태의 제2제어신호(CS2)가 인가되고, 전송 게이트(G1)의 피모스 단자에는 로우상태의 제2제어신호(CS2)가 인버터(I3)를 거쳐 하이상태로 반전되어 인가되므로 전송 게이트(G1)는 턴-오프된다.
아울러, 데이타 안정화부(140)는 상기 제1스위칭부(110)에 인가되는 로우상태의 제2제어신호(CS2)에 의해 디스에이블된다.
한편, 제5도의 (c)에 도시된 바와 같이 소정시간(t4)동안에 하이상태의 제3제어신호(CS3)가 제2스위칭부(130)에서의 전송게이트(G2)의 엔모스단자에 인가되고, 전송게이트(G2)의 피모스단자에 하이상태의 제3제어신호(CS3)가 인버터(I2)를 거쳐 로우상태로 반전되어 인가되므로 전송게이트(G2)는 턴-온된다.
이에따라, 상기 제2인버터(120)에서의 피모스 트랜지스터(Q3) 및 엔모스 트랜지스터(Q4)의 공통출력단자를 거쳐 출력된 전원전압은 전송게이트(G2)를 거쳐 데이타 버스(DB)에 인가된다.
이와 같이 데이타 버스(DB)에 인가된 전원전압은 피드백되어 제2인버터(120)에서의 피모스 트랜지스터(Q3) 및 엔모스 트랜지스터(Q4)의 게이트단자에 공통 인가된다.
이와 같은 동작이 반복수행되어 제1,제2 실시예에서 기설명한 바와 같이 데이타 버스(DB)상의 데이타는 중간상태로 프리차징된다.
이후, 제5도의 (a)에 도시된 바와 같이 소정시간(t5)동안에 하이상태의 제1제어신호(CS1)가 감지 증폭부(10)에 인가되고, 감지 증폭부(10)는 인가된 제1제어신호(CS1)에 의해 인에이블되어 입력되는 데이타(DATA IN)를 소정레벨로 증폭하여 출력한다.
이에따라, 상기 감지 증폭부(10)로부터 출력된 데이타가 하이상태일 경우, 제1인버터(100)의 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q2)는 각각 턴-오프, 턴-온되어 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q2)의 공통출력단자를 거쳐 로우상태의 데이타가 출력된다.
그리고, 상기 감지 증폭부(10)로부터 출력된 데이타가 로우상태일 경우, 제1인버터(100)의 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q2)는 각각 턴-온, 턴-오프되어 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q2)의 공통출력단자를 거쳐 하이상태의 데이타가 출력된다.
한편, 제5도의 (b)에 도시된 바와 같이 장치외부에서 인가되는 로우상태의 제2제어신호(CS2)에 의해 제1스위칭부(110)에서의 전송게이트(G1) 및 데이타 안정화부(140)는 각각 디스에이블된다.
그리고, 소정시간(t5)동안에 제5도의 (c)에 도시된 바와 같이 제2스위칭부(130)에 인가되는 제3제어신호(CS3)는 하이상태에서 로우상태로 천이된다.
여기서, 하이상태의 제3제어신호(CS3)가 제2스위칭부(130)에 인가될 때의 제2스위칭부(130)의 동작은 기설명한 바와 같으므로 상세한 설명은 생략하기로 하고, 로우상태의 제3제어신호(CS3)가 제2스위칭부(130)에 인가될 때의 제2스위칭부(130)의 동작을 설명하면 다음과 같다.
먼저, 로우상태의 제3제어신호(CS3)가 제2스위칭부(130)에서의 전송 게이트(G2)의 엔모스단자에 인가되고, 그 로우상태의 제3제어신호(CS3)가 인버터(I2)를 거쳐 상이상태로 반전되어 전송 게이트(G2)의 피모스단자에 인가되므로 전송 게이트(G2)는 턴-오프된다.
이에따라, 상기 제2인버터(120)에서의 피모스 트랜지스터(Q3) 및 엔모스 트랜지스터(Q4)의 공통출력단자를 거쳐 출력되는 데이타는 상기 전송 게이트(G2)에 의해 차단되어 데이타 버스(DB)상에는 제5도의 (d)에 도시된 바와 같이 중간상태를 유지한다.
이후, 소정시간(t6)동안에 제5도의 (a)에 도시된 바와 같이 하이상태의 제1제어신호(CS1)가 감지 증폭부(10)에 인가되면, 감지 증폭부(10)는 기설명한 바와 같이 입력된 데이타(DATA IN)를 원하는 상태로 증폭하여 출력한다.
그러면, 제1인버터(100)는 기 설명한 바와 같이 상기 감지 증폭부(10)로부터 출력된 데이타의 상태를 반전시켜 데이타 버스(DB)로 전송하고, 그러면, 제2인버터(120)는 상기 데이타 버스(DB)로 전송된 데이타의 상태를 반전시켜 출력한다.
한편, 소정시간(t6)동안에 제5도의 (c)에 도시된 바와 같이 로우상태의 제3제어신호(CS3)에 의해 제2스위칭부(130)에서의 전송 게이트(G2)는 기설명한 바와 같이 상기 제2인버터(120)로부터 출력된 데이타를 차단한다.
이에따라, 데이타 버스(DB)상의 데이타는 제5도의 (d)에 도시된 바와 같이 중간상태에서 천이되기 시작한다.
이에따라, 데이타 안정화부(140)는 상기 제1스위칭부(110)에 인가되는 하이상태의 제2제어신호(CS2)에 의해 데이타 버스(DB)를 거친 데이타를 안정화시켜 그의 출력단(Vx)에 제5도의 (e)와 같이 출력한다.
상기 안정화된 데이타는 기설명한 바와 같이 출력버퍼(60)를 거쳐 출력(DATA OUT)된다.
이상에서 상세히 설명한 바와 같이 본 발명에 의한 메모리의 데이타 전송장치는 데이타 버스에 데이타가 전송되기 전에 데이타 버스를 프리차징한 후, 데이타가 데이타 버스로 전송되게 하여 데이타 버스에서의 데이타 전송시간을 단축하여 메모리셀에 기 저장된 데이타가 메모리외부로 전송될 때 지연되는 시간(t5+t6)을 단축함으로써 메모리에 기저장된 데이타를 고속으로 메모리외부로 전송할 수 있는 효과가 있다.

Claims (5)

  1. 외부에서 인가되는 제1제어신호에 의해 인에이블되어 데이타를 증폭하여 출력하는 감지증폭부에서 데이타가 출력되기 전에 외부에서 인가되는 제3제어신호에 의해 인에이블되어 데이타 버스를 프리차징하는 프리차징수단과, 상기 데이타 버스의 프리차징이 완료될 때 외부에서 인가되는 제2 제어신호에 의해 인에이블되어 상기 감지증폭부로 부터 출력되는 데이타를 인버팅하여 상기 데이타 버스로 전송하는 제1인버터와, 상기 제1인버터에 인가되는 제2제어신호에 의해 인에이블되어 상기 데이타 버스로 전송된 데이타를 인버팅하여 출력하는 제2인버터와, 상기 제2인버터로부터 출력된 데이타를 안정화시켜 데이타를 메모리 외부로 전송하는 데이타 안정화수단을 포함하여 구성된 것을 특징으로 하는 메모리의 데이타 전송장치.
  2. 제1항에 있어서, 상기 프리차징수단은 게이트단자가 제3제어신호를 입력받는 인버터의 출력단자에 연결되고, 소스단자가 전원전압단자에 연결되는 제1 피모스 트랜지스터와, 제1, 제2 게이트단자가 데이타 버스에 공통연결되고, 제1 소스단자가 상기 제1 피모스 트랜지스터의 드레인단자에 연결되며, 제1, 제2 드레인단자가 상기 데이타 버스에 공통 연결되는 제2 피모스 트랜지스터 및 제1 엔모스 트랜지스터와, 게이트단자가 상기 인버터의 입력단자에 연결되고, 드레인단자가 상기 제1 엔모스 트랜지스터의 소스단자에 연결되며, 소스단자가 접지단자에 연결되는 제2 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 메모리의 데이타 전송장치.
  3. 제1항에 있어서, 상기 데이타 안정화수단은 쉬미트 트리거로 구성된 것을 특징으로 하는 메모리의 데이타 전송장치.
  4. 제1항에 있어서, 상기 데이타 안정화수단은 직류래치로 구성된것을 특징으로 하는 메모리의 데이타 전송장치.
  5. 데이타 버스상의 데이타를 인버팅하여 출력하는 제2인버터와, 외부에서 인가되는 제1제어신호에 의해 인에이블되어 데이타를 증폭하여 출력하는 감지증폭부에서 데이타가 출력되기전에 외부에서 인가되는 제3제어신호에 의해 스위칭되어 상기 제2인버터로부터 출력된 데이타를 상기 데이타 버스로 전송하여 그 데이타 버스를 프리차징하는 제2스위칭수단과, 상기 데이타 버스의 프리차징이 완료될 때 외부에서 인가되는 제2제어신호에 의해 스위칭되어 상기 감지증폭부로 부터 제1인버터를 거쳐 입력되는 데이타를 상기 데이타 버스로 전송하는 제1스위칭수단과, 상기 제1스위칭수단에 인가되는 제2제어신호에 의해 인에이블되어 상기 데이타 버스를 거친 데이타를 안정화시켜 데이타를 메모리 외부로 전송하는 데이타 안정화수단을 포함하여 구성된 것을 특징으로 하는 메모리의 데이타 전송장치.
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