KR100246180B1

KR100246180B1 - 비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로

Info

Publication number: KR100246180B1
Application number: KR1019960069651A
Authority: KR
Inventors: 이상현
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-21
Filing date: 1996-12-21
Publication date: 2000-03-15
Also published as: US5940336A; JPH10188568A; JP3032966B2; KR19980050806A

Abstract

본 발명은 어드레스 데이터를 입력받아 데이터의 변화를 검출하고 검출된 데이터의 변화에 대응하여 메모리의 동작에 필요한 각종 프리차지신호 또는 활성화 신호의 기준이 되는 클럭을 발생시키는 회로에 관한 것으로, 다수개의 변화검출부에서 어드레스 데이터의 변화에 따른 검출결과를 각각 출력하면 그 각각의 출력신호에 따라 온오프 동작하는 스위칭 수단과, 스위칭수단들의 스위칭 동작을 논리합하는 논리합수단과, 논리합 수단의 출력단에 걸리는 전압신호를 입력으로 하여 설정된 소정의 시간동안 지연하여 출력하는 지연수단과, 지연수단의 출력신호에 따라 온오프 동작하여 온동작시 상기 논리합수단의 출력단을 소정 전압으로 풀업하는 풀업수단, 및 지연수단에 입력되는 전압신호를 래치하여 상기 논리합수단의 출력단에 걸어주는 래치수단을 포함하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로를 제공하면, 입력상태의 변화에 관계없이 정확한 기준 클럭을 생성할 수 있으며, 추가적인 지연 요인이 없이 쇼트(Short) 펄스를 제거할 수 있다.

Description

비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로

제1도는 반도체 메모리 소자의 데이터 억세스를 위한 각종 제어신호를 발생시키는 일반적인 회로의 구성 예시도.

제2도는 제1도의 구성중 기준클럭 발생회로의 종래 구성 예시도.

제3도는 제2도의 회로가 정상동작시 주요 부분의 파형 예시도.

제4도는 제2도의 회로가 비정상 동작시 주요 부분의 파형 예시도.

제5도는 본 발명에 따른 기준클럭 발생회로의 구성 예시도.

제6도는 본 발명에 따른 기준클럭 발생회로의 다른 구성 예시도.

제7도는 비정상적인 신호 입력시 본 발명에 따른 기준클럭 발생회로의 주요 부분의 파형 예시도.

본 발명은 메모리의 각종 프리차지 신호 또는 활성화 신호를 발생시키는 회로에 관한 것으로서, 특히 어드레스 입력상의 쇼트펄스성 노이즈 또는 메모리의 동작시 발생하는 전원 버스상의 노이즈등에 의해 메모리가 오동작하는 것을 방지하기 위한 메모리의 펄스폭 제어회로에 관한 것이다.

일반적으로, 반도체 메모리 소자의 데이터 억세스를 위한 각종 제어신호 즉, 각종 프리차지 신호 또는 활성화 신호를 발생시키는 회로의 대표적인 구성은 첨부한 제1도에 도시되어 있는 바와같다.

상기 제1도의 구성중 실제적으로 메모리 소자의 동작을 제어하기 위한 제어신호의 기준이 되는 클럭을 발생시키는 부분은 점선으로 블럭화 되어 있는 커플링부와 클럭 발생부이다.

상기 커플링부와 클럭 발생부의 회로 구성예를 첨부한 제2도를 참조하여 살펴보면, 제1도에 도시되어 있는 다수개의 변화검출부에서 어드레스 데이터의 변화에 따른 검출 결과를 출력하면 이 검출신호(ATDi)가 개별적으로 각각 일대일로 게이트단자에 연결되어 있어 유입되는 신호에 따라 온/오프 동작하며 온동작시 드레인단자의 전위를 소스단자의 전위와 동일하게 만드는 다수개의 NMOS 트랜지스터(MN1~MNn)와, 공통버스(ATCOM)에 걸리는 전위를 입력으로 하여 일정시간 지연시킨 후 출력하는 지연회로(21)와, 상기 지연회로(21)의 출력신호(VG)가 게이트단자에 입력되며 상기 출력신호(VG)가 로우상태일때 온동작하여 소스단자에 유입되는 소정 양전압(VCC)을 드레인단자가 연결된 상기 고통버스(ATCOM)로 전달하여 상기 공통버스(ATCOM)를 풀업하기 위한 제1PMOS 트랜지스터(MP1)와, 정적상태에 있을때 상기 공통버스(ATCOM)를 하이상태로 유지시켜 주는 제2PMOS 트랜지스터(MP2), 및 상기 공통버스(ATCOM)에 걸리는 전위를 입력으로 하여 반전출력함으로써 출력단자(ATDSUM)에 연결한 부하(도시하지 않았음)를 구동하기 위한 인버터(INV)로 이루어진다.

상기 구성중 다수개의 NMOS 트랜지스터(MN1~MNn)가 커플링부(10)의 기능을수행하고, 이외의 구성이 클럭발생부(20)의 기능을 수행한다.

상기와 같은 구성의 동작상의 특징은 비동기적으로 구동하는 메모리에서 입력신호의 변화를 검출하는 변화검출부에서 출력되는 신호에 따라 소트 펄스를 발생시켜서 내부신호를 동기화하도록 설계되어 있다는 점이다. 이때, 상기 변화검출부는 어드레스 데이터를 입력받는 각각의 입력버퍼마다 개별적으로 존재하여야 한다(제1도 참조).

상기 제2도에 도시되어 있는 구성의 동작을 간략히 살펴보면, 상기 변화검출부의 출력(ATD)들은 커플링부(10)에 의하여 논리적으로 더해져서 공통버스(ATD)들은 커플링부(10)에 의하여 논리적으로 더해져서 공통버스(ATCOM)를 구동시킨다. 상기 커플링부(10)의 예로는 트리(Tree) 타입 OR 게이트나 와이어드 OR게이트 등이 있으며, 첨부한 제2도에서는 도시되어 있는 바와 같은 특정 구조의 와이어드 OR게이트를 사용하였다.

상기와 같이 구성되는 반도체 메모리 소자의 데이터 억세스를 위한 각종 제어신호를 발생시키는 회로 및 각 제어신호의 기준을 제공하는 부분의 동작을 첨부한 제3도와 제4도를 참조하여 살펴보면 다음과 같다.

메모리가 정적인 상태에 있을때, 공통버스(ATCOM)은 제2PMOS 트랜지스터(MP2)에 의해 하이로 유지된다. 이때, 상기 변화검출부의 출력(ATDi)는 로우상태이여서 풀다운 수단으로 사용되는 NMOS 트랜지스터(MN1~MNn)들은 턴오프 상태이고, 지연회로(21)의 출력신호(VG)가 하이상태이므로 제1PMOS 트랜지스터(MP1) 역시 턴오프 되어 있다.

따라서, 출력(ATDSUM)은 로우상태에 머물고 있다.

외부에서 유입되는 어드레스 신호중 i번째 어드레스에 변화가 생겨서 상기 i번째 변화검출부의 출력(ATDi)이 하이로 변화(제3(a)도 참조)되면 이와 연결되어 있는 NMOS 트랜지스터(MNi)가 턴온되므로 공통버스(ATCOM)은 로우로 천이(제3(b)도 참조)된다. 이때, 상기 제2PMOS 트랜지스터(MP2)는 큰 저항값을 갖는 소자이어서 상기 공통버스(ATCOM)의 상태 변화에 영향을 주지 않도록 되어 있다. 이후 상기 i번째 변화검출부의 출력(ATi)이 로우로 변화하면 공통버스(ATCOM)는 거의 플로팅 상태로 로우상태의 전위를 유지하게 된다.

이때, 상기 지연 회로(21)를 거친 신호가 제1PMOS 트랜지스터(MP1)의 게이트에 도달하면 즉, 상기 제1PMOS 트랜지스터(MP1)의 게이트에 걸리는 신호(VP)이 로우(제3(c)도 참조)가 되면 상게 제1PMOS 트랜지스터(MP1)이 턴온되면 비로소 공통버스(ATCOM)는 하이로 상태 천이(제3(b)도 참조)하게 된다.

따라서, 인버트(INV)의 출력신호(ATDSUM)의 펄스폭은 상기 지연회로(21)의 지연시간과 동일하게 된다(제3(d)도 참조).

또한, 상기 제1도에 도시되어 있는 어드레스 버퍼와 변화검출부가 구비되는 이유는, 메모리 동작중 또는 정적인 상태에서 메모리 외부 시스템에 의해 어드레스 입력단에 쇼트 펄스가 노이즈로 인가되는 경우나 메모리의 출력천이 등 큰 순간 전류가 흐를때 메모리 내부 전원버스에 노이즈가 발생하여 입력버퍼로 피드백되는 경우가 있을 수 있다는 것이다. 이때, 상기 제1도에 도시되어 있는 어드레스 버퍼와 변화검출부가 구비되는 또하나의 이유는, 상기 어드레스 버퍼와 변화검출부를 통하여 쇼트 플러스가 출력되어 상기 제2도에 도시되어 있는 커플링 수단을 구동하기 위한 것이다. 이러한 동작에 의하여 상기 공통버스(ATCOM)을 충분히 로우상태 즉, 접지전위(VSS)로 끌어내리면 지연 회로가 작동하여 제1PMOS 트랜지스터(MP1)이 턴온 되므로 정상상태의 출력이 발생된다.

그러나, 상기 변화검출부에서 출력되는 신호(ATD)의 펄스폭이 아주 작은 경우(제4(a)도 참조)에는 상기 신호(ATD)에 의하여 온오프되는 NMOS 트랜지스터(MN1~MNn)의 온동작시간이 충분하지 않기 때문에 상기 공통버스(ATCOM)가 충분히 풀다운되지 못하여 상기 공통버스(ARCOM)의 전위상태가 양전압(VCC)와 접지전압(VSS)사이의 중간 전압상태(제4(b)도 참조)를 유지할 수 있다.

이러한 경우 상기 지연회로(21)가 동작하지 않게되므로 상기 공통버스(ATCOM)은 제2PMOS 트랜지스터(MP2)에 의해서는 풀업된다. 즉, 첨부한 제4(c)도에 도시되어 있는 바와같이 지연회로(21)의 출력신호가 정확하지 않기 때문에 상기 공통버스(ATCOM)의 전위상태가 비 정상적인 모습을 갖게되고 그에 따라 상기 공통버스(ATCOM)의 전위상태를 반전하여 출력하는 인버트(INV)의 출력신호(ATDSUM)도 쇼트 펄스로 발생되거나 기타 비정상적인 형태로 나타난다(제4(d)도 참조).

이러한 현상 즉, 제4도에 도시되어 있는 바와 같은 현상은 메모리의 읽기 동작이 제대로 이루어지기 위한 전제조건으로 각 신호간의 시켄스 또는 타이밍 관계가 매우 적절히 이루어져야 한다는 관점에서 볼때 메모리의 오동작을 유발하기 쉽다는 문제점이 발생되어진다.

상기와 같은 문제점이 발생되는 원인은 종래 기술에 의한 커플링회로를 사용하는 경우 공통버스(ATCOM)의 풀업/풀다운 현상으로 발생되는 클럭신호(ATDSUM)가 쇼트 펄스의 형태로 발생하는 것을 원천적으로 방지할 수 없기 때문이다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 어드레스 입력상의 쇼트펄스성 노이즈 또는 메모리의 동작시 발생하는 전원 버스상의 노이즈등에 의해 커플링회로가 충분한 풀다운 시간을 갖지 못하였다하더라도 기준신호로 출력되는 클럭신호의 안정성을 유지시켜주기 위한 기준 클럭 발생회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 어드레스 입력의 변화를 감지하여 각종 프리차지 신호 또는 활성화 신호의 기준이 되는 클럭을 발생시키는 회로에 있어서, 상기 어드레스 변화를 감지하여 발생된 각각의 신호를 논리합하는 논리합 수단과, 상기 논리합 수단에 의해 출력된 신호를 받아 정해진 시간동안 지연하여 출력하는 지연수단과, 상기 지연수단의 출력신호에 의해 상기 논리합 수단의 출력전위를 풀업시키는 풀업수단 및 상기 논리합 수단의 출력에 연결되어 상기 지연수단에 입력되는 신호를 안정화시켜 출력하는 안정화수단을 포함하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 다른 특징은, 어드레스 데이터를 입력받아 데이터의 변화를 검출하고 검출된 데이터의 변화에 대응하여 메모리의 동작에 필요한 각종 프리차지 신호 또는 활성화 신호의 기준이 되는 클럭을 발생시키는 회로중 칩인에이블 신호를 갖는 SRAM에 적합한 기준 클럭 발생회로에 있어서, 상기 어드레스 변화를 감지하여 발생된 각각의 신호를 논리합하는 논리합 수단과, 상기 논리합 수단의 출력단에 걸리는 전압신호를 입력으로 하여 설정된 소정의 시간동안 지연하고 지연된 신호와 상기 칩인에이블 신호를 부정 논리곱하여 출력하는 지연수단과, 상기 지연수단의 출력신호에 따라 온오프 동작하여 온동작시 상기 논리합수단의 출력단을 소정 전압으로 풀업하는 풀업수단, 및 상기 칩인에이블 신호와 상기 지연수단에서 지연된 신호를 입력받아 상기 지연수단에 입력되는 전압신호를 래치하여 상기 논리합수단의 출력단에 걸어주는 안정화 수단을 포함하는 데 있다.

이하, 상기 제1도의 구성을 기준으로 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.

제5도는 본 발명에 따른 기준클럭 발생회로의 구성 예시도로서, 제1도에 도시되어 있는 다수개의 변화검출부에서 어드레스 데이터의 변화에 따른 검출 결과를 출력하면 이 검출신호(ATDi)가 개별적으로 각각 일대일로 게이트단자에 연결되어 있어 유입되는 신호에 따라 온/오프 동작하며 온동작시 드레인 단자의 전위를 소스 단자의 전위와 동일하게 만드는 다수개의 NMOS 트랜지스터(MN1~MNn)와, 공통버스(ATCOM)에 걸리는 전위를 입력으로 하여 일정시간 지연시킨 후 출력하는 지연회로(21)와, 상기 지연회로(21)의 출력신호(VG)가 게이트단자에 입력되며 상기 출력신호(VG)가 로우상태일때 온동작하여 소스단자에 유입되는 소정 양전압(VCC)을 드레인 단자와 연결된 상기 공통버스(ATCOM)로 전달하여 상기 공통버스(ATCOM)를 풀업하기 위한 PMOS 트랜지스터(MP)와, 상기 공통버스(ATCOM)에 걸리는 전위를 입력으로하여 래치 동작 후 상기 지연수단(21)에 입력시켜 상기 지연수단(21)에 입력되는 신호를 안정화시키는 피드백 래치부(22) 및 상기 공통버스(ATCOM)에 걸리는 전위를 입력으로 하여 반전출력함으로써 출력단자(ATCOM)에 연결한 부하(도시하지 않았음)를 구동하기 위한 제1인버터(I1)로 이루어진다.

상기 피드백 래치부(22)는 상기 지연회로(21)에 입력되는 상기 공통버스(ATCOM)의 전위상태를 입력받아 반전하여 출력하는 제2인버터(I2)와, 상기 제2인버터(I2)의 출력신호를 입력받아 반전하여 상기 공통버스(ATCOM)에 걸어주는 제3인버터(I3)로 구성되어 있다.

상기의 구성을 종래의 구성과 비교하여 보면, MNOS 트랜지스터(MN1~MNn)로 이루어진 커플링부(10)의 구성은 종래기술과 동일하며 이외의 구성 즉, 클럭발생부(20)에서도 지연회로(21)와 PMOS 트랜지스터(MP) 및 인버터(I1)의 구성은 종래와 동일하다.

다만, 본 발명과 종래 기술과의 구성상의 차이점은, 종래 기술에서 사용된 PMOS 트랜지스터(MP2)가 없어지고 제2,제3인버터(I2,I3)로 이루어진 피드백용 래치부(22)가 상기 공통버스(ATCOM)에 연결되어 있다는 점이다.

상기 피드백용 래치부(22)를 구성하고 있는 제2인버터(I2)는 출력용으로 사용된 제1인버터(I1)보다 높은 전류구동력을 갖도록 설계되어 있으며, 제3인버터(I3)는 제2도에 도시되어 있는 제1,제2PMOS 트랜지스터(MP1,MP2)보다 등가저항이 크게 설계되어 있다.

이와 같이 설계 구성된 이유는 커플링부(10)를 구성하고 있는 NMOS 트랜지스터(MN1~MNn)의 온동작으로 인한 공통버스(ATCOM)의 풀다운시 또는 PMOS 트랜지스터(MP)의 온동작으로 인한 풀업시에 상기 공통버스(ATCOM)의 상태 천이시간에 주는 영향을 최소화하기 위한 것이다.

상기 구성에 따른 동작상의 특징을 첨부한 제7도를 참조하여 살펴보면, 피드백 래치부(22)의 구성중 제3인버트(I3)는 커플링부(10)를 구성하고 있는 NMOS 트랜지스터(MNi)와 공통버스(ATCOM)의 풀업용 스위칭 소자인 PMOS 트랜지스터(MP)와 비교할 때 상대적으로 매우 큰 등가저항값을 갖고 있다.

따라서 정상적인 폭을 갖는 변화검출부의 출력신호(ATD)가 입력되면 그 출력특성은 종래회로의 경우와 거의 동일하게 나타난다. 또한, 노이즈에 의해 아주 짧은 폭을 갖는 변화검출부의 출력신호(ATD)가 입력되면 종래기술에서 전술한 바와 같이 공통버스(ATCOM)에 걸리는 전압은 VCC와 VSS 사이의 중간 레벨로 떨어질 수 있다.

이때, 제2인버트(I2)의 로직 한계는 높은 값을 갖고 있으므로, 상기 제2인버트(I2)의 출력신호의 전위(Vfb)는 신속하게 하이가 된다. 따라서 공통버스(ATCOM)은 제3인버트(I3)에 의해 계속 풀다운되어서 VSS 레벨로 떨어지고 일정시간 후 풀업용 스위칭 소자인 PMOS 트랜지스터(MP)에 의해 다시 VCC 레벨로 풀업된다.

그러므로 공통버스(ATDSUM)는 일정폭 이상의 형태로 출력된다.

그러나, 상기와 같이 동작하는 본 발명에 따른 회로는 래치를 통한 피드백시 공통버스(ATCOM)의 풀다운 속도가 느리다는 단점을 갖는데, 이러한 단점은 지연회로(21)나 제1인버트(I1)의 반응을 불안정하게 하는 요인이 될 수 있기 때문에 억세스 시간이 30ns 이하인 고속 메모리에서 적합(optimum)지 않게 된다.

이와 같은 단점을 극복하기 위하여 개량된 본 발명의 다른 실시예를 첨부한 제6도를 참조하여 살펴보면, 제6도에 도시되어 있는 이회로는 억세스 시간이 30ns 이하인 고속 메모리에서 적합(optimum)하게 사용될 수 있도록 그 구성이 이루어져 있으며, 특히 SRAM에서 적용이 가능하도록 칩 인에이블 신호(CS)에 의한 제어회로가 삽입되어 있다.

이하, 첨부한 제6도의 구성을 상술한 제5도의 구성와 비교하여 살펴보면 다음과 같다.

우선, 지연회로(21A)는 공통버스(ATCOM)의 전위상태를 입력받아 반전출력하는 신호반전수단으로 직렬로 연결된 다단의 인버트 게이트(I13~I17)를 사용하고, 상기 인버트 게이트들(I13~I17)의 최종 출력단(I17)에서 출력되는 신호와 상기 칩 인에이블 신호(CS)를 입력받아 부정 논리곱 연산하여 출력하는 낸드게이트(NAND1)로 이루어 진다. 이때, 상기 낸드게이트(NAND1)의 출력신호가 상기 공통버스(ATCOM)의 풀업수단으로 사용되는 PMOS 트랜지스터(MP)의 온/오프 동작제어를 위한 게이트 입력신호로 제공된다.

또한, 래치부(22A)는 상기 지연회로(21A)의 구성중 낸드게이트(NAND1)에 입력되는 신호반전수단의 신호와 공통버스의 전위를 입력으로 하여 부정논리합 연산하여 출력하는 제1노어게이트(NOR1)와, 상기 제1노어게이트(NOR1)의 출력신호와 상기 칩 인에이블 신호(CS)의 반전신호를 입력받아 부정 논리합 연산하여 출력하는 제2노어 게이트(NOR2)로 이루어진다.

상기 노어 게이트(NOR1)의 구성은 상기 지연회로(21A)의 구성중 낸드게이트(NAND1)에 입력되는 신호반전수단의 신호를 게이트 단자의 입력으로 입력받아 온/오프 동작하는 PMOS 트랜지스터(MPB)와, 상기 PMOS 트랜지스터(MPB)의 드레인 단자에 소스단자가 연결되고 상기 지연회로(21A)에 입력되는 신호를 온/오프 동작제어신호로 게이트 단자에 입력받는 PMOS 트랜지스터(MPA)와, 상기 PMOS 트랜지스터(PMA)의 드레인 단자에 드레인 단자가 연결되고 상기 PMOS 트랜지스터(MPA)의 게이트 단자에 입력받는 신호를 게이트 단자에 입력받아 상기 PMOS 트랜지스터(MPA)와 반동적으로 온/오프 동작하는 NMOS 트랜지스터(MPA)와, 드레인 단자가 상기 PMOS 트랜지스터(MPA)의 드레인 단자에 연결되며 상기 PMOS 트랜지스터(MPB)의 게이트 단자에 입력되는 신호를 게이트 단자에 입력받아 상기 PMOS 트랜지스터(MPB)와 반동적으로 온/오프 동작하는 NMOS 트랜지스터(MPB)로 이루어진다.

상기와 같이 구성되는 본 발명의 다른 실시예는 첨부한 제5도의 설명에서 언급한 실시예와 비교할때, 피드백용 래치의 구성이 두개의 노어게이트로 구성되어 있다는 점으로써, 입력측의 노어 게이트(NOR1)의 한쪽 입력은 공통버스(ATCOM)의 전위이며 이 입력에 대해서는 높은 전류구동력을 갖도록 설계되어 있다. 또한, 다른 입력은 상기 공통버스(ATCOM)에 걸리는 전위의 반전신호이고 이 입력에 대해서는 VCC/2 근처의 로직한게를 갖도록 되어 있다. 출력부인 제2노어 게이트(NOR2)는 그 상세구성을 도시하지는 않았으나 이를 구성하는 PMOS 트랜지스터의 전류구동력은 작게, NMOS 트랜지스터의 전류구동력은 크게 구성되어 있다.

상기와 같이 구성되는 본 발명에 따른 다른 실시예의 동작을 살펴보면, 정적인 상태(Static state)에서 래치부(22A)내의 제1노어 게이트(NOR1)의 출력신호(Vfb)의 전위상태는 로우이고, 제2노어 게이트(NOR2)는 작은 PMOS 트랜지스터는 공통버스(ATCOM)을 하이상태로 유지해 준다.

또한, 정상적인 상태에서 인에이블 신호(CS)의 상태는 하이상태를 유지한다.

만약, 쇼트(Short) 펄스 입력에 의해 공통버스(ATCOM)에 걸리는 전압이 VCC와 VSS사이의 임의의 전위로 떨어지면 제1노어 게이트(NOR1)의 저항비에 의해 출력신호(Vfb)가 로우에서 하이로 변화한다.

이때, 지연회로(21A)의 낸드게이트(NAND1)의 입력신호중 인버트 지연수단(I13~I17)의 최종 출력단(I17)에서 출력되는 신호(ATDB)가 로우이므로 NMOS 트랜지스터(MNB)는 턴오프 되고, PMOS 트랜지스터(MPB)는 턴온되어 있다.

PMOS 트랜지스터(MPA)가 NMOS 트랜지스터(MNA)보다 훨씬 크게 사이즈되어 있어서, 공통버스(ATCOM)이 VCC/2이 근처에 있더라도 제1노어 게이트(NOR1)의 출력신호(Vfb)는 신속히 하이로 천이한다.

따라서, 제2노어 게이트(NOR2)의 큰 NMOS 트랜지스터가 상기 공통버스(ATCOM)을 빠른 속도로 풀다운한다. 지연회로를 거쳐서 일정시간 후 상기 낸드게이트(NAND1)의 입력신호중 인버트 지연수단(I13~I17)의 최종 출력단(I17)에서 출력되는 신호(ATDB)의 상태가 하이로 바뀌면 제1노어 게이트(NOR1)를 구성하고 있는 PMOS 트랜지스터(MPB)는 턴오프되고 NMOS 트랜지스터(MNB)가 턴온되어서 상기 제1노어 게이트(NOR1)의 출력신호(Vfb)는 로우상태로 천이된다.

따라서, 도시하지는 않았지만 제2노아 게이트(NOR2)의 내부에 구성되어 있는 NMOS 트랜지스터가 턴오프되고, PMOS 트랜지스터가 턴온된다.

그에따라 낸드게이트(NAND1)의 출력이 로우가 되어서 공통버스(ATCOM)의 풀업용 스위칭 소자인 PMOS 트랜지스터(MP)가 턴온되므로 상기 공통버스(ATCOM)는 다시 하이로 천이된다.

이상의 기능들에 의해 상기 공통버스(ATCOM)은 정상적인 입력에 대해서와 마찬가지의 특성으로 출력된다.

결론적으로 첨부한 제5도와 제6도에 도시되어 있는 본 발명에 따른 회로를 사용하면 입력상태의 변화에 관계없이 정확한 기준 클럭을 생성할 수 있으며, 추가적인 지연 요인이 없이 쇼트(Short) 펄스를 제거할 수 있다.

Claims

어드레스 입력의 변화를 감지하여 각종 프리차지 신호 또는 활성화 신호의 기준이 되는 클럭을 발생시키는 회로에 있어서, 상기 어드레스 변화를 감지하여 발생된 각각의 신호를 논리합하여 공통단자로 출력하는 논리합 수단과; 상기 공통단자로 출력된 논리합 신호를 일정 시간동안 지연시켜 출력하는 지연수단과; 상기 지연수단의 출력신호에 의해 상기 논리합 수단의 출력전위를 풀업시키는 풀업수단; 및 상기 논리합 수단의 출력에 연결되어 상기 지연수단에 입력되는 신호를 안정화하기 위한 래치수단을 포함하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로.
제1항에 있어서, 상기 논리합 수단의 출력단에 걸리는 전압신호를 입력받아 상기 프리차지 및 활성화 신호를 구동하기 위한 버퍼링 수단을 더 포함하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로.
제1항에 있어서, 상기 어드레스 변화를 감지하여 발생된 각각의 신호에 따라 온/오프 동작이 수행되어 상기 논리합 수단에 실제적인 검출신호를 제공하는 스위칭 수단을 더 포함하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
제1항에 있어서, 상기 래치수단은 상기 지연수단에 입력되는 전압신호를 피드백 기능을 수행하도록 래치하여 상기 논리합 수단의 출력단에 인가하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
제4항에 있어서, 상기 래치수단은 버퍼의 기능을 갖는 신호반전수단을 사용하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
제5항에 있어서, 상기 래치수단은 상기 지연수단에 입력되는 전압신호를 입력받아 반전시키는 제1인버터; 및 상기 제1인버터의 출력신호를 반전시켜 상기 논리합수단의 출력단에 걸어주는 제2인버터로 이루어지는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
제6항에 있어서, 상기 제1인버터는 상기 버퍼링 수단에 비하여 높은 전류 구동력을 가지는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생 회로.
제1항에 있어서, 상기 논리합수단은 와이어드 OR회로를 적용하여 사용하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
상기 와이어드 OR회로는 상기 스위칭수단이 병렬적으로 구성되어 공통버스선에 연결되는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
제1항에 있어서, 상기 지연수단은 직렬로 연결된 다단의 인버터 게이트를 사용하여 구성한 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
제1항에 있어서, 상기 풀업 수단은 상기 지연수단의 출력신호에 따라 온/오프 동작하여 온동작시 상기 논리합 수단의 출력전위를 풀업시키는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 동기적으로 프리차지 및 활성화되는 메모리의 기준 클럭 발생회로.
어드레스 데이터를 입력받아 데이터의 변화를 검출하고 검출된 데이터의 변화에 대응하여 메모리의 동작에 필요한 각종 프리차지 신호 또는 활성화 신호의 기준이 되는 클럭을 발생시키는 회로중 칩인에이블 신호를 갖는 SRAM에 적합한 기준 클럭 발생회로에 있어서, 상기 어드레스 변화를 감지하여 발생된 각각의 신호를 논리합하는 논리합 수단과; 상기 논리합 수단의 출력단에 걸리는 전압신호를 입력으로 하여 설정된 소정의 시간동안 지연하고 상기 지연된 신호와 상기 칩인에이블 신호를 부정 논리곱하여 출력하는 지연수단과; 상기 지연수단의 출력신호에 따라 온오프 동작하여 온동작시 상기 논리합수단의 출력단을 소정 전압으로 풀업하는 풀업수단; 및 상기 칩인에이블 신호와 상기 지연수단에서 지연된 신호를 입력받아 상기 지연수단에 입력되는 전압신호를 래치하여 상기 논리합수단의 출력단에 걸어주는 래치수단을 포함하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 SRAM의 기준 클럭 발생회로.
제12항에 있어서, 상기 지연수단은 직렬로 연결된 다단의 인버터 게이트와, 상기 다단의 인버터 게이트들의 최종 출력단에서 출력되는 신호와 상기 칩 인에이블 신호를 입력받아 부정 논리곱 연산하여 출력하는 낸드게이트로 이루어지는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 SRAM의 기준 클럭 발생회로.
제12항 또는 제13항에 있어서, 상기 래치 수단은 상기 지연수단의 구성 중 낸드 게이트에 입력되는 신호지연수단의 신호와 공통버스의 전위를 입력으로 하여 부정논리합 연산하여 출력하는 제1부정 논리합 수단과; 상기 제1부정 논리합 수단의 출력신호와 상기 칩 인에이블 신호의 반전신호를 입력받아 부정 논리합 연산하여 출력하는 제2부정 논리합 수단으로 이루어지는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 SRAM의 기준 클럭 발생회로.
제12항에 있어서, 상기 논리합수단의 출력단에 걸리는 전압신호를 입력받아 상기 프리차지 및 활성화 신호를 구동하기 위한 버퍼링 수단을 더 포함하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 SRAM의 기준 클럭 발생회로.
제14항에 있어서, 상기 제1부정 논리합 수단은 제1PMOS 트랜지스터(MPA)와 제1NMOS 트랜지스터(MNA)의 각 게이트 단자가 공통으로 묶여 있으며 드레인 단자가 공통으로 묶여있는 CMOS 인버터와; 소정 크기의 구동전압을 소스단자에 입력받고 드레인 단자가 상기 CMOS 인버터내부의 상기 제1PMOS 트랜지스터(MPA)의 소스단자에 연결되어 있는 제2PMOS 트랜지스터(MPB); 및 게이트 단자가 상기 제2PMOS 트랜지스터(MPB)의 게이트 단자와 공통으로 묶여 있으며 드레인 단자가 상기 CMOS 인버터를 구성하는 트랜지스터의 공통 드레인 단자에 연결되어 있는 제2NMOS 트랜지스터(NMB)로 구성되어, 상기 CMOS 인버터의 게이트 단자와 제2PMOS 트랜지스터(MPB)의 게이트 단자에 걸리는 신호를 부정 논리합 연산을 위한 입력신호로 사용하고 연산치를 출력하는 단자는 상기 CMOS 인버터를 구성하는 트랜지스터의 공통 드레인 단자를 사용하는 것을 특징으로 하는 비동기적으로 프리차지 및 활성화되는 SRAM의 기준 클럭 발생회로.