KR100922696B1 - 클럭 기반의 데이터 저장 장치와, 듀얼 펄스 생성 장치와,데이터 저장 장치 - Google Patents

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Abstract

본 발명은 듀얼 펄스 생성 장치와, 두 개의 선행 충/방전 다이나믹노드를 갖는 데이터 저장 장치와, 이들을 포함하는 클럭 기반의 데이터 저장 장치가 개시되어 있다. 본 발명의 클럭 기반의 데이터 저장 장치는, 클럭신호를 지연시킨 후, 상기 지연시킨 지연클럭신호를 이용하여 상기 클럭신호의 천이 시에, 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 듀얼펄스생성부와, 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부와, 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부와, 상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함한다.
Figure R1020080007162
플립플롭, 다이나믹노드, 캐패시턴스, 듀얼

Description

클럭 기반의 데이터 저장 장치와, 듀얼 펄스 생성 장치와, 데이터 저장 장치{CLOCK BASED DATA STORAGE ELEMENT AND DUAL PULSE GENERATION ELEMENT AND DATA STORAGE ELEMENT}
본 발명은 클럭 기반의 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 내부의 캐패시턴스를 줄이고 출력단의 적재를 개선하여 스위칭 속도를 향상시키고, 소비전력의 절감하고 효율적으로 사용할 수 있는 클럭 기반의 데이터 저장 장치와 듀얼 펄스 생성 장치 및 데이터 저장 장치에 관한 것이다.
도 1은 종래의 하이브리드 래치 플립플롭(Hybrid Latch Flip Flop; 이하 "HLFF"라 칭함)의 회로도이다. 도 1을 참조하면, HLFF는, 다이내믹 프론트 단(dynamic front stage)과 스태틱 백단(static back stage)으로 구성된다. 도 1과 같은 HLFF에서 클럭신호(Ck)가 하이레벨(high level)에서 로우레벨(low level)로 천이하면, 3개의 인버터에 의한 반전 지연된 지연역클럭신호(CkDB)의 지연시간동안 입력데이터(D)는 프론트 단에 전달되며, 프론트 단은 충전(charge) 또는 방전(discharge) 또는 그 전 상태를 유지하게 되고, 백 단은 이전의 논리상태(풀업 또는 풀다운)를 그대로 유지한다. 클럭신호(Ck)가 로우레벨에서 하이레벨로 천이하 면, 프론트 단은 더 이상 입력데이터(D)를 받아들이지 않고, 백단은 이 전의 논리상태를 백 단에 전달하여 출력시킨다.
도 2는 종래의 세미 다이나믹 플립플롭(Semi Dynamic Flip Flop; 이하 "SDFF"라 칭함)의 회로도이다. 도 2를 참조하면, SDFF는, 프리차지 단과 출력버퍼 단으로 구성되어 있다. 도 2와 같은 SDFF에서 입력데이터(D)가 논리 하이 일 때, 프리차지 단은 모두 방전되어 출력(Q)은 논리 하이상태(풀업)가 되고, 입력데이터(D)가 논리로우 일 때, 프리차지 단이 논리하이 상태로 차지되어 출력(Q)은 논리 로우상태(풀다운)가 된다.
이상 전술한 바와 같은, 종래의 HLFF, SDFF는, 도 1 및 도 2를 통해 알 수 있듯이, 하나의 다이나믹 노드(X)를 구비하여 하나의 다이나믹 노드(X)가 출력트랜지스터 P채널과 N채널에 공통으로 연결되기 때문에, 풀업과 풀다운 천이와 관계없이 항상 발생하는 내부의 큰 캐패시턴스를 발생하게 된다. 이에, 종래의 플립플롭은 항상 발생하는 내부의 큰 캐패시턴스에 의해 스위칭 속도가 느려지고, 전력누수가 발생하게 되며, 출력단의 트랜지스터의 적재구조의 방전경로에 의해 동작속도가 느려지는 문제점을 갖는다.
본 발명은 상기한 사정을 감안하여 창출된 것으로서, 본 발명에서 도달하고자 하는 목적은 클럭신호를 지연시킨 후, 상기 지연시킨 지연클럭신호를 이용하여 상기 클럭신호의 천이 시에, 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 듀얼펄스생성부와, 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부와, 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부와, 상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치를 제공하는 데 있다.
본 발명은 상기한 사정을 감안하여 창출된 것으로서, 본 발명에서 도달하고자 하는 다른 목적은 클럭신호를 지연시키기 위한 적어도 하나의 인버터를 포함하는 클럭지연부와, 상기 클럭지연부에서 지연시킨 지연클럭신호를 이용하여, 상기 클럭신호의 천이 시에 상기 클럭신호의 반전에 대응하는 제1클럭신호를 제1출력단을 통해 출력하고 상기 클럭신호에 대응하는 제2클럭신호를 제2출력단을 통해 출력하는 클럭출력부를 포함하는 것을 특징으로 하는 듀얼 펄스 생성 장치를 제공하는 데 있다.
본 발명은 상기한 사정을 감안하여 창출된 것으로서, 본 발명에서 도달하고자 하는 또 다른 목적은 입력되는 클럭신호에 기초하여 제1클럭신호가 입력되는 경우를 제외한 나머지 경우에 선행 충전되는 제1다이나믹노드를 포함하며, 상기 제1클럭신호가 입력되는 경우 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부와, 입력되는 클럭신호에 기초하여 제2클럭신호가 입력되는 경우를 제외한 나머지 경우에 선행 방전되는 제2다이나믹노드를 포함하며, 상기 제2클럭신호가 입력되는 경우 입력되는 상기 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부와, 상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함하는 것을 특징으로 하는 데이터 저장 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제 1 관점에 따른 클럭 기반의 데이터 저장 장치는, 클럭신호를 지연시킨 후, 상기 지연시킨 지연클럭신호를 이용하여 상기 클럭신호의 천이 시에, 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 듀얼펄스생성부; 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부; 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부; 및 상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함한다.
바람직하게는, 상기 듀얼펄스생성부는, 상기 클럭신호의 폴링(falling)시에 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력할 수 있다.
바람직하게는, 상기 듀얼펄스생성부는, 상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 풀업부로 상기 제2클럭신호에 대응하는 신호를 출력하고, 상기 풀다운부로 상기 제1클럭신호에 대응하는 신호를 출력할 수 있다.
바람직하게는, 상기 듀얼펄스생성부는, 상기 클럭신호를 지연시키기 위한 적어도 하나의 인버터를 포함하는 클럭지연부와, 상기 풀업부로 신호를 출력하는 제1출력단과, 상기 풀다운부로 신호를 출력하는 제2출력단과, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되는 제1풀업트랜지스터와, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 상기 클럭신호가 입력되는 클럭입력단에 연결되며 드레인단이 상기 제1풀업트랜지스터의 드레인단과 연결되는 제1패스트랜지스터와, 입력단이 상기 제1풀업트랜지스터 및 상기 제1패스트랜지스터의 드레인단에 연결되고 출력단이 상기 제1출력단에 연결되어 반전된 상기 제1클럭신호를 출력하는 반전인버터와, 상기 반전인버터에서 출력되는 상기 제1클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되고 드레인단이 상기 반전인버터의 입력단 및 상기 제2출력단에 연결되는 키퍼트랜지스터를 포함할 수 있다.
바람직하게는, 상기 제1풀업트랜지스터와 상기 키퍼트랜지스터는 P채널 트랜지스터이며, 상기 제1패스트랜지스터는 N채널 트랜지스터일 수 있다.
바람직하게는, 상기 풀업부는, 상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 듀얼펄스생성부로부터 출력되는 신호에 의해 선행 충전되는 제1다이나믹노드를 포함하며, 상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 상기 입력데이터신호에 기초하여 상기 제1다이나믹노드를 통해 상기 풀업 출력신호를 상기 출력단으로 출력할 수 있다.
바람직하게는, 상기 풀업부는, 상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 로우(low)인 경우 상기 제1다이나믹노드를 통해 상기 풀업 출력신호를 상기 출력단으로 출력할 수 있다.
바람직하게는, 상기 풀업부는, 상기 듀얼펄스생성부의 제1출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 제1다이나믹노드에 연결되는 제2풀업트랜지스터와, 상기 듀얼펄스생성부의 제1출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제1다이나믹노드에 연결되는 제2패스트랜지스터와, 상기 제2풀업트랜지스터 및 제2패스트랜지스터의 드레인단을 연결하는 상기 제1다이나믹노드에 게이트단이 연결되고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 출력단에 연결되는 제1출력트랜지스터를 포함할 수 있다.
바람직하게는, 상기 제2풀업트랜지스터와 상기 제1출력트랜지스터는 P채널 트랜지스터이며, 상기 제2패스트랜지스터는 N채널 트랜지스터일 수 있다.
바람직하게는, 상기 풀다운부는, 상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 듀얼펄스생성부로부터 출력되는 신호에 의해 선행 방전되는 제2다이나믹노드를 포함하며, 상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 상기 입력데이터신호에 기초하여 상기 제2다이나믹노드를 통해 상기 풀다운 출력신호를 상기 출력단으로 출력할 수 있다.
바람직하게는, 상기 풀다운부는, 상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 하이(high)인 경우 상기 제2다이나믹노드를 통해 상기 풀다운 출력신호를 상기 출력단으로 출력할 수 있다.
바람직하게는, 상기 풀다운부는, 상기 듀얼펄스생성부의 제2출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 제2다이나믹노드에 연결되는 풀다운트랜지스터와, 상기 듀얼펄스생성부의 제2출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제2다이나믹노드에 연결되는 제3패스트랜지스터와, 상기 풀다운트랜지스터 및 제3패스트랜지스터의 드레인단을 연결하는 상기 제2다이나믹노드에 게이트단이 연결되고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 출력단에 연결되는 제2출력트랜지스터를 포함할 수 있다.
바람직하게는, 상기 제3패스트랜지스터는 P채널 트랜지스터이며, 상기 제2출력트랜지스터와 상기 풀다운트랜지스터는 N채널 트랜지스터일 수 있다.
상기 목적을 달성하기 위한 본 발명의 제 2 관점에 따른 듀얼 펄스 생성 장치는 클럭신호를 지연시키기 위한 적어도 하나의 인버터를 포함하는 클럭지연부; 및 상기 클럭지연부에서 지연시킨 지연클럭신호를 이용하여, 상기 클럭신호의 천이 시에 상기 클럭신호의 반전에 대응하는 제1클럭신호를 제1출력단을 통해 출력하고 상기 클럭신호에 대응하는 제2클럭신호를 제2출력단을 통해 출력하는 클럭출력부를 포함한다.
바람직하게는, 상기 클럭출력부는, 상기 클럭신호의 폴링(falling)시에 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력할 수 있다.
바람직하게는, 상기 클럭출력부는, 상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 풀업부로 상기 제2클럭신호에 대응하는 신호를 출력하고, 상기 풀다운부로 상기 제1클럭신호에 대응하는 신호를 출력할 수 있다.
바람직하게는, 상기 클럭출력부는, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되는 제1풀업트랜지스터와, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 상기 클럭신호가 입력되는 클럭입력단에 연결되며 드레인단이 상기 제1풀업트랜지스터의 드레인단과 연결되는 제1패스트랜지스터와, 입력단이 상기 제1 풀업트랜지스터 및 상기 제1패스트랜지스터의 드레인단에 연결되고 출력단이 상기 제1출력단에 연결되어 반전된 상기 제1클럭신호를 출력하는 반전인버터와, 상기 반전인버터에서 출력되는 상기 제1클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되고 드레인단이 상기 반전인버터의 입력단 및 상기 제2출력단에 연결되는 키퍼트랜지스터를 포함할 수 있다.
바람직하게는, 상기 제1풀업트랜지스터와 상기 키퍼트랜지스터는 P채널 트랜지스터이며, 상기 제1패스트랜지스터는 N채널 트랜지스터일 수 있다.
상기 목적을 달성하기 위한 본 발명의 제 3 관점에 따른 데이터 저장 장치는, 입력되는 클럭신호에 기초하여 제1클럭신호가 입력되는 경우를 제외한 나머지 경우에 선행 충전되는 제1다이나믹노드를 포함하며, 상기 제1클럭신호가 입력되는 경우 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부; 입력되는 클럭신호에 기초하여 제2클럭신호가 입력되는 경우를 제외한 나머지 경우에 선행 방전되는 제2다이나믹노드를 포함하며, 상기 제2클럭신호가 입력되는 경우 입력되는 상기 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부; 및 상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함한다.
바람직하게는, 상기 풀업부는, 상기 제1클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 로우(low)인 경우 상기 제1다이나믹노드를 통해 상기 풀업 출력신호를 상기 출력단으로 출력할 수 있다.
바람직하게는, 상기 풀다운부는, 상기 제2클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 하이(high)인 경우 상기 제2다이나믹노드를 통해 상기 풀다운 출력신호를 상기 출력단으로 출력할 수 있다.
바람직하게는, 상기 풀업부는, 상기 제1클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 제1다이나믹노드에 연결되는 제2풀업트랜지스터와, 상기 제1클럭신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제1다이나믹노드에 연결되는 제2패스트랜지스터와, 상기 제2풀업트랜지스터 및 제2패스트랜지스터의 드레인단을 연결하는 상기 제1다이나믹노드에 게이트단이 연결되고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 출력단에 연결되는 제1출력트랜지스터를 포함할 수 있다.
바람직하게는, 상기 풀다운부는, 상기 제2클럭신호를 게이트단으로 입력받고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 제2다이나믹노드에 연결되는 풀다운트랜지스터와, 상기 제2클럭신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제2다이나믹노드에 연결되는 제3패스트랜지스터와, 상기 풀다운트랜지스터 및 제3패스트랜지스터의 드레인단을 연결하는 상기 제2다이나믹노드에 게이트단이 연결되고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 출력단에 연결되는 제2출력트랜지스터를 포함할 수 있다.
바람직하게는, 상기 제3패스트랜지스터와 상기 제2풀업트랜지스터와 상기 제 1출력트랜지스터는 P채널 트랜지스터이며, 상기 풀다운트랜지스터와 상기 제2패스트랜지스터와 상기 제2출력트랜지스터는 N채널 트랜지스터일 수 있다.
이에, 본 발명의 클럭 기반의 데이터 저장 장치와 듀얼 펄스 생성 장치 및 데이터 저장 장치에 의하면, 내부의 캐패시턴스를 줄일 수 있고, NAND게이트와 같은 불필요한 회로소자를 사용할 필요가 없어지며, 제2출력트랜지스터의 소스단에 풀다운 출력신호를 출력하기 위한 또 다른 적어도 하나의 출력트랜지스터를 적재할 필요가 없어져 스위칭 속도를 향상시킬 수 있고, 누수전력의 손실을 방지하여 소비전력을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
도 3은 본 발명에 따른 클럭 기반의 데이터 저장장치의 개략적인 구성도를 나타낸다.
도 3에 도시된 바와 같이, 본 발명에 따른 클럭 기반의 데이터 저장장치는, 클럭신호(Ck)를 지연시킨 후, 지연시킨 지연클럭신호를 이용하여 클럭신호(Ck)의 천이 시에, 클럭신호(Ck)의 반전에 대응하는 제1클럭신호와 클럭신호(Ck)에 대응하는 제2클럭신호를 출력하는 듀얼펄스생성장치(10)와, 듀얼펄스생성장치(10)로부터 출력되는 제1클럭신호와 입력되는 입력데이터신호(D)에 기초하여 풀업 출력신호를 출력단(c)으로 출력하는 풀업부(22), 듀얼펄스생성장치(10)로부터 출력되는 제2클 럭신호와 입력되는 입력데이터신호(D)에 기초하여 풀다운 출력신호를 출력단(c)으로 출력하는 풀다운부(24), 풀업부(22) 및 풀다운부(24)와 출력단(c) 사이에 마련되어, 풀업부(22)와 풀다운부(24)로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부(26)를 포함하는 데이터저장장치(20)로 구성된다. 이러한, 본 발명의 클럭 기반의 데이터 저장장치는 듀얼 펄스 플립플롭(Dual Pulse Flip-Flop : DPFF)이라 할 수 있겠다.
이후, 설명의 편의를 위해, 클럭 기반의 데이터 저장장치의 구성요소인 듀얼펄스생성장치(10)의 명칭을 듀얼펄스생성부(10)로 기재하여 설명하도록 하겠다.
듀얼펄스생성부(10)는, 클럭신호(Ck)의 천이 시 즉, 라이징(rising) 시 또는 폴링(falling) 시 중 어느 하나의 천이 시에 클럭신호(Ck)의 반전에 대응하는 제1클럭신호와 클럭신호(Ck)에 대응하는 제2클럭신호를 출력할 수 있으며, 본 실시예에서는 하이레벨에서 로우레벨로 떨어지는 폴링(falling) 시에 클럭신호(Ck)의 반전에 대응하는 제1클럭신호와 클럭신호(Ck)에 대응하는 제2클럭신호를 출력하는 것으로 설정하도록 한다.
그리고, 듀얼펄스생성부(10)는, 클럭신호(Ck)의 폴링(falling) 시를 제외한 나머지 경우 즉, 로우레벨에서 하이레벨로 올라가는 라이징(rising) 시와 하이레벨을 유지하는 하이레벨상태 및 로우레벨을 유지하는 로우레벨상태에는 풀업부(22)로 제2클럭신호에 대응하는 신호를 출력하고, 풀다운부(24)로 제1클럭신호에 대응하는 신호를 출력하는 것이 바람직하다.
이러한 듀얼펄스생성부(10)는, 클럭신호(Ck)를 지연시키기 위한 적어도 하나 의 인버터를 포함하는 클럭지연부(3)와, 클럭지연부(3)에서 지연시킨 지연클럭신호를 이용하여, 클럭신호(Ck)의 폴링(falling) 시에 클럭신호(Ck)의 반전에 대응하는 제1클럭신호를 제1출력단(b1)을 통해 출력하고 클럭신호(Ck)에 대응하는 제2클럭신호를 제2출력단(b2)을 통해 출력하는 클럭출력부(5)를 포함한다.
풀업부(22)는, 듀얼펄스생성부(10)의 제1출력단(b1)에 연결되어, 클럭신호(Ck)의 폴링(falling) 시를 제외한 나머지 경우에 듀얼펄스생성부(10)로부터 출력되는 신호(제2클럭신호에 대응하는 신호)에 의해 선행 충전되는 제1다이나믹노드를 포함하며, 클럭신호(Ck)의 폴링(falling) 시에 듀얼펄스생성부(10)로부터 출력되는 제1클럭신호와 입력되는 입력데이터신호(D)에 기초하여 제1다이나믹노드를 통해 풀업 출력신호를 출력단(c)으로 출력한다. 여기서, 풀업부(22)는, 클럭신호(Ck)의 폴링(falling) 시에 입력되는 제1클럭신호와 입력데이터신호(D)에 기초하여, 입력데이터신호(D)가 로우(low)인 경우 제1다이나믹노드를 통해 풀업 출력신호를 출력단(c)으로 출력하는 것으로 설정하도록 한다.
풀다운부(24)는, 듀얼펄스생성부(10)의 제2출력단(b2)에 연결되어, 클럭신호(Ck)의 폴링(falling) 시를 제외한 나머지 경우에 듀얼펄스생성부(10)로부터 출력되는 신호(제1클럭신호에 대응하는 신호)에 의해 선행 방전되는 제2다이나믹노드를 포함하며, 클럭신호(Ck)의 폴링(falling) 시에 상기 듀얼펄스생성부(10)로부터 출력되는 제2클럭신호와 입력되는 입력데이터신호(D)에 기초하여 제2다이나믹노드를 통해 풀다운 출력신호를 출력단(c)으로 출력한다. 여기서, 풀다운부(24)는, 클럭신호(Ck)의 폴링(falling) 시에 입력되는 제2클럭신호와 입력데이터신호(D)에 기 초하여, 입력데이터신호(D)가 하이(high)인 경우 제2다이나믹노드를 통해 풀다운 출력신호를 출력단(c)으로 출력하는 것으로 설정하도록 한다.
이에, 본 발명에 따른 클럭 기반의 데이터 저장 장치는, 듀얼펄스생성부(10)에서 클럭신호(Ck)를 지연시킨 지연클럭신호를 이용하여 제1클럭신호와 제2클럭신호를 출력하고, 선행 충/방전을 위한 각 다이나믹노드(제1다이나믹노드, 제2다이나믹노드)를 갖는 풀업부(22)와 풀다운부(24)를 각각 구비하여, 클럭신호(Ck)의 천이 시 입력데이터신호(D)에 따라 제1다이나믹노드를 통한 풀업 신호 또는 제2다이나믹노드를 통한 풀다운신호를 각각 출력함으로써, 하나의 다이나믹노드로 풀업/풀다운 신호를 제어하여 출력하던 종래의 비효율적인 구성을 개선하기 때문에, 내부의 캐패시턴스를 줄이고 출력단의 적재를 개선하여 스위칭 속도를 향상시키고, 소비전력의 절감하여 효율적으로 사용할 수 있다.
이하에서는, 본 발명을 좀 더 상세히 설명하기 위해, 도 4를 참조하여 설명하도록 한다.
클럭지연부(3)는, 클럭신호(Ck)가 입력되는 클럭입력단(a)에 연결되어, 입력되는 클럭신호(Ck)를 지연시키기 위한 적어도 하나의 인버터를 포함한다. 여기서, 클럭지연부(3)는 클럭신호(Ck)를 지연시키기 위한 반전인버터들(I1, I2)를 직렬 연결하는 구성을 갖는 것이 바람직하다.
클럭출력부(5)는, 풀업부(22)로 신호(PS)를 출력하는 제1출력단(b1)과, 풀다운부(24)로 신호(PSB)를 출력하는 제2출력단(b2)과, 클럭지연부(3)에서 출력되는 지연클럭신호(CkD)를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되는 제1풀 업트랜지스터(TU1)와, 클럭지연부(3)에서 출력되는 지연클럭신호(CkD)를 게이트단으로 입력받고 소스단이 클럭신호(Ck)가 입력되는 클럭입력단(a)에 연결되며 드레인단이 제1풀업트랜지스터(TU1)의 드레인단과 연결되는 제1패스트랜지스터(TP1)와, 입력단이 제1풀업트랜지스터(TU1) 및 제1패스트랜지스터(TP1)의 드레인단에 연결되고 출력단이 제1출력단(b1)에 연결되어 반전된 제1클럭신호를 출력하는 반전인버터(I3)와, 반전인버터(I3)에서 출력되는 제1클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되고 드레인단이 반전인버터(I3)의 입력단 및 제2출력단(b2)에 연결되는 키퍼트랜지스터(TK)를 포함한다.
여기서, 제1풀업트랜지스터(TU1)와 키퍼트랜지스터(TK)는 P채널 트랜지스터이며, 제1패스트랜지스터(TP1)는 N채널 트랜지스터인 것이 바람직하다.
이에, 본 발명에 따른 듀얼펄스생성장치인 듀얼펄스생성부(10)의 동작을 설명하면 다음과 같다.
클럭입력단(a)로 입력되는 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때, 클럭지연부(3)에 의해 로우레벨(L)의 클럭신호(Ck)가 지연되어 제1풀업트랜지스터(TU1) 및 제1패스트랜지스터(TP1)의 게이트단으로 하이레벨(H)의 지연클럭신호(CkD)가 인가된다. 이에, 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 로우레벨(L)의 클럭신호(Ck)가 클럭지연부(3)에 의해 지연되는 지연시간동안, 제1풀업트랜지스터(TU1)는 오프되고, 제1패스트랜지스터(TP1)는 온된다. 이에, 클럭신호(Ck)의 로우레벨(L)은 1패스트랜지스터(TP1)를 통해 관통함에 따라, 제2출력단(b2)을 통해 제2클럭신호 즉 로우레벨(L)의 신 호(PSB)가 출력되며, 반전인버터(I3)에 의해 반전된 제1클럭신호 즉 하이레벨(H)의 신호(PS)가 제1출력단(b1)을 통해 출력된다.
클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 로우레벨(L)의 클럭신호(Ck)가 클럭지연부(3)에 의해 지연되는 지연시간이 경과하여 로우레벨(L)상태로 유지되면, 지연클럭신호(CkD) 역시 클럭신호(Ck)와 같이 로우레벨(L)이 되고, 이에 제1풀업트랜지스터(TU1)는 온되고, 제1패스트랜지스터(TP1)는 오프된다. 이에, 소스단의 전원(Vcc)이 제1풀업트랜지스터(TU1)를 통해 관통함에 따라, 제2출력단(b2)을 통해 제1클럭신호에 대응하는 신호 즉 하이레벨(H)의 신호(PSB)가 출력되며, 반전인버터(I3)에 의해 반전된 제2클럭신호에 대응하는 신호 즉 로우레벨(L)의 신호(PS)가 제1출력단(b1)을 통해 출력된다.
클럭신호(Ck)가 로우레벨(L)에서 하이레벨(H)로 라이징(rising)될 때 클럭지연부(3)에 의해 지연되는 지연시간동안, 로우레벨(L)의 지연클럭신호(CkD)에 의해 제1풀업트랜지스터(TU1)는 온되고, 제1패스트랜지스터(TP1)는 오프되는 상태를 유지한다. 이에, 제2출력단(b2)을 통해 하이레벨(H)의 신호(PSB)가 출력되며, 제1출력단(b1)을 통해 반전인버터(I3)에 의해 반전된 로우레벨(L)의 신호(PS)가 출력된다.
클럭신호(Ck)가 로우레벨(L)에서 하이레벨(H)로 라이징(rising)될 때 하이레벨(H)의 클럭신호(Ck)가 클럭지연부(3)에 의해 지연되는 지연시간이 경과하여 하이레벨(H)상태로 유지되면, 지연클럭신호(CkD) 역시 클럭신호(Ck)와 같이 하이레벨(H)이 되고, 이에 제1풀업트랜지스터(TU1)는 오프되고, 제1패스트랜지스터(TP1) 는 온된다. 하지만, 하이레벨(H)의 클럭신호(Ck)는 1패스트랜지스터(TP1)를 관통하지 못하고, 플로팅(floating) 방지를 위한 키퍼트랜지스터(TK)에 의해 제2출력단(b2)을 통해 하이레벨(H)의 신호(PSB) 출력이 유지되며, 제1출력단(b1)을 통해 반전인버터(I3)에 의해 반전된 로우레벨(L)의 신호(PS) 출력이 유지된다.
이에, 클럭신호(Ck)의 레벨상태에 따른 지연클럭신호(CkD)와 풀업부(22)로 출력되는 신호(PS) 및 풀다운부(24)로 출력되는 신호(PSB)의 출력상태를 다음의 표1과 같은 나타낼 수 있다.
표1.
Ck H-L(falling) L L-H(rising) H
지연클럭신호 (CkD) H L L H
PS H (제1클럭신호) L L L
PSB L (제2클럭신호) H H H
이에, 본 발명에 따른 듀얼펄스생성장치인 듀얼펄스생성부(10)는, 클럭지연부(3) 및 두 개의 각 출력단(b1, b2)을 구비하고, 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 하이레벨(H)의 제1클럭신호와 로우레벨(L)의 제2클럭신호를 각 출력단(b1, b2)으로 출력하고, 폴링(falling) 시를 제외한 나머지 경우에는 로우레벨(L)의 신호와 하이레벨(H)의 신호를 각 출력단(b1, b2)으로 출력한다.
여기서, 도 4에서는 듀얼펄스생성부(10)가 세 개의 반전인버터(I1,I2,I3)와 두 개의 P채널 트랜지스터(TU1,TK)와 하나의 N채널 트랜지스터(TP1)를 채택하는 구성을 도시하고 있지만, 이는 일 실시예일 뿐이며, 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 하이레벨(H)의 제1클럭신호와 로우레벨(L)의 제2클럭신호를 각 출력단(b1, b2)으로 출력하고, 폴링(falling) 시를 제외한 나머지 경우에는 로우레벨(L)의 신호와 하이레벨(H)의 신호를 각 출력단(b1, b2)으로 출력할 수 있는 구성이라면 어떠한 회로소자를 채택하여 구성되더라도 본 발명의 범주에 속할 것이다.
풀업부(22)는, 듀얼펄스생성부(10)의 제1출력단(b1)에 게이트단이 연결되어 듀얼펄스생성부(10)에서 출력되는 신호(PS)를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되며 드레인단이 제1다이나믹노드(X)에 연결되는 제2풀업트랜지스터(TU2)와, 듀얼펄스생성부(10)의 제1출력단(b1)에 게이트단이 연결되어 듀얼펄스생성부(10)에서 출력되는 신호(PS)를 게이트단으로 입력받고 소스단이 입력데이터신호(D)가 입력되는 데이터입력단(d)에 연결되며 드레인단이 제1다이나믹노드(X)에 연결되는 제2패스트랜지스터(TP2)와, 제2풀업트랜지스터(TU2) 및 제2패스트랜지스터(TP2)의 드레인단을 연결하는 제1다이나믹노드(X)에 게이트단이 연결되고 소스단이 전원(Vcc)에 연결되며 드레인단이 출력단(c)에 연결되는 제1출력트랜지스터(TO1)를 포함한다.
여기서, 제2풀업트랜지스터(TU2)와 제1출력트랜지스터(TO1)는 P채널 트랜지스터이며, 제2패스트랜지스터(TP2)는 N채널 트랜지스터인 것이 바람직하다.
풀다운부(24)는, 듀얼펄스생성부(10)의 제2출력단(b2)에 게이트단이 연결되어 듀얼펄스생성부(10)에서 출력되는 신호(PSB)를 게이트단으로 입력받고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 제2다이나믹노드(XB)에 연결되는 풀다운트랜지스터(TD)와, 듀얼펄스생성부(10)의 제2출력단(b2)에 게이트단이 연결되어 듀얼펄스생성부(10)에서 출력되는 신호(PSB)를 게이트단으로 입력받고 소스단이 입력데이터신호(D)가 입력되는 데이터입력단(d)에 연결되며 드레인단이 제2다이나믹노드(XB)에 연결되는 제3패스트랜지스터(TP3)와, 풀다운트랜지스터(TD) 및 제3패스트랜지스터(TP3)의 드레인단을 연결하는 제2다이나믹노드(XB)에 게이트단이 연결되고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 출력단(c)에 연결되는 제2출력트랜지스터(TO2)를 포함한다.
제3패스트랜지스터(TP3)는 P채널 트랜지스터이며, 제2출력트랜지스터(TO2)와 풀다운트랜지스터(TD)는 N채널 트랜지스터인 것이 바람직하다.
래치부(26)는, 풀업부(22) 및 풀다운부(24)와 출력단(c) 사이에 마련되어, 풀업부(22)와 풀다운부(24)로부터 출력되는 적어도 하나의 출력신호를 저장한다.
이에, 본 발명에 따른 듀얼펄스생성장치인 듀얼펄스생성부(10) 및 데이터 저장 장치(20)를 포함하는 본 발명의 클럭 기반의 데이터 저장 장치의 동작을 설명하면 다음과 같다.
클럭신호(Ck)가 하이레벨(H)일 때, 듀얼펄스생성부(10)는 로우레벨(L)의 신호(PS)를 제1출력단(b1)을 통해 출력하여 풀업부(22)로 제공하고, 하이레벨(H)의 신호(PSB)를 제2출력단(b2)을 통해 출력하여 풀다운부(24)로 제공한다. 이에, 풀업부(22)의 제2풀업트랜지스터(TU2)는 온되고 제2패스트랜지스터(TP2)는 오프되며, 풀다운부(24)의 풀다운트랜지스터(TD)는 온되고 제3패스트랜지스터(TP3)는 오프된다. 이에, 데이터입력단(d)을 통해 입력되는 입력데이터신호(D)는 풀업부(22)의 제2패스트랜지스터(TP2) 및 풀다운부(24)의 제3패스트랜지스터(TP3)를 통과하지 못하고, 풀업부(22)의 제1다이나믹노드(X)는 하이레벨(H)로 선행 충전되고, 풀다운부(24)의 제2다이나믹노드(XB)는 로우레벨(L)로 선행 방전된다. 그리고, 풀업부(22)의 제1출력트랜지스터(TO1)는 게이트단의 제1다이나믹노드(X)가 하이레벨(H)로 선행 충전됨에 따라 오프되고, 풀다운부(24)의 제2출력트랜지스터(TO2)는 게이트단의 제2다이나믹노드(XB)가 로우레벨(L)로 선행 방전됨에 따라 오프된다. 이때, 출력신호(QB)는 래치부(26)에 의해 유지되는 이전의 출력신호 레벨(하이레벨(H) 또는 로우레벨(L))을 갖고 출력될 것이다.
클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때, 듀얼펄스생성부(10)는, 지연클럭부(3)에 의해 지연되는 지연시간 동안, 하이레벨(H)의 제1클럭신호 즉 하이레벨(H)의 신호(PS)를 제1출력단(b1)을 통해 출력하여 풀업부(22)로 제공하고, 로우레벨(L)의 제2클럭신호 즉 로우레벨(L)의 신호(PSB)를 제2출력단(b2)을 통해 출력하여 풀다운부(24)로 제공한다. 이에, 하이레벨(H)의 신호(PS)에 의해 풀업부(22)의 제2풀업트랜지스터(TU2)는 오프, 제2패스트랜지스터(TP2)온되며, 로우레벨(L)의 신호(PSB)에 의해 풀다운부(24)의 풀다운트랜지스터(TD)는 오프, 제3패스트랜지스터(TP3)는 온된다. 이에, 클럭신호(Ck)의 폴링(falling) 시에 온되는 풀업부(22)의 제2패스트랜지스터(TP2)와 풀다운부(24)의 제3패스트랜지스터(TP3)에 의해 입력데이터신호(D)의 레벨에 상응하는 풀업 또는 풀다운 출력신호를 출력할 수 있다.
예를 들어, 입력데이터신호(D)가 하이레벨(H)인 경우, 풀업부(22)의 제2패스트랜지스터(TP2)는 오프되고 풀다운부(24)의 제3패스트랜지스터(TP3)는 온되어, 풀다운부(24)의 선행 방전된 제2다이나믹노드(XB)는 하이레벨(H)이 되고 이에 따라 제2출력트랜지스터(TO2)가 온된다. 이에, 출력단(c)을 통해 출력되는 출력신호(QB)는 로우레벨(L)의 풀다운 출력신호일 것이고, 래치부(26)는 이 출력신호를 저장할 것이다.
한편, 입력데이터신호(D)가 로우레벨(L)인 경우, 풀다운부(24)의 제3패스트랜지스터(TP3)는 오프되고 풀업부(22)의 제2패스트랜지스터(TP2)는 온되어, 풀업부(22)의 선행 충전된 제1다이나믹노드(X)는 로우레벨(L)이 되고 이에 따라 제1출력트랜지스터(TO1)가 온된다. 이에, 출력단(c)을 통해 출력되는 출력신호(QB)는 하이레벨(H)의 풀업 출력신호일 것이고, 래치부(26)는 이 출력신호를 저장할 것이다.
즉, 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 출력단(c)을 통해 출력되는 출력신호(QB)는, 입력데이터신호(D)의 신호레벨(하이레벨(H) 또는 로우레벨(L))에 따라, 하이레벨(H)인 경우 로우레벨(L)의 풀다운 출력신호이고, 로우레벨(L)인 경우 하이레벨(H)의 풀업 출력신호일 것이다.
클럭신호(Ck)가 로우레벨(L)일 때, 듀얼펄스생성부(10)는 로우레벨(L)의 신호(PS)를 제1출력단(b1)을 통해 출력하여 풀업부(22)로 제공하고, 하이레벨(H)의 신호(PSB)를 제2출력단(b2)을 통해 출력하여 풀다운부(24)로 제공한다. 이에, 풀업 부(22)의 제2풀업트랜지스터(TU2)는 온되고 제2패스트랜지스터(TP2)는 오프되며, 풀다운부(24)의 풀다운트랜지스터(TD)는 온되고 제3패스트랜지스터(TP3)는 오프된다. 이에, 데이터입력단(d)을 통해 입력되는 입력데이터신호(D)는 풀업부(22)의 제2패스트랜지스터(TP2) 및 풀다운부(24)의 제3패스트랜지스터(TP3)를 통과하지 못하고, 풀업부(22)의 제1다이나믹노드(X)는 하이레벨(H)로 선행 충전되고, 풀다운부(24)의 제2다이나믹노드(XB)는 로우레벨(L)로 선행 방전된다. 그리고, 풀업부(22)의 제1출력트랜지스터(TO1)는 게이트단의 제1다이나믹노드(X)가 하이레벨(H)로 선행 충전됨에 따라 오프되고, 풀다운부(24)의 제2출력트랜지스터(TO2)는 게이트단의 제2다이나믹노드(XB)가 로우레벨(L)로 선행 방전됨에 따라 오프된다. 이때, 출력신호(QB)는 래치부(26)에 의해 유지되는 이전의 출력신호 레벨(하이레벨(H) 또는 로우레벨(L))을 갖고 출력될 것이다.
클럭신호(Ck)가 로우레벨(L)에서 하이레벨(H)로 라이징(rising)될 때, 듀얼펄스생성부(10)는, 지연클럭부(3)에 의해 지연되는 지연시간 동안, 로우레벨(L)의 신호(PS)를 제1출력단(b1)을 통해 출력하여 풀업부(22)로 제공하고, 하이레벨(H)의 신호(PSB)를 제2출력단(b2)을 통해 출력하여 풀다운부(24)로 제공한다. 이에, 전술한 하이레벨(H)상태 및 로우레벨(L)상태와 같이, 풀업부(22)의 제1다이나믹노드(X)는 하이레벨(H)로 선행 충전되고, 풀다운부(24)의 제2다이나믹노드(XB)는 로우레벨(L)로 선행 방전된다. 그리고, 풀업부(22)의 제1출력트랜지스터(TO1)는 게이트단의 제1다이나믹노드(X)가 하이레벨(H)로 선행 충전됨에 따라 오프되고, 풀다운부(24)의 제2출력트랜지스터(TO2)는 게이트단의 제2다이나믹노드(XB)가 로우레 벨(L)로 선행 방전됨에 따라 오프된다. 이때, 출력신호(QB)는 래치부(26)에 의해 유지되는 이전의 출력신호 레벨(하이레벨(H) 또는 로우레벨(L))을 갖고 출력될 것이다.
이에, 클럭신호(Ck)의 레벨상태 및 입력데이터신호(D)의 레벨상태에 따른 출력신호(QB)의 출력상태를 다음의 표2와 같은 나타낼 수 있다.
표2.
Ck H-L(falling) L L-H(rising) H
D = H QB = L 이전출력유지 이전출력유지 이전출력유지
D = L QB = H 이전출력유지 이전출력유지 이전출력유지
이에, 본 발명에 따른 데이터 저장 장치(20)는, 두 개의 상호 반전된 클럭신호(PS, PSB)를 입력받고, 각 클럭신호(PS, PSB)에 의해 선행 충/방전되는 각 다이나믹노드(X,XB)를 갖는 풀업부(22)와 풀다운부(24)를 각각 구비하여, 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 각 다이나믹노드(X,XB)가 데이터입력신호의 레벨상태에 따라 풀업 출력 및 풀다운 출력을 각각 제어하도록 하는 구성을 채택함으로써, 데이터입력신호의 레벨상태에 따라 하이레벨(H)인 경우 풀다운부(24)의 제2다이나믹노드(XB)를 통해 로우레벨(L)의 풀다운 출력신호를 출력하고, 로우레벨(L)인 경우 풀업부(22)의 제1다이나믹노드(X)를 통해 하이레벨(H) 의 풀업 출력신호를 출력한다.
이에, 본 발명에 따른 클럭 기반의 데이터 저장 장치에서, 클럭신호(Ck)와 입력데이터신호(D)에 따른 출력신호(QB) 및 출력신호(QB)의 반전에 해당하는 반전출력신호(Q)의 레벨상태를 도 5를 참조하여 설명하면 다음과 같다.
클럭입력단(a)의 클럭신호(Ck)가 폴링(falling)되는 t1 시각에, 입력데이터신호(D)가 하이레벨(H)이므로 출력신호(QB)는 로우레벨(L), 반전출력신호(Q)는 하이레벨(H)이고, 폴링(falling) 시를 제외한 경우는 이전 출력상태를 유지한다. 클럭신호(Ck)가 다음 폴링(falling)되는 t2 시각에, 입력데이터신호(D)가 역시 하이레벨(H)이므로 출력신호(QB)는 로우레벨(L), 반전출력신호(Q)는 하이레벨(H)이고, 폴링(falling) 시를 제외한 경우는 이전 출력상태를 유지한다. 클럭신호(Ck)가 다음 폴링(falling)되는 t3 시각에, 입력데이터신호(D)가 로우레벨(L)이므로 출력신호(QB)는 하이레벨(H), 반전출력신호(Q)는 로우레벨(L)이 되고 폴링(falling) 시를 제외한 경우는 이전 출력상태를 유지한다.
여기서, 도 4에서는 데이터 저장 장치(20)가 두 개의 P채널 트랜지스터(TU2,TO1)와 하나의 N채널 트랜지스터(TP2)를 채택하는 풀업부(22)와, 두 개의 N채널 트랜지스터(TD,TO2)와 하나의 P채널 트랜지스터(TP3)를 채택하는 풀다운부(24)를 채택하는 구성을 도시하고 있지만, 이는 일 실시예일 뿐이다. 즉, 두 개의 상호 반전된 클럭신호(PS, PSB)를 입력받고, 각 클럭신호(PS, PSB)에 의해 선행 충/방전되는 각 다이나믹노드(X,XB)를 구비하여 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 각 다이나믹노드(X,XB)가 데이터입력신호의 레 벨상태에 따라 풀업 출력 및 풀다운 출력을 각각 제어하도록 하는 구성이라면, 어떠한 회로소자를 채택하여 구성되더라고 본 발명의 범주에 속할 것이다.
한편, 전술한 실시예에서는, 본 발명에 따른 클럭 기반의 데이터 저장 장치가 클럭신호(Ck)가 하이레벨(H)에서 로우레벨(L)로 폴링(falling)될 때 출력신호(QB)가 입력데이터신호(D)의 레벨에 따라 결정되는 것을 기준으로 듀얼펄스생성부(10) 및 데이터 저장 장치(20)를 구성하였지만 이는 일 실시예일 뿐이며, 폴링(falling) 시가 아닌 클럭신호(Ck)가 로우레벨(L)에서 하이레벨(H)로 라이징(rising)될 때 출력신호(QB)가 입력데이터신호(D)의 레벨에 따라 결정되는 것을 기준으로 하여 본 발명의 듀얼펄스생성부(10) 및 데이터 저장 장치(20)를 구성하는 것도 물론 본 발명의 범주에 속함이 당연하다.
이상 전술한 바와 같이, 본 발명의 클럭 기반의 데이터 저장 장치에 따르면, 듀얼펄스생성부(10)에서 클럭신호(Ck)를 지연시킨 지연클럭신호를 이용하여 상호 반전된 두 개의 클럭신호(PS, PSB)를 출력하고, 각 클럭신호(PS, PSB)에 의해 선행 충/방전되는 각 다이나믹노드(제1다이나믹노드(X), 제2다이나믹노드(XB))를 갖는 풀업부(22)와 풀다운부(24)를 각각 구비하여, 클럭신호(Ck)의 천이 시 각 다이나믹노드(X,XB)의 선행 충/방전 상태에 기초하여 데이터입력신호의 레벨상태에 따라 풀업 출력 및 풀다운 출력을 각각 제어하도록 하는 구성을 채택함으로써, 하나의 다이나믹노드로 풀업/풀다운 신호를 제어하여 출력하던 종래의 비효율적인 구성을 개선할 수 있다.
즉, 본 발명의 클럭 기반의 데이터 저장 장치에 따르면, 하나의 다이나믹노 드로 풀업/풀다운 신호를 제어하지 않고 풀업 출력 및 풀다운 출력을 각각 제어할 수 있도록 각각의 다이나믹노드(제1다이나믹노드(X), 제2다이나믹노드(XB))를 구비함으로써, 내부의 캐패시턴스를 줄일 수 있고, NAND게이트와 같은 불필요한 회로소자를 사용할 필요가 없어지며, 풀다운부(24)의 제2출력트랜지스터 소스단에 풀다운 출력신호를 출력하기 위한 또 다른 적어도 하나의 출력트랜지스터를 적재할 필요가 없어져 스위칭 속도를 향상시킬 수 있고, 누수전력의 손실을 방지하여 소비전력을 절감할 수 있다.
또한, 본 발명에 따른 듀얼 펄스 생성 장치인 듀얼펄스생성부(10)와 데이터 저장 장치(20)의 전술한 특징적 구성에 의해, 하나의 듀얼펄스생성부(10)에 복수개의 데이터 저장 장치(20)를 연결하여 사용하는 것에 무리가 없으며, 이처럼 하나의 듀얼펄스생성부(10)에 복수개의 데이터 저장 장치(20)를 연결하여 사용하는 경우, 전체적인 소비전력과 레이아웃 배치의 유효면적에서 효율성을 극대화 시킬 수 있다.
지금까지 본 발명을 바람직한 실시 예를 참조하여 상세히 설명하였지만, 본 발명이 상기한 실시 예에 한정되는 것은 아니며, 이하의 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 또는 수정이 가능한 범위까지 본 발명의 기술적 사상이 미친다 할 것이다.
상호 반전된 두 개의 클럭신호(PS, PSB)를 출력하는 듀얼 펄스 생성 장치와, 듀얼 펄스 생성 장치에서 출력되는 각 클럭신호(PS, PSB)에 의해 선행 충/방전되는 각 다이나믹노드(제1다이나믹노드(X), 제2다이나믹노드(XB))를 갖는 풀업부(22)와 풀다운부(24)를 각각 구비하여 클럭신호(Ck)의 천이 시 각 다이나믹노드(X,XB)의 선행 충/방전 상태에 기초하여 데이터입력신호의 레벨상태에 따라 풀업 출력 및 풀다운 출력을 각각 제어하도록 하는 데이터 저장 장치를 포함하여, 내부의 캐패시턴스를 줄일 수 있고, NAND게이트와 같은 불필요한 회로소자를 사용할 필요가 없어지며, 풀다운부의 제2출력트랜지스터 소스단에 풀다운 출력신호를 출력하기 위한 또 다른 적어도 하나의 출력트랜지스터를 적재할 필요가 없어져 스위칭 속도를 향상시킬 수 있고, 누수전력의 손실을 방지하여 소비전력을 절감할 수 있는 본 발명의 클럭 기반의 데이터 저장 장치와 듀얼 펄스 생성 장치 및 데이터 저장 장치를 적용할 경우, 플립플롭과 같은 클럭 기반의 데이터 저장 장치에 매우 큰 진보를 가져올 수 있으며, 적용되는 다양한 전자장치의 시판 또는 영업의 가능성이 충분할 뿐만 아니라 현실적으로 명백하게 실시할 수 있는 정도이므로 산업상 이용가능성이 있는 발명이다.
도 1은 종래의 하이브리드 래치 플립플롭의 회로도이다.
도 2는 종래의 세미-다이나믹 플립플롭의 회로도이다.
도 3은 본 발명에 따른 클럭 기반의 데이터 저장장치에 해당하는 듀얼 펄스 플립플롭의 개략적인 구성도이다.
도 4는 본 발명에 따른 클럭 기반의 데이터 저장장치에 해당하는 듀얼 펄스 플립플롭의 회로도이다.
도 5는 본 발명에 따른 클럭 기반의 데이터 저장장치에서의 클럭에 따른 출력을 보여주는 펄스예시도이다.
<도면의 주요 부분에 대한 부호의 설명>
a : 클럭입력단 b1, b2 : 제1출력단, 제2출력단
c : 출력단 d : 데이터입력단
3 : 클럭지연부 5 : 클럭출력부
22 : 풀업부 24 : 풀다운부
26 : 래치부

Claims (25)

  1. 클럭신호를 지연시킨 후, 상기 지연시킨 지연클럭신호를 이용하여 상기 클럭신호의 천이 시에, 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 듀얼펄스생성부;
    상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부;
    상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부; 및
    상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 듀얼펄스생성부는,
    상기 클럭신호의 폴링(falling)시에 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  3. 제 2 항에 있어서,
    상기 듀얼펄스생성부는,
    상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 풀업부로 상기 제2클럭신호에 대응하는 신호를 출력하고, 상기 풀다운부로 상기 제1클럭신호에 대응하는 신호를 출력하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  4. 제 3 항에 있어서,
    상기 듀얼펄스생성부는,
    상기 클럭신호를 지연시키기 위한 적어도 하나의 인버터를 포함하는 클럭지연부와, 상기 풀업부로 신호를 출력하는 제1출력단과, 상기 풀다운부로 신호를 출력하는 제2출력단과, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되는 제1풀업트랜지스터와, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 상기 클럭신호가 입력되는 클럭입력단에 연결되며 드레인단이 상기 제1풀업트랜지스터의 드레인단과 연결되는 제1패스트랜지스터와, 입력단이 상기 제1풀업트랜지스터 및 상기 제1패스트랜지스터의 드레인단에 연결되고 출력단이 상기 제1출력단에 연결되어 반전된 상기 제1클럭신호를 출력하는 반전인버터와, 상기 반전인버터에서 출력되는 상기 제1클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되고 드레인단이 상기 반전인버터의 입력단 및 상기 제2출력단에 연결되는 키퍼트랜지스터를 포함하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  5. 제 4 항에 있어서,
    상기 제1풀업트랜지스터와 상기 키퍼트랜지스터는 P채널 트랜지스터이며, 상기 제1패스트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 풀업부는,
    상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 듀얼펄스생성부로부터 출력되는 신호에 의해 선행 충전되는 제1다이나믹노드를 포함하며, 상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 상기 입력데이터신호에 기초하여 상기 제1다이나믹노드를 통해 상기 풀업 출력신호를 상기 출력단으로 출력하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 풀업부는,
    상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 로우(low)인 경우 상기 제1다이나믹노드를 통해 상기 풀업 출력신호를 상기 출력단으로 출력하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  8. 제 6 항에 있어서,
    상기 풀업부는,
    상기 듀얼펄스생성부의 제1출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 제1다이나믹노드에 연결되는 제2풀업트랜지스터와, 상기 듀얼펄스생성부의 제1출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제1다이나믹노드에 연결되는 제2패스트랜지스터와, 상기 제2풀업트랜지스터 및 제2패스트랜지스터의 드레인단을 연결하는 상기 제1다이나믹노드에 게이트단이 연결되고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 출력단에 연결되는 제1출력트랜지스터를 포함하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 제2풀업트랜지스터와 상기 제1출력트랜지스터는 P채널 트랜지스터이며, 상기 제2패스트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  10. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 풀다운부는,
    상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 상기 듀얼펄스생성부로부터 출력되는 신호에 의해 선행 방전되는 제2다이나믹노드를 포함하며, 상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 상기 입력데이터신호에 기초하여 상기 제2다이나믹노드를 통해 상기 풀다운 출력신호를 상기 출력단으로 출력하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  11. 제 10 항에 있어서,
    상기 풀다운부는,
    상기 클럭신호의 상기 폴링(falling) 시에 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 하이(high)인 경우 상기 제2다이나믹노드를 통해 상기 풀다운 출력신호를 상기 출력단으로 출력하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  12. 제 10 항에 있어서,
    상기 풀다운부는,
    상기 듀얼펄스생성부의 제2출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 제2다이나믹노드에 연결되는 풀다운트랜지스터와, 상기 듀얼펄스생성부의 제2출력단에서 출력되는 신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제2다이나믹노드에 연결되는 제3패스트랜지스터와, 상기 풀다운트랜지스터 및 제3패스트랜지스터의 드레인단을 연결하는 상기 제2다이나믹노드에 게이트단이 연결되고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 출력단에 연결되는 제2출력트랜지스터를 포함하는 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  13. 제 12 항에 있어서,
    상기 제3패스트랜지스터는 P채널 트랜지스터이며, 상기 제2출력트랜지스터와 상기 풀다운트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 클럭 기반의 데이터 저장 장치.
  14. 클럭신호를 지연시키기 위한 적어도 하나의 인버터를 포함하는 클럭지연부; 및
    상기 클럭지연부에서 지연시킨 지연클럭신호를 이용하여, 상기 클럭신호의 천이 시에 상기 클럭신호의 반전에 대응하는 제1클럭신호를 제1출력단을 통해 출력하고 상기 클럭신호에 대응하는 제2클럭신호를 제2출력단을 통해 출력하는 클럭출력부를 포함하는 것을 특징으로 하는 듀얼 펄스 생성 장치.
  15. 제 14 항에 있어서,
    상기 클럭출력부는,
    상기 클럭신호의 폴링(falling)시에 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 것을 특징으로 하는 듀얼 펄스 생성 장치.
  16. 제 15 항에 있어서,
    상기 클럭출력부는,
    상기 클럭신호의 상기 폴링(falling) 시를 제외한 나머지 경우에 외부의 풀업부로 상기 제2클럭신호에 대응하는 신호를 출력하고, 외부의 풀다운부로 상기 제1클럭신호에 대응하는 신호를 출력하는 것을 특징으로 하는 듀얼 펄스 생성 장치.
  17. 제 15 항에 있어서,
    상기 클럭출력부는,
    상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되는 제1풀업트랜지스터와, 상기 클럭지연부에서 출력되는 상기 지연클럭신호를 게이트단으로 입력받고 소스단이 상기 클럭신호가 입력되는 클럭입력단에 연결되며 드레인단이 상기 제1풀업트랜지스터의 드레인단과 연결되는 제1패스트랜지스터와, 입력단이 상기 제1풀업트랜지스터 및 상기 제1패스트랜지스터의 드레인단에 연결되고 출력단이 상기 제1출력단에 연결되어 반전된 상기 제1클럭신호를 출력하는 반전인버터와, 상기 반전인버터에서 출력되는 상기 제1클 럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되고 드레인단이 상기 반전인버터의 입력단 및 상기 제2출력단에 연결되는 키퍼트랜지스터를 포함하는 것을 특징으로 하는 듀얼 펄스 생성 장치.
  18. 제 17 항에 있어서,
    상기 제1풀업트랜지스터와 상기 키퍼트랜지스터는 P채널 트랜지스터이며, 상기 제1패스트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 듀얼 펄스 생성 장치.
  19. 입력되는 클럭신호에 기초하여 제1클럭신호가 입력되는 경우를 제외한 나머지 경우에 선행 충전되는 제1다이나믹노드를 포함하며, 상기 제1클럭신호가 입력되는 경우 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부;
    입력되는 클럭신호에 기초하여 제2클럭신호가 입력되는 경우를 제외한 나머지 경우에 선행 방전되는 제2다이나믹노드를 포함하며, 상기 제2클럭신호가 입력되는 경우 입력되는 상기 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부; 및
    상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함하는 것을 특징으로 하는 데이터 저장 장치.
  20. 제 19 항에 있어서,
    상기 풀업부는,
    상기 제1클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 로우(low)인 경우 상기 제1다이나믹노드를 통해 상기 풀업 출력신호를 상기 출력단으로 출력하는 것을 특징으로 하는 데이터 저장 장치.
  21. 제 19 항에 있어서,
    상기 풀다운부는,
    상기 제2클럭신호와 입력되는 상기 입력데이터신호에 기초하여, 상기 입력데이터신호가 하이(high)인 경우 상기 제2다이나믹노드를 통해 상기 풀다운 출력신호를 상기 출력단으로 출력하는 것을 특징으로 하는 데이터 저장 장치.
  22. 제 20 항에 있어서,
    상기 풀업부는,
    상기 제1클럭신호를 게이트단으로 입력받고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 제1다이나믹노드에 연결되는 제2풀업트랜지스터와, 상기 제1클럭신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제1다이나믹노드에 연결되는 제2패스트랜지스터와, 상기 제2풀업트랜지스터 및 제2패스트랜지스터의 드레인단을 연결하는 상기 제1다이 나믹노드에 게이트단이 연결되고 소스단이 전원(Vcc)에 연결되며 드레인단이 상기 출력단에 연결되는 제1출력트랜지스터를 포함하는 것을 특징으로 하는 데이터 저장 장치.
  23. 제 21 항에 있어서,
    상기 풀다운부는,
    상기 제2클럭신호를 게이트단으로 입력받고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 제2다이나믹노드에 연결되는 풀다운트랜지스터와, 상기 제2클럭신호를 게이트단으로 입력받고 소스단이 상기 입력데이터신호가 입력되는 데이터입력단에 연결되며 드레인단이 제2다이나믹노드에 연결되는 제3패스트랜지스터와, 상기 풀다운트랜지스터 및 제3패스트랜지스터의 드레인단을 연결하는 상기 제2다이나믹노드에 게이트단이 연결되고 소스단이 그라운드(Gnd)에 연결되며 드레인단이 상기 출력단에 연결되는 제2출력트랜지스터를 포함하는 것을 특징으로 하는 데이터 저장 장치.
  24. 제 22 항에 있어서,
    상기 제2풀업트랜지스터와 상기 제1출력트랜지스터는 P채널 트랜지스터이며, 상기 제2패스트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 데이터 저장 장치.
  25. 제 23 항에 있어서,
    상기 제3패스트랜지스터는 P채널 트랜지스터이며, 상기 제2출력트랜지스터와 상기 풀다운트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 데이터 저장 장치.
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