KR20220143272A - 직렬 스택 구조의 트랜지스터들을 포함하는 플립 플롭 - Google Patents

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KR20220143272A
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황현철
김민수
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삼성전자주식회사
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Abstract

본 개시의 기술적 사상에 따른 플립 플롭은, 직렬 스택 구조를 형성하는 적어도 둘 이상의 PMOS 트랜지스터들에 기반하여, 클락 신호의 전압 레벨에 따라 전압 전원 노드와 제1 노드 사이의 전기적 연결을 형성하여 상기 제1 노드를 차지하는 프리차지 회로, 입력 신호와 상기 클럭 신호에 기반하여 상기 제1 노드와 접지 노드 사이의 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로, 및 상기 제1 노드의 전압 레벨에 기반하여 충전되거나 또는 방전되는 제2 노드를 포함할 수 있다.

Description

직렬 스택 구조의 트랜지스터들을 포함하는 플립 플롭{FLIP FLOP INCLUDING SERIAL STACK STRUCTURE TRANSISTORS}
본 개시의 기술적 사상은 플립 플롭에 관한 것으로, 자세하게는 직렬 스택 구조의 트랜지스터들을 포함하는 플립 플롭에 관한 것이다.
집적 회로는 복수의 순차 회로들을 포함할 수 있다. 순차 회로는 입력된 데이터 및 이전에 저장된 데이터를 기초로 출력 데이터를 출력하는 회로를 지칭할 수 있다. 순차 회로는, 예를 들어, 래치(Latch), 플립 플롭(Flip Flop, FF) 또는 집적 클록 게이팅 셀(Integrated Clock Gating Cell, ICG cell)일 수 있다. 순차 회로의 출력은 집적 회로의 기능을 수행하기 위한 조합 논리 회로에 입력될 수 있고, 조합 논리 회로의 출력은 다른 순차 회로에 입력될 수 있다.
집적 회로가 고도화됨에 따라 조합 논리 회로가 수행하는 논리 연산의 연산량이 증가하므로, 순차 회로의 출력이 조합 논리 회로에 전달되고, 조합 논리 회로에서 다음 순차 회로에 전달될 때까지 지연 시간이 길어질 수 있다. 이를 위하여, 다이나믹(dynamic) 회로와 스태틱(static) 회로가 결합된 형태인 세미 다이나믹 플립 플롭이 널리 채택되고 있다.
다만, 스태틱 회로의 입력 노드가 디스차지 되는 속도 및 스태틱 회로가 디스차지 되는 속도에 따라 글리치가 발생되고, 글리치 발생에 따라 모든 소자들이 턴-온되어 전력 소모가 발생되는 문제점이 있다.
본 개시의 기술적 사상은 플립 플롭에 관한 것으로서, 구체적으로, 직렬 스택 구조의 트랜지스터들을 포함하는 플립 플롭이 제공된다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 플립 플롭은, 직렬 스택 구조를 형성하는 적어도 둘 이상의 PMOS 트랜지스터들에 기반하여, 클럭 신호의 전압 레벨에 따라 전원 전압 노드와 제1 노드 사이의 전기적 연결을 형성하여 상기 제1 노드를 차지하는 프리차지 회로, 입력 신호와 상기 클럭 신호에 기반하여 상기 제1 노드와 접지 노드 사이의 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로, 및 상기 제1 노드의 전압 레벨에 기반하여 충전되거나 또는 방전되는 제2 노드를 포함할 수 있다.
본 개시의 다른 측면에 따른 다이나믹 플립 플롭은,클럭 신호의 위상 천이 및 입력 신호에 기반하여 정적 회로 입력 신호를 생성하는 동적 회로, 및 상기 동적 회로로부터 제공되는 상기 정적 회로 입력 신호에 기반하여, 상기 클럭 신호에 동기화된 출력 신호를 생성하는 정적 회로를 포함하고, 상기 동적 회로는, 상기 정적 회로 입력 신호를 전달하는 제1 노드와 전원 전압 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 차지하는 프리차지 회로, 및 상기 제1 노드와 접지 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로를 더 포함하고, 상기 프리차지 회로는, 직렬로 연결되는 복수의 PMOS 트랜지스터들을 포함할 수 있다.
본 개시의 다른 측면에 따른 플립 플롭은,클럭 신호를 반전하여 반전 클럭 신호를 생성하기 위한 클럭 인버터 회로, 입력 신호 및 상기 반전 클럭 신호에 기반하여 제1 노드와 전원 전압 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 차지하는 차지 회로, 직렬 스택 구조를 형성하는 적어도 둘 이상의 NMOS 트랜지스터들에 기반하여, 상기 반전 클럭 신호에 따라 상기 제1 노드 사이와 접지 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로, 상기 제1 노드의 전압 레벨을 유지하기 위한 제1 키퍼 회로, 상기 제1 노드의 전압 레벨에 기반하여 충전되거나 또는 방전되는 제2 노드, 및 상기 제2 노드의 전압 레벨을 유지하기 위한 제2 키퍼 회로를 포함할 수 있다.
본 개시의 예시적 실시 예에 따라, 글리치가 억제된 플립 플롭이 제공될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 데이터 플립 플롭의 로직 심볼을 나타내는 도면이다.
도 2는 트랜지스터 레벨의 TSCP 플립 플롭을 도시한다.
도 3은 TSCP 플립 플롭의 글리치 발생을 도시하는 타이밍도이다.
도 4는 본 개시의 예시적 실시예들에 따른 플립 플롭을 도시한다.
도 5는 본 개시의 예시적 실시예들에 따른 플립 플롭의 트랜지스터 레벨 회로도이다.
도 6a는 본 개시의 예시적 실시예들에 따른 글리치 억제를 도시하는 타이밍도이다.
도 6b는 본 개시의 예시적 실시예들에 따른 제2 노드의 디스차지 경로를 도시한다.
도 7은 본 개시의 예시적 실시예들에 따른 글리치 억제를 도시하는 타이밍도이다.
도 8a는 본 개시의 예시적 실시예들에 따른 플립 플롭을 도시한다.
도 8b는 본 개시의 예시적 실시예들에 따른 플립 플롭을 도시한다.
도 8c는 본 개시의 예시적 실시예들에 따른 글리치 억제를 도시하는 타이밍도이다.
도 9는 본 개시의 예시적 실시예들에 따른 플립 플롭을 도시한다.
도 10은 본 개시의 예시적 실시예에 따른 글리치의 발생 변화를 도시하는 실험 그래프이다.
도 11a는 본 개시의 예시적 실시예들에 따른 플립 플롭 및 이의 레이아웃을 도시한다.
도 11b는 본 개시의 예시적 실시예들에 따른 플립 플롭 및 이의 레이아웃을 도시한다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적인 실시예에 따른 데이터 플립 플롭의 로직 심볼을 나타내는 도면이다.
도 1을 참조하면, 데이터 플립 플롭(10)은 데이터 입력 신호(D)를 수신하고, 클럭 신호(CK)에 따라 데이터 입력 신호(D)를 래치하여 출력 신호(Q) 또는 반전 출력 신호(QN)을 출력할 수 있다.
일 실시예에 따라, 데이터 플립 플롭(10)은 트랜스미션 플립 플롭 (transmission-gate flip flop, TGFF)으로 구현될 수 있다. 트랜스미션 게이트 플립 플롭은 클럭 신호(CK)와 반전 클럭 신호를 수신하는 트랜스미션 게이트를 포함할 수 있다. 트랜스미션 게이트 플립 플롭은 클럭 신호(CK) 및 이의 반대 위상인 반전 클럭 신호(CLKB)를 모두 이용하므로, 이상형 클럭(two-phase clock)에 기반하여 동작할 수 있다. 트랜스미션 게이트 플립 플롭은 두 개의 인버터를 통해 클럭 신호(CK)를 입력받는 구성으로서, 데이터 입력 신호(D)의 천이가 없는 경우에도 클럭 신호(CK)의 천이에 따라 전력을 지속적으로 소모한다.
다른 실시예에 따라, 데이터 플립 플롭(10)은 TSPC(true single phase clocking) 플립 플롭으로 구현될 수 있다. TSPC 플립 플롭은 하나의 클럭 신호, 예를 들어, 클럭 신호(CLK)만을 사용할 수 있다. 즉, TSPC 플립 플롭은 반전 클럭 신호(CLKB)를 사용하지 않을 수 있다. 다만, TSPC 플립 플롭은 다이나믹 회로의 반복적인 프리차지 및 디스차지가 발생한다. 다이나믹 회로의 반복적인 프리차지 및 디스차지는 클럭 신호의 천이에 기반하는 것으로, 데이터 입력 신호(D)의 변화가 없더라도 발생할 수 있다.
도 2는 트랜지스터 레벨의 TSCP 플립 플롭의 래치 회로를 도시한다.
도 2를 참조하면, 클럭 신호(CLK)가 로직 로우인 동안, 프리차지(precharge) 동작이 수행될 수 있다. 제1 PMOS 트랜지스터(P1)의 게이트로 클럭 신호(CLK)가 입력될 수 있다. 제1 PMOS 트랜지스터(P1)의 게이트로 "로직 로우"의 클럭 신호(CLK)가 입력되는 경우, 제1 PMOS 트랜지스터(P1)는 턴-온될 수 있다. 제1 PMOS 트랜지스터(P1)가 턴-온되는 경우, 제1 PMOS 트랜지스터(P1)의 소스와 제1 PMOS 트랜지스터(P1)의 드레인은 서로 전기적으로 연결될 수 있다. 제1 PMOS 트랜지스터(P1)의 드레인에 연결된 제1 노드(ND1)의 전압 레벨은, 전원 전압 라인(VDD)와 전기적으로 연결되므로, 전원 전압 라인(VDD)의 전압 레벨까지 프리차지될 수 있다.
제1 NMOS 트랜지스터(N1)의 게이트로 클럭 신호(CLK)가 입력될 수 있다. 제1 NMOS 트랜지스터(N1)의 소스는 접지 라인(VSS)에 연결될 수 있다. 제1 NMOS 트랜지스터(N1)의 게이트로 "로직 로우"의 클럭 신호(CLK)가 입력되는 경우, 제1 NMOS 트랜지스터(N1)는 턴-오프될 수 있다. 따라서, 전원 전압 라인(VDD)로 충전된 제1 노드(ND1)의 전압 레벨은 떨어지지 않고 유지될 수 있다.
한편, 데이터 입력 신호(D)가 "로직 로우"인 경우, 제3 PMOS 트랜지스터(P3)는 턴-온되고, 클럭 신호(CLK)가 "로직 로우"이므로, 제3 NMOS 트랜지스터(N3) 역시 턴-온될 수 있다. 따라서, 제4 NMOS 트랜지스터(N4)의 게이트와 연결된 제3 노드(ND3)는 "로직 하이"로 프리차지될 수 있다. 제6 NMOS 트랜지스터(N6)의 게이트로 입력되는 데이터 입력 신호(D)가 "로직 로우"이므로, 제6 NMOS 트랜지스터(N6)는 턴-오프되고, 이에 따라, "로직 하이"로 프리차지된 제3 노드(ND3)의 전압 레벨은 떨어지지 않고, 유지될 수 있다.
클럭 신호(CLK)가 "로직 로우"에서 "로직 하이"로 천이되는 순간, 평가(evaluation) 동작이 수행될 수 있다. 제1 PMOS 트랜지스터(P1)의 게이트로 "로직 하이"의 클럭 신호(CLK)가 입력되는 경우, 제1 PMOS 트랜지스터(P1)는 턴-오프될 수 있다. 즉, 제1 PMOS 트랜지스터(P1)의 소스와 제1 PMOS 트랜지스터(P1)의 드레인은 서로 전기적으로 오픈될 수 있다.
데이터 입력 신호(D)가 "로직 로우"를 유지하고 있으므로, 제6 NMOS 트랜지스터(N6)는 여전히 턴-오프되어, 제3 노드(ND3)와 접지 라인(VSS)는 전기적으로 연결되지 않을 수 있다. 따라서, 제3 노드(ND3)의 전압 레벨은 "로직 하이" 상태를 유지할 수 있다. 제3 노드(ND3)의 전압 레벨이 "로직 하이"이므로, 제4 NMOS 트랜지스터(N4)는 턴-온되고, 제1 NMOS 트랜지스터(N1) 역시 클럭 신호(CLK)가 "로직 하이"로 천이되었으므로, 턴-온될 수 있다. 즉, 제1 NMOS 트랜지스터(N1) 및 제4 NMOS 트랜지스터(N4)가 모두 턴-온됨으로써 제1 노드(ND1)는 접지 라인(VSS)에 연결될 수 있고, 제1 노드(ND1)의 디스차지가 시작될 수 있다.
제1 노드(ND1)는 제2 PMOS 트랜지스터(P2)의 게이트 및 제2 NMOS 트랜지스터(N2)의 게이트에 각각 연결될 수 있다. 제1 노드(ND1)의 디스차지에 따라 제1 노드(ND1)의 전압 레벨이"로직 하이"에서 "로직 로우"로 천이되는 경우, 제2 PMOS 트랜지스터(P2)는 턴-온되고, 제2 NMOS 트랜지스터(N2)는 턴-오프될 수 있다. 즉, 제2 노드(ND2)의 디스차지 경로에 상응하는 제5 NMOS 트랜지스터(N5) 및 제2 NMOS 트랜지스터(N2)는 턴-오프되고, 전원 전압 라인(VDD)와 전기적 연결을 위한 경로에 상응하는 제2 PMOS 트랜지스터(P2)가 턴-온되므로, 제2 노드(ND2)는 "로직 하이"로 차지(charge)될 수 있다.
일 실시예에 따라, 제2 NMOS 트랜지스터(N2)는 클럭 신호(CLK)가 "로직 하이"로 천이된 시점부터 일정 구간 동안은 턴-온될 수 있다. 다시 말해, 클럭 신호(CLK)가 "로직 하이"로 천이되더라도, 전원 전압 라인(VDD)에 따라 프리차지된 제1 노드(ND1)의 전압 레벨은 일정한 기울기에 따라 디스차지되기 때문이다. 예를 들어, 제1 노드(ND1)의 전압 레벨이 전원 전압 라인(VDD)의 절반(1/2*VDD)까지 방전될 동안, 제2 NMOS 트랜지스터(N2)는 턴-온을 유지할 수 있다. 따라서, 제2 노드(ND2)는 제5 NMOS 트랜지스터(N5) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 라인(VSS)와 연결될 수 있다. 따라서, 제1 노드(ND1)의 전압 레벨이 전원 전압 라인(VDD)의 절반(1/2*VDD)까지 방전되기 이전 구간에는, 제2 노드(ND2)도 디스차지될 수 있다.
일 실시예에 따라, 제2 NMOS 트랜지스터(N2)는 상기 일정 구간 이후에 턴-오프될 수 있다. 전술한 바와 같이, 제1 노드(ND1)의 전압 레벨이 전원 전압 라인(VDD)의 절반(1/2*VDD) 이하로 디스차지된 경우, 제2 NMOS 트랜지스터(N2)는 턴-오프될 수 있다. 제2 NMOS 트랜지스터(N2)가 턴-오프되는 경우, 제2 노드(ND2)와 접지 라인(VSS)간에 전기적 연결을 위한 경로가 오픈되므로 제2 노드(ND2)의 전압 레벨은 하강하지 않을 수 있다. 한편, 제1 노드(ND1)의 전압 레벨이 전원 전압 라인(VDD)의 절반(1/2*VDD) 이하로 디스차지된 경우, 제2 PMOS 트랜지스터(P2)는 턴-온될 수 있다. 제2 PMOS 트랜지스터(P2)가 턴-온되면 제2 노드(ND2)는 전원 전압 라인(VDD)와 전기적 연결이 생성되어, 전압 레벨은 상승될 수 있다.
도 3은 TSCP 플립 플롭의 글리치 발생을 도시하는 타이밍도이다.
도 3을 참조하면, T1 시점에서 클럭 신호(CLK)가 "로직 로우"에서 "로직 하이"로 천이될 수 있다. T1 시점 이전에 클럭 신호(CLK)가 "로직 로우"에서 유지되는 구간은 프리차지 구간에 상응할 수 있다. 즉, 제1 노드(ND1)는 턴-온된 제1 PMOS 트랜지스터(P1)에 의해 전원 전압 라인(VDD)와 연결되어 전압 레벨이 VDD까지 프리차지되고, 턴-오프된 제1 NMOS 트랜지스터(N1)에 의해 접지되지 않고 프리차지된 전압 레벨을 VDD로 유지할 수 있다. T1 시점에서 클럭 신호(CLK)가 천이된 시점부터 제1 노드(ND1)는 디스차지를 시작할 수 있다.
T1 내지 T2 구간에서, 제1 노드(ND1)의 전압 레벨은 전원 전압 라인(VDD)의 절반보다 큰 전압 레벨을 유지할 수 있다. 즉, T1 시점부터 제1 노드(ND1)의 전압 강하가 시작되긴 하지만, 지연 시간 없이 바로 "로직 로우"로 디스차지될 수는 없다. 따라서, T1 내지 T2 구간 동안, 제1 노드(ND1)의 디스차지 지연에 기반하여 제2 PMOS 트랜지스터(P2)는 턴-오프를 유지할 수 있고, 제2 NMOS 트랜지스터(N2)는 턴-온을 유지할 수 있다. T1 내지 T2 구간에서 클럭 신호(CLK) 또한 "로직 하이"를 유지하므로, 제2 노드(ND2)는 제5 NMOS 트랜지스터(N5) 및 제2 NMOS 트랜지스터(N2)를 포함하는 디스차지 경로를 통해 접지 라인(VSS)과 전기적으로 연결될 수 있다. 따라서, T1 내지 T2 구간 동안 제2 노드(ND2)는 전압 강하를 경험할 수 있다.
T2 내지 T3 구간에서, 제1 노드(ND1)의 전압 레벨은 전압 전원 라인(VDD)의 절반(1/2*VDD)보다 작은 전압 레벨을 유지할 수 있다. 다양한 실시예들에 따라, T1 내지 T2 구간동안 전압 강하의 기울기는 T2 내지 T3 구간동안 전압 강하의 기울기와 동일할 수 있다. 제1 노드(ND1)의 전압 레벨이 전압 전원 라인(VDD)의 절반보다 작아지는 경우, 제2 PMOS 트랜지스터(P2)는 턴-온될 수 있고, 제2 NMOS 트랜지스터(N2)는 턴-오프될 수 있다. 즉, T1 내지 T2 구간동안 생성되었던 디스차지 경로 중 제2 NMOS 트랜지스터(N2)가 턴-오프되었으므로, 제2 노드(ND2)는 접지 라인(VSS)과 전기적 연결을 형성할 수 없다. 또한 동시에, 제2 PMOS 트랜지스터(P2)는 턴-온되므로 제2 노드(ND2)는 전원 전압 라인(VDD)과 전기적으로 연결될 수 있다. 따라서, T1 내지 T2 구간동안 전압 강하된 제2 노드(ND2)의 전압 레벨은 다시 차지됨으로써 상승될 수 있다. 도 2를 함께 참조하면, 출력 신호(OUT)는 제2 노드(ND2)를 CMOS 인버터(140)를 통해 반전한 신호이므로, T1 내지 T3 구간동안 일정 크기를 갖는 피크 신호 즉, 글리치가 발생하는 것을 알 수 있다.
전술한 글리치의 발생을 억제하기 위해서는, T1 내지 T3의 구간 길이를 최소화해야 하는 것을 알 수 있다. 즉, T1 내지 T2 구간에서 제1 노드(ND1)의 디스차지를 빠르게 하여 전원 전압 라인(VDD)의 절반에 도달하는 구간 길이를 감소시키거나, T2 내지 T3 구간에서 제2 노드(ND2)의 차지 속도를 빠르게 하여 다시 VDD로 차지될때까지 구간 길이를 감소시키는 경우, 글리치를 억제할 수 있을 것이다. T1 내지 T3의 구간 길이를 감소시킴으로써 글리치를 억제하는 것은 후술하기로 한다.
도 4는 본 개시의 예시적 실시예들에 따른 플립 플롭의 래치 회로를 도시한다.
도 4를 참조하면, 본 개시의 예시적 실시예에 따른 데이터 플립 플롭(10)은 프리차지 회로(110), 디스차지 회로(120), 복수의 키퍼 회로들(131 내지 137), CMOS 인버터(140)를 포함할 수 있다. CMOS 인버터(140)는 제2 노드(ND2)의 신호를 반전하여 출력 신호(OUT)를 생성할 수 있다.
프리차지 회로(110)는 전원 전압 라인(VDD)과 디스차지 회로(120) 사이에 연결될 수 있다. 다양한 실시예들에 따라, 프리차지 회로(110)는 복수의 PMOS 트랜지스터들을 포함할 수 있다. 프리차지 회로(110)는 적어도 둘 이상의 PMOS 트랜지스터들을 포함할 수 있으며, 상기 적어도 둘 이상의 PMOS 트랜지스터들은 서로 직렬로 연결되어 스택(stack) 구조(또는 낸드 어레이)를 형성하도록 구성될(configured) 수 있다. 예를 들어, 프리차지 회로(110)는 2개의 PMOS 트랜지스터들이 직렬로 연결된 2-stack 구조를 가질 수 있다.
다양한 실시예들에 따라, 프리차지 회로(110)에 포함되는 복수의 PMOS 트랜지스터들 각각은 동일한 클럭 신호(CLK)를 수신할 수 있다. 예를 들어, 프리차지 회로(110)가 2개의 PMOS 트랜지스터들이 직렬로 연결된 2-stack 구조에 상응하는 경우, 하나의 PMOS 트랜지스터의 게이트로 클럭 신호(CLK)가 입력될 수 있고, 나머지 하나의 PMOS 트랜지스터의 게이트 역시 동일한 클럭 신호(CLK)가 입력될 수 있다.
다양한 실시예들에 따라, 프리차지 회로(110)에 포함되는 복수의 PMOS 트랜지스터들의 개수는 제1 노드(ND1)의 디스차지 속도에 비례할 수 있다. 즉, 복수의 PMOS 트랜지스터들의 개수가 많을수록 제1 노드(ND1)가 전원 전압 라인(VDD)의 절반(1/2*VDD)까지 전압 강하하는데 소요되는 시간은 감소될 수 있다. 도 3을 함께 참조하면, 복수의 PMOS 트랜지스터들의 개수가 많을수록 T1 내지 T2 구간의 길이는 짧아질 수 있다. 직렬 스택 구조를 통해 제1 노드(ND1)와 전원 전압 라인(VDD)간에 전기적 연결을 해제하기 위한 턴-오프는 더 빠르게 수행될 수 있다.
디스차지 회로(120)는 클럭 신호(CLK)와 데이터 입력 신호(D)를 수신하고, 클럭 신호(CLK)와 데이터 입력 신호(D)에 따라 선택적으로 제1 노드(ND1)를 디스차지할 수 있다. 즉, 디스차지 회로(120)는 클럭 신호(CLK)의 "로직 로우" 동안 프리차지된 제1 노드(ND1)와 접지 라인(VSS)와의 전기적 연결을 온/오프할 수 있다. 디스차지 회로(120)가 선택적으로 제1 노드(ND1)를 디스차지하는 동작은 전술한 평가(evaluation) 동작에 상응할 수 있다. 디스차지 회로(120)는 미리 결정된 논리 연산에 따른 복수의 논리 게이트들을 포함하도록 구현될 수 있다. 다양한 실시예들에 따라, 디스차지 회로(120)는 논리 회로로 지칭될 수도 있다. 전술한 실시예에서는 디스차지 회로(120)가 1개의 데이터 입력 신호(D)를 수신하는 것을 기준으로 도시되었으나, 디스차지 회로(120)가 수신하는 입력 신호의 개수는 이에 제한되지 않는다. 또한 디스차지 회로(120)가 내부적으로 수행하는 논리 연산은 AND 연산, NAND 연산, OR 연산, NOR 연산, XOR 연산 또는 이들의 조합 중 하나일 수 있으나, 실시 예는 이에 제한되지 않을 수 있다.
펄스 생성기(125)는 클럭 신호(CLK)를 입력으로 수신하여 디스차지 회로(120)의 평가 동작을 위한 펄스 신호를 생성할 수 있다. 다양한 실시예들에 따라, 펄스 생성기(125)는 적어도 하나 이상의 인버터, 지연 회로, 및 복수의 논리 게이트들의 조합에 기반하여 동작할 수 있다.
복수의 키퍼 회로들(131 내지 137)은 연결된 노드의 전압 레벨을 유지하기 위한 트랜지스터들을 포함할 수 있다. 제1 키퍼 회로(131)는 전원 전압 라인(VDD)와 제1 노드(ND1)를 연결할 수 있다. 제2 키퍼 회로(133)는 제1 노드(ND1)와 접지 라인(VSS)을 연결할 수 있다. 제3 키퍼 회로(135)는 전원 전압 라인(VDD)과 제2 노드(ND2)를 연결할 수 있다. 제4 키퍼 회로(137)는 제2 노드(ND2)와 접지 라인(VSS)을 연결할 수 있다.
일 실시예들에 따라, 제1 키퍼 회로(131) 및 제2 키퍼 회로(133)는 제1 노드(ND1)의 피드백 신호를 입력으로 수신하여, 제1 노드(ND1)의 전압 레벨을 유지하도록 구성될 수 있다. 제3 키퍼 회로(135) 및 제4 키퍼 회로(137)는 출력 신호(OUT)를 입력으로 하여 연결된 노드의 전압 레벨을 유지하도록 구성될 수도 있다. 복수의 키퍼 회로들(131 내지 137)에 대한 구체적인 예시는 후술하기로 한다.
도 5는 본 개시의 예시적 실시예들에 따른 플립 플롭의 트랜지스터 레벨의 회로도이다.
도 5를 참조하면, 프리차지 회로(110)는 제1 차단 PMOS 트랜지스터(BP1) 및 제2 차단 PMOS 트랜지스터(BP2)를 포함할 수 있다. 후술할 실시예들에서 프리차지 회로(110)는 2개의 PMOS 트랜지스터를 포함하는 것을 기준으로 도시되었으나, 이에 제한되는 것이 아니다. 도 4에서 전술한 바와 같이, 프리차지 회로(110)는 적어도 둘 이상의 PMOS 트랜지스터들을 모두 포함할 수 있다.
다양한 실시예들에 따라, 앞 단의 동적 회로는 프리차지 회로(110), 디스차지 회로(120), 제1 키퍼 회로(131) 및 제2 키퍼 회로(133)를 포함할 수 있고, 뒷 단의 정적 회로는 CMOS 인버터(140), 제3 키퍼 회로(135) 및 제4 키퍼 회로(137)를 포함할 수 있다.
다양한 실시예들에 따라, 제1 차단 PMOS 트랜지스터(BP1)의 소스는 전원 전압 라인(VDD)에 연결될 수 있다. 제1 차단 PMOS 트랜지스터(BP1)의 드레인과 제2 차단 PMOS 트랜지스터(BP2)의 소스는 서로 연결될 수 있다. 제1 차단 PMOS 트랜지스터(BP1)는 제2 차단 PMOS 트랜지스터(BP2)와 직렬로(serially) 연결되어 직렬 스택 구조를 형성할 수 있다. 제1 차단 PMOS 트랜지스터(BP1) 및 제2 차단 PMOS 트랜지스터(BP2)는 동일한 클럭 신호(CLK)에 기반하여 동시에 턴-온 및 턴-오프될 수 있다. 적어도 둘 이상의 PMOS 트랜지스터들이 직렬로 연결되어 동시에 턴-오프됨으로써 제1 노드(ND1)와 전원 전압 라인(VDD)간에 연결, 즉 프리차지 회로(110)의 턴-오프는 더 빠르게 수행될 수 있다.
다양한 실시예들에 따라, 펄스 생성기(125)는 직렬로 연결된 3개의 인버터들을 포함할 수 있다. 펄스 생성기(125)는 클럭 신호(CLK)를 입력으로 수신하여 디스차지 회로(120)의 평가 동작을 위한 펄스 신호를 생성할 수 있다. 도 5에 도시된 펄스 생성기(125)는 직렬로 연결되는 3개의 인버터를 포함하는 것을 기준으로 도시되었으나, 이에 제한되지 않는다.
다양한 실시예들에 따라, 디스차지 회로(120)는 제1 로직 NMOS 트랜지스터(LN1), 및 제2 로직 NMOS 트랜지스터(LN2)를 포함할 수 있다. 도 4를 함께 참조하면, 디스차지 회로(120)는 데이터 입력 신호(D)의 로직 레벨이 "로직 하이"인 경우, 제1 노드(ND1)와 접지 라인(VSS)의 전기적 경로를 생성할 수 있다. 즉, 평가 동작을 수행하는 동안 제2 로직 NMOS 트랜지스터(LM2)를 통해 입력되는 펄스 신호는 "로직 하이"이므로, 클럭 신호(CLK)가 "로직 하이"인 경우, 제3 NMOS 트랜지스터(N3)가 턴-온되어, 디스차지 회로(120)는 제3 NMOS 트랜지스터(N3)를 통해 접지 라인(VSS)과 연결되어 제1 노드(ND1)에 대한 디스차지를 수행할 수 있다.
제1 키퍼 회로(131)는 제1 노드(ND1)의 로직 레벨이 "로직 하이"로 유지되도록 제1 노드(ND1)를 차지할 수 있다. 제1 키퍼 회로(131)는 적어도 하나 이상의 PMOS 트랜지스터를 포함할 수 있다. 도 5를 참조하면, 제1 키퍼 회로(131)는 제1 키퍼 PMOS 트랜지스터(KP1)을 포함할 수 있다. 제1 키퍼 PMOS 트랜지스터(KP1)는 게이트 단을 통해 제1 노드(ND1)의 반전 신호를 수신할 수 있다. 예를 들어, 제1 노드(ND1)가 "로직 하이"인 경우, 반전 신호인 "로직 로우"가 제1 키퍼 PMOS 트랜지스터(KP1)의 게이트 단으로 입력되어 제1 키퍼 PMOS 트랜지스터(KP1)는 턴-온될 수 있다. 제1 노드(ND1)는 전원 전압 라인(VDD)과 전기적으로 연결될 수 있고, 제1 노드(ND1)의 로직 레벨은 "로직 하이"를 유지하도록 차지될 수 있다.
제2 키퍼 회로(133)는 제1 노드(ND1)의 로직 레벨이 "로직 로우"로 유지되도록 제1 노드(ND1)를 디스차지할 수 있다. 제2 키퍼 회로(133)는 적어도 하나 이상의 NMOS 트랜지스터를 포함할 수 있다. 도 5를 참조하면, 제2 키퍼 회로(133)는 제2 키퍼 NMOS 트랜지스터(KN2)을 포함할 수 있다. 제2 키퍼 NMOS 트랜지스터(KN2)는 게이트 단을 통해 제1 노드(ND1)의 반전 신호를 수신할 수 있다. 예를 들어, 제1 노드(ND1)가 "로직 로우"인 경우, 반전 신호인 "로직 하이"가 제2 키퍼 NMOS 트랜지스터(KN2)의 게이트 단으로 입력되어 제2 키퍼 NMOS 트랜지스터(KN2)는 턴-온될 수 있다. 제1 노드(ND1)는 접지 라인(GND)과 전기적으로 연결될 수 있고, 제1 노드(ND1)의 로직 레벨은 "로직 로우"를 유지하도록 디스차지될 수 있다.
다양한 실시예들에 따라, 제3 키퍼 회로(135) 및 제4 키퍼 회로(137)는 출력 신호(OUT)에 기반하여 제2 노드(ND2)의 전압 레벨을 유지할 수 있다. 제3 키퍼 회로(135)는 출력 신호(OUT)를 게이트 단에서 수신하는 제3 키퍼 PMOS 트랜지스터(KP3)를 포함할 수 있다. 예를 들어, 제2 노드(ND2)의 전압 레벨이 "로직 하이"인 경우, 제3 키퍼 PMOS 트랜지스터(KP3)의 게이트에는 반전된 "로직 로우"가 인가되므로, 제2 노드(ND2)는 "로직 하이"를 유지할 수 있다. 제2 노드(ND2)의 전압 레벨이 일정 크기만큼 강하되더라도, CMOS 인버터(140)에 의해 출력되어 제3 키퍼 PMOS 트랜지스터(KP3)의 게이트에 인가되는 신호는 "로직 로우"이므로, 제2 노드(ND2)의 전압 레벨은 안정적으로 유지될 수 있다. 제4 키퍼 회로(137)는 제4 키퍼 NMOS 트랜지스터(KN4)를 포함할 수 있으며, 제2 노드(ND2)의 전압 레벨을 유지하는 원리는 제3 키퍼 회로(135)와 동일하므로 생략하기로 한다.
전술한 실시예들에서, 제1 키퍼 회로(131) 내지 제4 키퍼 회로(137) 각각은 하나의 트랜지스터를 포함하는 것을 기준으로 도시되었으나, 이에 제한되는 것은 아니다. 다양한 실시예들에 따라, 제1 키퍼 회로(131) 또는 제3 키퍼 회로(135)는 복수의 PMOS 트랜지스터들을 포함할 수 있고, 제2 키퍼 회로(133) 또는 제4 키퍼 회로(137)는 복수의 NMOS 트랜지스터들을 포함할 수 있다. 상기 복수의 PMOS 트랜지스터들은 서로 직렬로 연결될 수 있고, 상기 복수의 NMOS 트랜지스터들은 서로 병렬로 연결될 수 있다.
도 6a는 본 개시의 예시적 실시예들에 따른 글리치 억제를 도시하는 타이밍도이다.
도 6a를 참조하면, T4 시점에서 클럭 신호(CLK)가 "로직 로우"에서 "로직 하이"로 천이될 수 있다. T4 시점 이전에 클럭 신호(CLK)가 "로직 로우"에서 유지되는 구간은 프리차지 구간에 상응할 수 있다. 즉, 제1 노드(ND1)는 턴-온된 제1 PMOS 트랜지스터(P1)에 의해 전원 전압 라인(VDD)와 연결되어 전압 레벨이 전원 전압 라인(VDD)의 전압 레벨까지 프리차지될 수 있다.
T4 내지 T5 구간에서, 제1 노드(ND1)의 전압 레벨은 전원 전압 라인(VDD)의 절반보다 큰 전압 레벨을 유지할 수 있다. T1 내지 T2 시점과 함께 참조하면, T4 내지 T5 동안 제1 노드(ND1)이 디스차지되는 제2 속도는 T1 내지 T2 동안 제1 노드(ND1)이 디스차지되는 제1 속도보다 클 수 있다. 상기 제1 속도 및 상기 제2 속도의 차이는, 동일 클럭 신호(CLK)에 따라 동시에 턴-오프되는 제1 차단 PMOS 트랜지스터(BP1) 및 제2 차단 PMOS 트랜지스터(BP2)에 기반할 수 있다. 즉, 단일 차단 PMOS 트랜지스터의 턴-오프보다 직렬 스택 구조를 갖는 적어도 둘 이상의 PMOS 트랜지스터들이 동시에 턴-오프 되는 경우, 제1 노드(ND1)와 전원 전압 라인(VDD)간에 개방 회로가 형성되는 속도가 향상될 수 있다. 제1 노드(ND1)와 전원 전압 라인(VDD)간에 완전히 개방되는 속도가 향상되므로, 디스차지 회로(120)를 통해 방전되는 것을 방해하는 시간이 줄어들고, T4 내지 T5 구간의 디스차지 속도인 제2 속도가 T1 내지 T2 구간의 디스차지 속도인 제1 속도보다 빠를 수 있다. T4 내지 T5 구간동안 전원 전압 라인(VDD)의 절반(1/2*VDD)에 더 빠르게 도달하므로, T4 내지 T5 구간의 길이는 T1 내지 T2 구간의 길이보다 작을 수 있다. 또한, T4 내지 T5 구간의 길이가 짧아진만큼 제2 노드(ND2)의 전압 강하 폭도 작을 수 있다. 즉, 글리치의 피크 전압의 크기가 감소될 수 있다.
T5 내지 T6 구간에서, 제1 노드(ND1)의 전압 레벨은 전압 전원 라인(VDD)의 절반(1/2*VDD)보다 작은 전압 레벨을 유지할 수 있다. 제1 노드(ND1)의 전압 레벨이 전압 전원 라인(VDD)의 절반보다 작아지는 경우, 제2 PMOS 트랜지스터(P2)는 턴-온될 수 있고, 제2 NMOS 트랜지스터(N2)는 턴-오프될 수 있다. 즉, T4 내지 T5 구간 동안 생성되었던 디스차지 경로 중 제2 NMOS 트랜지스터(N2)가 턴-오프되었으므로, 제2 노드(ND2)는 접지 라인(VSS)과 전기적 연결을 형성할 수 없다. 또한 동시에, 제2 PMOS 트랜지스터(P2)는 턴-온되므로 제2 노드(ND2)는 전원 전압 라인(VDD)과 전기적으로 연결될 수 있다. 따라서, T4 내지 T5 구간동안 전압 강하된 제2 노드(ND2)의 전압 레벨은 다시 차지됨으로써 상승될 수 있다. 다양한 실시예들에 따라, T5 내지 T6 구간의 길이는 T2 내지 T3 구간의 길이보다 짧을 수 있다. T4 내지 T5 구간 동안 전압 강하된 제2 노드(ND2)의 크기가 감소되었으므로, 다시 전압 전원 라인(VDD)의 전압 레벨까지 차지하는데에 걸리는 시간인 T5 내지 T6의 구간 길이 역시 짧아질 수 있다.
도 6b는 본 개시의 예시적 실시예들에 따른 제2 노드의 디스차지 경로를 도시한다.
도 6b를 참조하면, 제1 노드(ND1) 및 제2 노드(ND2)의 디스차지 경로가 각각 도시된다. 도 6a 및 도 6b를 함께 참조하면, 도 6b의 제1 디스차지 경로(610) 및 제2 디스차지 경로(620)는 T1 내지 T2 구간 또는 T4 내지 T5 구간에 활성화되는 경로를 각각 지칭할 수 있다.
다양한 실시예들에 따라, 도 6b의 디스차지 회로(120)(또는 논리 회로)는 데이터 입력 신호(D)의 로직 레벨을 판단할 수 있다. 디스차지 회로(120)는 데이터 입력 신호(D)가 "로직 하이"인 경우, 디스차지 경로(120)를 활성화하여 제1 노드(ND1)의 전압 강하를 수행할 수 있다. 디스차지 회로(120)는 게이트 단을 통해 데이터 입력 신호(D)를 수신하는 제1 로직 NMOS 트랜지스터(LN1) 및 게이트 단을 통해 펄스 생성기(125)에서 생성된 펄스 신호를 수신하는 제2 로직 NMOS 트랜지스터(LN2)를 포함할 수 있다. 제1 로직 NMOS 트랜지스터(LN1)는 제2 로직 NMOS 트랜지스터(LN2)와 서로 직렬로 연결될 수 있다.
제1 디스차지 경로(610)는 데이터 입력 신호(D)에 기반하여 제1 노드(ND1)의 전압 레벨을 강하시킬 수 있다. T1 시점에 클럭 신호(CLK)가 "로직 로우"에서 "로직 하이"로 천이되는 경우, 프리차지 회로(110)는 개방 회로(open circuit)와 등가 회로를 형성할 수 있다. 클럭 신호(CLK)가 "로직 하이"인 경우, 프리차지 회로(110)에 포함되는 제1 차단 PMOS 트랜지스터(BP1) 및 제2 차단 PMOS 트랜지스터(BP2)는 각각 턴-오프될 수 있다. 제1 노드(ND1)는 전원 전압 라인(VDD)와 전기적으로 개방될 수 있다.
제1 논리 NMOS 트랜지스터(LN1)는 "로직 하이"의 데이터 입력 신호(D)를 수신하고, 제2 논리 NMOS 트랜지스터(LN2)는 "로직 하이"의 펄스 신호를 수신하고, 제3 NMOS 트랜지스터(N3)는 "로직 하이"의 클럭 신호를 수신하여, 각각 턴-온될 수 있다. 이에 따라, 제1 노드(ND1)의 디스차지 경로(610)는 제1 로직 NMOS 트랜지스터(LN1), 제2 로직 NMOS 트랜지스터(LN2), 및 제3 NMOS 트랜지스터(N3)를 포함하는 전기적 경로에 상응할 수 있다. 만약 데이터 입력 신호(D)가 "로직 하이"를 만족하지 않는 경우, 디스차지 회로(120)는 디스차지 경로(610)를 형성하지 못할 수 있다.
제2 키퍼 회로(133)의 제2 키퍼 NMOS 트랜지스터(KN2)는 제1 노드(ND1)의 반전 신호를 수신할 수 있다. 제1 노드(ND1)의 로직 레벨이 "로직 로우"인 경우, 제2 키퍼 회로(133)에 포함되는 제2 키퍼 NMOS 트랜지스터(KN2)가 턴-오프되므로 접지 라인(VSS)와 전기적 연결을 형성하지 못할 수 있다. 따라서, 제2 키퍼 회로(133)는 제1 노드(ND1)가 예상치 못하게 충전되더라도, 접지 라인(VSS)을 통해 제1 노드(ND1)를 디스차지하여 제1 노드(ND1)의 "로직 로우"를 유지할 수 있다.
제1 키퍼 회로(131)는 전원 전압 라인(VDD)과 전기적으로 연결되는 제1 키퍼 PMOS 트랜지스터(KP1)를 포함할 수 있다. 제1 키퍼 PMOS 트랜지스터(KP1)는 제1 노드(ND1)의 반전 신호를 입력으로 수신할 수 있다. 제1 노드(ND1)가 "로직 로우"인 경우, 제1 키퍼 PMOS 트랜지스터(KP1)는 턴-온될 수 있다. 따라서, 제1 키퍼 회로(131)는 제1 노드(ND1)와 전원 전압 라인(VDD)의 전기적 연결을 통해 예상치 못한 방전에도 다시 제1 노드(ND1)의 전압 레벨의 "로직 하이"를 유지하도록 동작할 수 있다.
T1 내지 T2 구간, 또는 T4 내지 T5 구간 동안 제1 노드(ND1)의 전압 레벨은 전원 전압 라인(VDD)의 절반(1/2*VDD)까지 강하될 수 있다. 제2 NMOS 트랜지스터(N2)는 클럭 신호(CLK)가 "로직 하이"이므로, 턴-온 상태일 수 있다. 제1 NMOS 트랜지스터(N1)는 게이트 단을 통해 제1 노드(ND1)의 로직 레벨을 수신할 수 있다. 제1 NMOS(N1)는 제1 노드(ND1)의 전압 레벨이 전원 전압 라인(VDD)의 절반(1/2*VDD)보다 큰 경우, 턴-온 상태로 동작할 수 있다. 즉, 제2 노드(ND2)는 제2 NMOS 트랜지스터(N2) 및 제1 NMOS 트랜지스터(N1)를 포함하는 제2 디스차지 경로(620)를 포함할 수 있다. 제2 디스차지 경로(620)는 제1 노드(ND1)의 전압 레벨이 "로직 하이"에서 "로직 로우"로 스위칭하는데 요구되는 지연시간(예를 들어, T1 내지 T2, T4 내지 T5)동안 형성될 수 있다.
도 7은 본 개시의 예시적 실시예들에 따른 글리치 억제를 도시하는 타이밍도이다.
도 7을 참조하면, T7 시점에서 클럭 신호(CLK)가 "로직 하이"에서 "로직 로우"로 천이될 수 있다. 도 5를 함께 참조하면, T7 시점에 클럭 신호(CLK)가 천이되더라도, 제2 NMOS 트랜지스터(N2)가 완전히 턴-오프되는데 일정한 지연 시간이 발생할 수 있다. 한편, 클럭 신호(CLK)가 "로직 로우"로 천이되었으므로, 프리차지 회로(110)에 포함되는 제1 차단 PMOS 트랜지스터(BP1), 및 제2 차단 PMOS 트랜지스터(BP2)는 각각 턴-온될 수 있다. 일 실시예에 따라, PMOS 트랜지스터들을 직렬 스택 구조를 형성하도록 연결하는 경우, 프리차지 회로(110)의 턴-온에 소요되는 지연 시간이 더 증가할 수 있다. 즉, 전원 전압 라인(VDD)과 제1 노드(ND1)가 전기적으로 연결되어 제1 노드(ND1)이 프리차지 되는데에 소요 시간이 더욱 증가할 수 있다. T7 내지 T8 구간동안 예를 들어, 프리차지 회로(110)가 단일 PMOS 트랜지스터를 포함할 수 있다. 이 경우, 프리차지 회로(110)의 턴-온이 빠르게 이루어지고, 이에 따라 제1 노드(ND1)가 프리차지되는 속도도 빨라질 수 있다. 제1 노드(ND1)가 빠르게 프리차지되어 제1 NMOS 트랜지스터(N1)가 턴-온되는 시간이 앞당겨지는 경우, 제2 NMOS 트랜지스터(N2)의 턴-오프보다 빠르게 제1 NMOS 트랜지스터(N1)이 턴-온될 수 있다. 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 동시에 턴-온되므로, 제2 노드(ND2)가 접지 라인(VSS)가 일시적으로 연결되어 디스차지될 수도 있다. 즉, T7 내지 T8 구간 동안 일시적인 제2 노드(ND2)의 전압 강하가 발생할 수 있다.
T8 시점에서, 제2 NMOS 트랜지스터(N2)가 완전히 턴-오프된 것으로 가정할 수 있다. T8 시점에서 제2 NMOS 트랜지스터(N2)가 완전히 턴-오프되는 경우, 제1 노드(ND1)의 전압 레벨이 얼만큼 차지되었는지 여부와 관계 없이, 제2 노드(ND2)와 접지 라인(VSS)와의 전기적 연결은 해제될 수 있다. T8 내지 T9 구간 동안 제2 노드(ND2)의 디스차지는 발생하지 않을 수 있다. 제1 노드(ND1)이 프리차지됨에 따라 제1 PMOS 트랜지스터(P1)가 턴-온되고, 제2 노드(ND2)는 전원 전압 라인(VDD)와 전기적으로 연결됨으로써 "로직 하이"로 차지될 수 있다.
즉, 프리차지 회로(110)는 직렬 스택 구조를 형성하는 PMOS 트랜지스터들의 개수를 증가시킴으로써, 제1 노드(ND1)의 프리차지 속도를 감소시킬 수 있고, 제2 NMOS 트랜지스터(N2) 및 제1 NMOS 트랜지스터(N1)가 동시에 턴-온되는 것을 방지하여 클럭 신호(CLK)가 "로직 로우"로 천이하는 하강 엣지(falling edge)에서 글리치의 발생을 억제할 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 플립 플롭의 래치 회로를 도시하고, 도 8c는 본 개시의 예시적 실시예들에 따른 글리치 억제를 도시하는 타이밍도이다.
도 8a, 도 8b 및 도 4를 함께 참조하면, 데이터 플립 플롭(10)은 추가 디스차지 회로(800)를 더 포함할 수 있다.
다양한 실시예들에 따라, 추가 디스차지 회로(120)는 적어도 둘 이상의 NMOS 트랜지스터들을 포함할 수 있다. 상기 적어도 둘 이상의 NMOS 트랜지스터들 각각은 동일한 클럭 신호(CLK)에 의해 턴-온 또는 턴-오프될 수 있다. 추가 디스차지 회로(120)는 접지 라인(VSS)과 디스차지 회로(120) 사이에 연결될 수 있다.
도 8a를 참조하면, 추가 디스차지 회로(120)는 병렬로 연결된 2개의 NMOS 트랜지스터들을 포함할 수 있다. 클럭 신호(CLK)가 "로직 하이"로 천이된 경우, 2개의 NMOS 트랜지스터들 각각은 디스차지 회로(120)와 접지 라인(VSS)간에 전기적 경로를 생성할 수 있다. 추가 디스차지 회로(120)는 디스차지 회로(120)와 접지 라인(VSS)간에 적어도 둘 이상의 전기적 경로들을 생성함으로써 제1 노드(ND1)의 전압 레벨이 강하되는 속도를 더욱 증가시킬 수 있다.
도 8c를 참조하면, 추가 디스차지 회로(120)를 더 포함하는 플립 플롭(10)에서 글리치가 억제되는 타이밍도가 도시된다. T11 내지 T12 구간에서, 제1 노드(ND1)의 전압 레벨은 전원 전압 라인(VDD)의 절반보다 큰 전압 레벨을 유지할 수 있다. T1 내지 T2 구간, T4 내지 T5 구간과 함께 참조하면, T11 내지 T12 구간에서, 제1 노드(ND1)가 디스차지되는 제3 속도는 상기 제1 속도 및 상기 제2 속도보다 클 수 있다. 상기 제3 속도는, 추가 디스차지 회로(120)에 의해 제1 노드(ND1)가 더 빨리 방전되는 것에 기반하기 때문이다. 제1 노드(ND1)이 방전되는 속도가 빠르므로, 제1 노드(ND1)에 연결된 제1 NMOS 트랜지스터(N1)이 턴-오프되는 시점도 앞당겨질 수 있다. 클럭 신호(CLK)가 "로직 하이"로 천이된 이후, 제1 NMOS 트랜지스터(N1)가 턴-오프되기 전까지 제2 노드(ND2)가 접지 라인(VSS)을 통해 디스차지되고, 이에 따라 글리치가 발생하는 것이므로, 제1 NMOS 트랜지스터(N1)이 턴-오프되는 시점이 앞당겨짐으로써 제2 노드(ND2)가 디스차지되는 시간과 제2 노드(ND2)의 전압 강하되는 크기도 감소될 수 있다. 즉, 데이터 플립 플롭(10)은 추가 디스차지 회로(120)를 더 포함함으로써 제2 노드(ND2)의 전압 강하 크기를 감소시키고, 글리치를 억제할 수 있다.
도 9는 본 개시의 예시적 실시예들에 따른 플립 플롭의 래치 회로를 도시한다.
도 9를 참조하면, 데이터 플립 플롭(10)은 클럭 인버터 회로(4000)를 더 포함할 수 있다.
다양한 실시예들에 따라, 클럭 인버터 회로(4000)는 클럭 신호(CKL)를 기초로 반전 클럭 신호(CKLB)를 생성할 수 있고, 반전 클럭 신호(CKLB)를 출력할 수 있다. 예를 들어, 클럭 인버터 회로(4000)는 반전 클럭 신호(CKLB)를 데이터 플립 플롭(10)의 동적 회로 및 정적 회로에 각각 제공할 수 있다. 이를 위해, 클럭 인버터 회로(4000)는 클럭 신호(CKL)를 반전시키도록 구성되는 CMOS 인버터(inverter)로 구현될 수 있다.
도 9를 참조하면, 디스차지 회로(120)는 적어도 둘 이상의 NMOS 트랜지스터들을 포함할 수 있다. 상기 적어도 둘 이상의 NMOS 트랜지스터들은 서로 직렬 스택 구조를 형성하거나, 또는 낸드 어레이를 형성할 수 있다. 디스차지 회로(120)는 반전 클럭 신호(CLKB)가 "로직 로우"인 경우, 턴-온되어 접지 라인(VSS)를 통해 제1 노드(ND1)의 전압 레벨을 강하시킬 수 있다.
차지 회로(112)는 데이터 입력 신호(D) 및 펄스 생성기(125)에서 생성된 펄스 신호를 수신하고, 반전 클럭 신호(CLKB)와 데이터 입력 신호(D)의 로직 레벨에 따라 선택적으로 제1 노드(ND1)를 차지할 수 있다. 디스차지 회로(120)는 미리 결정된 논리 연산에 따른 복수의 논리 게이트들을 포함하도록 구현될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 글리치의 발생 변화를 도시하는 실험 그래프이다.
도 10을 참조하면, 그래프 (a)는 데이터 플립 플롭(10)에 인가되는 클럭 신호(CLK)를 도시한다. 데이터 플립 플롭(10)은 복수의 천이 지연 시간을 가지는 클럭 신호들에 기반하여 동작할 수 있다.
그래프 (b)는 도 2의 TSCP 플립 플롭의 제1 노드(ND1)가 디스차지되는 것을 도시한다. 그래프 (c)는 도 4의 플립 플롭의 제1 노드(ND1)가 디스차지되는 것을 도시한다. 그래프 (b) 및 그래프 (c)를 함께 참조하면, 제1 노드(ND1)의 전압 레벨이 0으로 디스차지될 때까지 소요되는 시간이 전반적으로 줄어든 것을 확인할 수 있다.
그래프 (d)는 도 2의 TSCP 플립 플롭의 글리치 발생 빈도를 도시하고, 그래프 (e)는 도 4의 플립 플롭의 글리치 발생 빈도를 도시한다. 그래프 (d) 및 그래프 (e)를 함께 참조하면, 제1 노드(ND1)가 빠르게 디스차지될수록 글리치 발생 빈도가 감소되는 것을 확인할 수 있다. 제1 노드(ND1)가 빠르게 디스차지됨으로써 제2 노드(ND2)와 접지 라인(VSS)이 연결되지 않도록 하여 글리치 발생 횟수를 감소시키거나, 제2 노드(ND2)가 접지 라인(VSS)과 연결되더라도 전기적으로 연결되는 시간을 최소화함으로써 제2 노드(ND2)의 전압 강하 크기를 감소시켜 글리치의 크기를 줄일 수 있음을 확인할 수 있다.
도 11a는 본 개시의 예시적 실시예들에 따른 플립 플롭 및 이의 레이아웃을 도시한다.
도 11a를 참조하면, 데이터 플립 플롭(10)의 동적 회로의 적어도 일 부분이 개시된다. 도 11a의 데이터 플립 플롭(10)은 프리차지 회로(110), 디스차지 회로(120), 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다.
다양한 실시예들에 따라, 제1 트랜지스터(T1) 및 제2 트랜지스터(TR2)는 제1 노드(ND1)에 연결될 수 있다. 프리차지 회로(110)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 통해 디스차지 회로(120)와 연결될 수 있다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)와 병렬로 연결될 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 각각 NMOS 트랜지스터에 상응할 수 있다. 제1 트랜지스터(TR1)의 게이트 단은 클럭 신호(CLK)를 입력받을 수 있다. 제2 트랜지스터(TR2)의 게이트 단은 제1 트랜지스터(TR1)의 게이트 단과 동일한 클럭 신호(CLK)를 입력받을 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 소스 단은 제1 노드(ND1)와 연결될 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 드레인 단은 각각 디스차지 회로(120)와 연결될 수 있다.
다양한 실시예들에 따라, 데이터 플립 플롭(10)은 디스차지 회로(120)와 프리차지 회로(110) 사이에 병렬로 연결되는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 더 포함함으로써 2개 입력을 수신하는 NOR 게이트와 동일한 레이아웃을 갖도록 구현될 수 있다. NOR 게이트에 입력되는 2개의 입력은 모두 동일한 신호인 클럭 신호(CLK)에 상응할 수 있다. 병렬로 입력되는 2개의 클럭 신호(CLK)는 레이아웃 상에서 디스차지 회로(120)의 위로 배선될 수 있다. 즉, 데이터 플립 플롭(10)은 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 병렬로 제1 노드(ND1)와 디스차지 회로(120) 사이에 추가함으로써 종래의 NOR 게이트의 레이아웃을 그대로 채용할 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함하지 않을 경우, 상이한 레이아웃에 따라 직렬 스택 구조의 프리차지 회로(110)를 구현해야 하고, 이는 종래의 NOR 게이트 레이아웃을 이용한 것에 비해 비효율적일 수 있다.
도 11b는 본 개시의 예시적 실시예들에 따른 플립 플롭 및 이의 레이아웃을 도시한다.
도 11b를 참조하면, 데이터 플립 플롭(10)의 동적 회로의 적어도 일 부분이 개시된다. 도 11a의 데이터 플립 플롭(10)은 프리차지 회로(110), 디스차지 회로(120), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 포함할 수 있다.
다양한 실시예들에 따라, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 디스차지 회로(120)에 연결될 수 있다. 디스차지 회로(120)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 통해 접지 라인(VSS)와 연결될 수 있다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)와 병렬로 연결될 수 있다. 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 각각 NMOS 트랜지스터에 상응할 수 있다. 제1 트랜지스터(TR1)의 게이트 단은 클럭 신호(CLK)를 입력받을 수 있다. 제2 트랜지스터(TR2)의 게이트 단은 제1 트랜지스터(TR1)의 게이트 단과 동일한 클럭 신호(CLK)를 입력받을 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 드레인 단은 제1 노드(ND1)와 연결될 수 있다.
다양한 실시예들에 따라, 데이터 플립 플롭(10)은 디스차지 회로(120)와 접지 라인(VSS) 사이에 병렬로 연결되는 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 더 포함함으로써 2개 입력을 수신하는 NOR 게이트와 동일한 레이아웃을 갖도록 구현될 수 있다. NOR 게이트에 입력되는 2개의 입력은 모두 동일한 신호인 클럭 신호(CLK)에 상응할 수 있다. 병렬로 입력되는 2개의 클럭 신호(CLK)는 레이아웃 상에서 디스차지 회로(120)의 아래에 배선될 수 있다. 즉, 데이터 플립 플롭(10)은 병렬로 연결된 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 접지 라인(VSS)과 디스차지 회로(120) 사이에 추가함으로써 종래의 NOR 게이트의 레이아웃을 그대로 채용할 수 있다. 데이터 플립 플롭(10)은 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 포함하지 않을 경우, 상이한 레이아웃에 따라 직렬 스택 구조의 프리차지 회로(110)를 구현해야 하고, 이는 종래의 NOR 게이트 레이아웃을 이용한 것에 비해 비효율적일 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 직렬 스택 구조를 형성하는 적어도 둘 이상의 PMOS 트랜지스터들에 기반하여, 클럭 신호의 전압 레벨에 따라 전원 전압 노드와 제1 노드 사이의 전기적 연결을 형성하여 상기 제1 노드를 차지하는 프리차지 회로;
    입력 신호와 상기 클럭 신호에 기반하여 상기 제1 노드와 접지 노드 사이의 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로; 및
    상기 제1 노드의 전압 레벨에 기반하여 충전되거나 또는 방전되는 제2 노드를 포함하는 플립 플롭.
  2. 제1항에 있어서,
    상기 프리차지 회로는,
    제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함하고,
    상기 제1 PMOS 트랜지스터는 상기 전원 전압 노드와 상기 제2 PMOS 트랜지스터 사이에 직렬로 연결되는 것을 특징으로 하는 플립 플롭.
  3. 제2항에 있어서,
    상기 프리차지 회로는,
    상기 제1 PMOS 트랜지스터의 게이트 및 상기 제2 PMOS 트랜지스터의 게이트에 상기 클럭 신호를 동시에 인가하는 것을 특징으로 하는 플립 플롭.
  4. 제2항에 있어서,
    상기 제1 노드는,
    상기 프리차지 회로에 포함되는 PMOS 트랜지스터들의 개수가 증가함에 따라 상기 클럭 신호가 로직 하이로 천이된 이후에 디스차지되는 속도가 증가되는 것을 특징으로 하는 플립 플롭.
  5. 제1항에 있어서,
    상기 제1 노드의 전압 레벨을 유지하기 위한 제1 키퍼 회로를 더 포함하고,
    상기 제1 키퍼 회로는,
    상기 입력 신호에 적어도 기반하여, 상기 제1 노드의 전압 레벨을 로직 하이로 유지하도록 구성된 적어도 하나의 PMOS 트랜지스터를 포함하거나, 또는
    상기 입력 신호에 적어도 기반하여, 상기 제1 노드의 전압 레벨을 로직 로우로 유지하도록 구성된 적어도 하나의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭.
  6. 제1항에 있어서,
    상기 제2 노드의 전압 레벨을 반전하여 출력하기 위한 인버터; 및
    상기 제2 노드의 전압 레벨을 유지하기 위한 제2 키퍼 회로를 더 포함하고,
    상기 제2 키퍼 회로는,
    상기 인버터의 출력 신호에 기반하여, 상기 제2 노드의 전압 레벨을 로직 하이로 유지하도록 구성된 적어도 하나의 PMOS 트랜지스터를 포함하거나, 또는
    상기 인버터의 출력 신호에 기반하여, 상기 제2 노드의 전압 레벨을 로직 로우로 유지하도록 구성된 적어도 하나의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립 플롭.
  7. 제1항에 있어서,
    상기 디스차지 회로와 접지 노드 사이에 추가 디스차지 회로를 더 포함하고,
    상기 추가 디스차지 회로는,
    적어도 둘 이상의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 플립 플롭.
  8. 제7항에 있어서,
    상기 적어도 둘 이상의 NMOS 트랜지스터들은,
    제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는 병렬로 연결되고,
    상기 추가 디스차지 회로는,
    상기 제1 NMOS 트랜지스터의 게이트 및 상기 제2 NMOS 트랜지스터의 게이트에 상기 클럭 신호를 동시에 인가하는 것을 특징으로 하는 플립 플롭.
  9. 클럭 신호의 위상 천이 및 입력 신호에 기반하여 정적 회로 입력 신호를 생성하는 동적 회로; 및
    상기 동적 회로로부터 제공되는 상기 정적 회로 입력 신호에 기반하여, 상기 클럭 신호에 동기화된 출력 신호를 생성하는 정적 회로를 포함하고,
    상기 동적 회로는,
    상기 정적 회로 입력 신호를 전달하는 제1 노드와 전원 전압 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 차지하는 프리차지 회로; 및
    상기 제1 노드와 접지 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로를 더 포함하고,
    상기 프리차지 회로는,
    직렬로 연결되는 복수의 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 다이나믹 플립 플롭.
  10. 제9항에 있어서,
    상기 프리차지 회로는,
    상기 복수의 PMOS 트랜지스터들 각각에게 상기 클럭 신호를 동시에 인가하는 것을 특징으로 하는 다이나믹 플립 플롭.
  11. 제10항에 있어서,
    상기 제1 노드는,
    직렬로 연결되는 상기 복수의 PMOS 트랜지스터들이 중첩됨에 따라, 상기 클럭 신호가 로직 하이로 천이된 이후에 디스차지되는 속도가 증가되는 것을 특징으로 하는 다이나믹 플립 플롭.
  12. 제9항에 있어서,
    상기 동적 회로는,
    상기 입력 신호에 적어도 기반하여, 상기 제1 노드의 전압 레벨을 로직 하이로 유지하도록 구성된 적어도 하나의 PMOS 트랜지스터를 포함하는 제1 키퍼 회로를 더 포함하는 것을 특징으로 하는 다이나믹 플립 플롭.
  13. 제12항에 있어서,
    상기 동적 회로는,
    상기 입력 신호에 적어도 기반하여, 상기 제1 노드의 전압 레벨을 로직 로우로 유지하도록 구성된 적어도 하나의 NMOS 트랜지스터를 포함하는 제2 키퍼 회로를 더 포함하는 것을 특징으로 하는 다이나믹 플립 플롭.
  14. 제9항에 있어서,
    상기 정적 회로는,
    상기 제1 노드의 전압 레벨에 기반하여 충전되거나 또는 방전되는 제2 노드의 전압 레벨을 반전하여 출력하기 위한 인버터; 및
    상기 인버터의 출력 신호에 기반하여, 상기 제2 노드의 전압 레벨을 로직 하이로 유지하도록 구성된 적어도 하나의 PMOS 트랜지스터를 포함하는 제3 키퍼 회로를 더 포함하는 것을 특징으로 하는 다이나믹 플립 플롭.
  15. 제14항에 있어서,
    상기 정적 회로는,
    상기 인버터의 출력 신호에 기반하여, 상기 제2 노드의 전압 레벨을 로직 로우로 유지하도록 구성된 적어도 하나의 NMOS 트랜지스터를 포함하는 제4 키퍼 회로를 더 포함하는 것을 특징으로 하는 다이나믹 플립 플롭.
  16. 제9항에 있어서,
    상기 동적 회로는,
    상기 디스차지 회로와 상기 접지 노드 사이를 직렬로 연결하는 추가 디스차지 회로를 더 포함하고,
    상기 추가 디스차지 회로는,
    복수의 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 다이나믹 플립 플롭.
  17. 제16항에 있어서,
    상기 복수의 NMOS 트랜지스터들은,
    서로 병렬로 연결되고, 상기 클럭 신호를 동시에 입력받는 것을 특징으로 하는 다이나믹 플립 플롭.
  18. 제17항에 있어서,
    상기 제1 노드는,
    상기 추가 디스차지 회로에 포함되는 상기 복수의 NMOS 트랜지스터들이 증가됨에 따라, 상기 클럭 신호가 로직 하이로 천이된 이후에 디스차지되는 속도가 증가되는 것을 특징으로 하는 다이나믹 플립 플롭.
  19. 제10항에 있어서,
    상기 제1 노드는,
    직렬로 연결되는 상기 복수의 PMOS 트랜지스터들이 중첩됨에 따라, 상기 클럭 신호가 로직 로우로 천이된 이후에 프리차지되는 속도가 감소되는 것을 특징으로 하는 다이나믹 플립 플롭.
  20. 클럭 신호를 반전하여 반전 클럭 신호를 생성하기 위한 클럭 인버터 회로;
    입력 신호 및 상기 반전 클럭 신호에 기반하여 제1 노드와 전원 전압 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 차지하는 차지 회로;
    직렬 스택 구조를 형성하는 적어도 둘 이상의 NMOS 트랜지스터들에 기반하여, 상기 반전 클럭 신호에 따라 상기 제1 노드 사이와 접지 노드 간에 전기적 연결을 형성하여 상기 제1 노드를 방전하는 디스차지 회로;
    상기 제1 노드의 전압 레벨을 유지하기 위한 제1 키퍼 회로;
    상기 제1 노드의 전압 레벨에 기반하여 충전되거나 또는 방전되는 제2 노드; 및
    상기 제2 노드의 전압 레벨을 유지하기 위한 제2 키퍼 회로를 포함하는 플립 플롭.
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Publication number Priority date Publication date Assignee Title
EP2107680B1 (en) * 2004-02-04 2012-01-25 Japan Aerospace Exploration Agency Single-event-effect tolerant SOI-based data latch device
US7671653B2 (en) * 2007-09-28 2010-03-02 Sun Microsystems, Inc. Dual edge triggered flip flops
US8604854B1 (en) * 2011-03-31 2013-12-10 Applied Micro Circuits Corporation Pseudo single-phase flip-flop (PSP-FF)
JP5782510B2 (ja) * 2011-05-12 2015-09-24 株式会社ソシオネクスト 半導体集積回路
US9742408B1 (en) * 2016-09-23 2017-08-22 International Business Machines Corporation Dynamic decode circuit with active glitch control
KR102636098B1 (ko) * 2016-10-31 2024-02-13 삼성전자주식회사 플립 플롭 및 이를 포함하는 반도체 시스템

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