KR20090099735A - 고속 동작이 가능한 플립플롭 - Google Patents

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Abstract

입력-출력 딜레이(D to Q delay)를 최소화하는 플립플롭이 개시된다. 본 발명의 일실시예에 따른 상기 플립플롭은, 제1 노드의 신호가 입력되며, 전원전압 및 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 업(pull-up)하기 위한 풀 업부와, 상기 제1 노드의 신호가 입력되며, 접지전압 및 상기 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 다운(pull-down)하기 위한 풀 다운부 및 상기 제2 노드에 연결되며, 상기 제2 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며, 상기 풀 업부는 클록 신호 및 펄스 신호 중 어느 하나의 신호에 응답하여 상기 제2 노드를 풀 업 시키며, 상기 풀 다운부는 클록 신호 및 펄스 신호 중 다른 하나의 신호에 응답하여 상기 제2 노드를 풀 다운 시키는 것을 특징으로 한다.

Description

고속 동작이 가능한 플립플롭{Flip-flop capable of high speed operation}
본 발명은 플립플롭에 관한 것으로, 구체적으로는 입력-출력 딜레이(D to Q delay)를 최소화하기 위한 플립플롭에 관한 것이다.
플립플롭은 클록 신호 또는 펄스 신호에 응답하여 입력된 신호를 저장하고 순차적으로 전달하는 기능을 한다. 도 1은 종래에 일반적으로 많이 사용되고 있는 마스터 슬래이브 방식의 플립플롭을 나타낸 회로도이다.
도 1에 도시된 바와 같이 종래의 플립플롭(100)은 마스터 래치와 슬래이브 래치로 구성될 수 있다. 또한 종래의 플립플롭(100)의 일예로서, 데이터 신호(D) 및 스캔 입력 신호(SI)를 수신하며, 스캔 인에이블 신호(SE)에 응답하여 반도체 장치 내부로 데이터 신호(D) 또는 스캔 입력 신호(SI)를 전달하는 플립플롭(100)이 도시된다.
상기 플립플롭(100)은 데이터 신호(D) 및 스캔 입력 신호(SI) 중 어느 하나를 출력하기 위한 멀티플렉서 회로를 구비할 수 있으며, 상기 멀티플렉서 회로는 하나 이상의 AND 게이트(111, 112) 및 NOR 게이트(113)을 구비할 수 있다. 또한, 멀티플렉서 회로로부터 출력된 신호를 래치하여 출력하기 위하여, 상기 플립플롭(100)은 하나 이상의 인버터(122) 및 삼-상태 인버터(tri-state inverter, 121, 123)로 이루어지는 마스터 래치와, 하나 이상의 인버터(125) 및 삼-상태 인버터(tri-state inverter 124, 126)로 이루어지는 슬래치브 래치를 구비할 수 있다. 상기 마스터 래치 및 슬래치브 래치 외에도 플립플롭(100)은 래치된 신호를 외부로 출력하기 위한 출력 버퍼(127)를 더 구비할 수 있다.
그러나, 상기와 같은 구조를 갖는 플립플롭(100)은, 입력-출력 딜레이(D to Q delay)를 크게 증가시키기 때문에, 하이 스피드(high-speed) 용으로는 적합하지 않다. 또한, 플립플롭(100)이 다이나믹 회로(dynamic circuit)의 출력에 연결되는 경우, 플립플롭(100)은 다이나믹 회로의 출력 단자의 신호를 수신한다. 이 경우, 다이나믹 회로의 출력 단자는 프리차지 구간에서 프리차지 되거나 이벨류에이션(evaluation) 구간에서 이벨류에이션이 수행되는데, 플립플롭(100)이 이벨류에이션된 신호(evaluated signal)를 수신하는 경우 상기 이벨류에이션된 신호는 타이밍 크리티컬한(timing critical) 신호가 된다. 즉, 다이나믹 회로의 출력 단자의 이벨류에이션이 플립플롭(100)으로 제공되는 클록 신호의 천이 시점 이후에 완료되는 경우, 플립플롭(100)은 데이터를 정상적으로 래치하지 못하게 되며 이에 따라 플립플롭(100)이 구비되는 반도체 칩의 기능에 문제를 유발하게 되는 문제점이 있다.
본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로서, 입력-출력 딜레이를 최소화하고 크리티컬한 입력 신호를 안정적으로 래치할 수 있는 플립플롭을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플립플롭은, 제1 노드의 신호가 입력되며, 전원전압 및 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 업(pull-up)하기 위한 풀 업부와, 상기 제1 노드의 신호가 입력되며, 접지전압 및 상기 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 다운(pull-down)하기 위한 풀 다운부 및 상기 제2 노드에 연결되며, 상기 제2 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며, 상기 풀 업부는 클록 신호 및 펄스 신호 중 어느 하나의 신호에 응답하여 상기 제2 노드를 풀 업 시키며, 상기 풀 다운부는 클록 신호 및 펄스 신호 중 다른 하나의 신호에 응답하여 상기 제2 노드를 풀 다운 시키는 것을 특징으로 한다.
바람직하게는, 상기 플립플롭은, 상기 제2 노드의 신호를 입력받아 출력 신호를 발생하여 외부로 제공하는 출력 버퍼를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 플립플롭은, 상기 풀 업부 및 풀 다운부 중 어느 하나로 제공되는 상기 펄스 신호를 발생하기 위한 펄스 발생부를 더 구비하는 것을 특징으로 한다.
바람직하게는, 상기 펄스 발생부는, 상기 펄스 신호는 기준 클록을 이용하여 생성되며, 상기 펄스 신호의 주기는 상기 클록 신호와 동일한 주기를 갖는 것을 특징으로 한다.
한편, 상기 플립플롭은, 외부의 다이나믹 로직(dynamic logic)과 전기적으로 연결되며, 상기 제1 노드는 상기 다이나믹 로직의 프리차지(precharge) 노드인 것을 특징으로 한다.
한편, 상기 풀 업부는, 상기 제1 노드의 신호에 응답하여 동작하는 제1 PMOS 트랜지스터 및 상기 클록 신호에 응답하여 동작하고, 상기 제1 PMOS 트랜지스터와 직렬하게 연결되는 제2 PMOS 트랜지스터를 구비할 수 있다.
한편, 상기 풀 다운부는, 상기 제1 노드의 신호에 응답하여 동작하는 제1 NMOS 트랜지스터 및 상기 펄스 신호에 응답하여 동작하고, 상기 제1 NMOS 트랜지스터와 직렬하게 연결되는 제2 NMOS 트랜지스터를 구비할 수 있다.
바람직하게는, 상기 제1 노드의 신호가 로직 하이인 경우, 상기 풀 다운부는 상기 제1 노드의 신호 및 상기 펄스 신호의 로직 하이 상태에 응답하여 상기 제2 노드를 풀 다운하며, 상기 제1 노드의 신호가 로직 로우인 경우, 상기 풀 업부는 상기 제1 노드의 신호 및 상기 클록 신호의 로직 로우 상태에 응답하여 상기 제2 노드를 풀 업하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플립플롭은, 전원전압에 연결되며, 제1 제어신호에 응답하여 동작하는 제1 PMOS 트랜지스터와, 접지전압에 연결되며, 제2 제어신호에 응답하여 동작하는 제1 NMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터 사이에 연결되며, 적어도 하나의 데이터 신호를 입력받아 이에 대한 논리 연산을 수행하고, 상기 논리 연산 결과를 제1 노드를 통해 출력하는 논리 회로 및 상기 제1 노드에 연결되며, 상기 제1 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며, 상기 논리 연산 결과는 상기 제1 제어신호 및 제2 제어신호의 상태에 기반하여 상기 제1 노드로 제공되며, 상기 제1 제어신호 및 제2 제어신호 중 어느 하나의 제어신호는 클록 신호이고 다른 하나의 제어신호는 펄스 신호인 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 플립플롭은, 제1 노드의 신호가 입력되는 제1 PMOS 트랜지스터를 구비하며, 전원전압 및 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 업(pull-up)하는 풀 업부와, 상기 제1 노드의 신호가 입력되는 제1 NMOS 트랜지스터를 구비하며, 접지전압 및 상기 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 다운(pull-down)하는 풀 다운부 및 상기 제2 노드에 연결되며, 상기 제2 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며, 상기 풀 업부 및 상기 풀 다운부 중 어느 하나는, 제1 클록 신호에 응답하여 소정의 펄스 구간 동안 상기 제2 노드를 풀 업하거나 풀 다운하며, 상기 풀 업부 및 상기 풀 다운부 중 다른 하나는, 상기 제1 클록 신호에 기반하여 생성되는 제2 클록 신호에 응답하여 상기 제2 노드를 풀 업하거나 풀 다운하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 플립플롭의 입력-출력 딜레이를 최소화 할 수 있으며, 또한 플립플롭에 연결되는 다이나믹 회로의 셋업 타임이 충분하지 않은 경우에도 신호를 안정적으로 래치할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플립플롭을 나타내는 블록도이다. 도시된 바와 같이 상기 플립플롭(200)은 풀업부(210), 풀다운부(220) 및 래치부(230)를 구비할 수 있으며, 제1 노드(ZZ1)의 신호를 수신하고 이를 제2 노드(ZZ2)로 전달하고, 제2 노드(ZZ2)로 전달된 신호를 래치하여 출력한다. 특히 본 발명의 특징에 따르면, 상기 플립플롭(200)은 클록 신호(CLKB2) 및 펄스 신호(P)에 응답하여 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달한다.
상기 플립플롭(200)은 소정의 다이나믹 회로(dynamic circuit)와 연결될 수 있으며, 다이나믹 회로의 프리차지 노드의 신호를 입력신호로서 수신한다. 이 경우 상기 제1 노드(ZZ1)는 다이나믹 회로의 프리차지 노드이다. 한편, 플립플롭(200)은 기준 클록신호(미도시)를 수신할 수 있으며, 도시된 클록 신호(CLKB2) 및 펄스 신호(P)는 상기 기준 클록신호에 기반하여 플립플롭(200) 내에서 생성될 수 있다.
풀업부(210)는 제1 노드(ZZ1)의 신호를 입력받으며, 전원전압(VDD)과 제2 노드(ZZ2) 사이에 연결되어 제2 노드(ZZ2)를 풀 업(pull-up)한다. 또한 풀다운부(220)는 제1 노드(ZZ1)의 신호를 입력받으며, 접지전압(VSS)과 제2 노드(ZZ2) 사이에 연결되어 제2 노드(ZZ2)를 풀 업(pull-down)한다. 래치부(230)는 상기 제2 노드(ZZ2)에 연결되며, 풀 업 또는 풀 다운된 제2 노드(ZZ2)의 신호를 래치한다. 래치된 제2 노드(ZZ2)의 신호는 플립플롭(200)의 출력신호(Y)로서 외부로 제공된다.
특히, 상기 플립플롭(200)은 클록 신호(CLKB2) 및 펄스 신호(P)에 응답하여 제1 노드(ZZ1)의 신호를 수신하고 이를 제2 노드(ZZ2)로 전달한다. 일예로서, 풀업부(210)는 클록 신호(CLKB2) 및 펄스 신호(P) 중 어느 하나의 신호에 응답하여 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달한다. 또한 풀다운부(220)는 클록 신호(CLKB2) 및 펄스 신호(P) 중 다른 하나의 신호에 응답하여 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달한다. 일예로서, 도 2에는, 풀업부(210)는 클록 신호(CLKB2)에 응답하여 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달하며, 풀다운부(220)는 펄스 신호(P)에 응답하여 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달하는 일예가 도시된다.
도 3은 도 2의 플립플롭을 구현하는 일예를 나타내는 회로도이다. 설명의 편의를 위하여 상기 플립플롭에 연결되는 다이나믹 회로가 더 도시된다.
도시된 바와 같이, 플립플롭(200)의 풀업부(210)는 하나의 PMOS 트랜지스터를 구비할 수 있다. 일예로서, 풀업부(210)는 클록 신호(CLKB2)를 입력받아 동작하는 PMOS 트랜지스터(P1)와, 제1 노드(ZZ1)의 신호를 입력받아 동작하는 PMOS 트랜 지스터(P2)를 구비할 수 있다. 상기 PMOS 트랜지스터들(P1, P2)은 전원전압(VDD)과 제2 노드(ZZ2) 사이에 직렬하게 연결된다.
또한 플립플롭(200)의 풀다운부(220)는 하나의 NMOS 트랜지스터를 구비할 수 있다. 일예로서, 풀다운부(220)는 제1 노드(ZZ1)의 신호를 입력받아 동작하는 NMOS 트랜지스터(N1)와, 펄스 신호(P)를 입력받아 동작하는 NMOS 트랜지스터(N2)를 구비할 수 있다. 상기 NMOS 트랜지스터들(N1, N2)은 접지전압(VSS)과 제2 노드(ZZ2) 사이에 직렬하게 연결된다.
또한, 플립플롭(200)의 래치부(230)는 하나 이상의 인버터(I1, I2)를 구비할 수 있으며, 제2 노드(ZZ2)에 연결되어 제2 노드(ZZ2)로 전달된 신호를 래치한다. 한편 플립플롭(200)은 제2 노드(ZZ2)의 신호를 외부로 전달하기 위한 출력 버퍼를 더 구비할 수 있으며, 일예로서 제2 노드(ZZ2)의 신호를 입력받아 출력 신호(Y)를 발생하는 인버터(I3)가 도시된다.
한편, 플립플롭(200)의 입력단에 연결될 수 있는 다이나믹 회로(300)는 하나 이상의 데이터 신호(A0-A2, B0-B2)에 대응하여 이에 따른 결과 신호를 제1 노드(ZZ1)로 출력한다. 상기 결과 신호는, 다이나믹 회로(300)로 제공되는 소정의 클록신호(CLKB1)에 응답하여 제1 노드(ZZ1)로 제공된다. 또한 데이터 신호(A0-A2, B0-B2)이 상태에 따라, 프리차지된 제1 노드(ZZ1)의 신호를 결과 신호로서 제공하거나 이벨류에이션된 제1 노드(ZZ1)의 신호를 결과 신호로서 제공한다. 플립플롭(200)으로 제공되는 클록 신호(CLKB2)와 다이나믹 회로(300)로 제공되는 클록신호(CLKB1)는 동일한 클록 신호로 이루어질 수 있으며, 또한 일정한 위상차를 갖도 록 할 수도 있다.
한편, 도 3에 도시된 바와 같이, 제2 노드(ZZ2)의 신호를 저장하기 위하여 래치부(230)가 하나 이상의 인버터(I1, I2)로 이루어지는 것이 도시되어 있으나, 상기 래치부(230)는 이외에도 다양하게 구현이 가능하다. 일예로서, 삼상태 버퍼(tri-state buffer)나 전송 게이트(transmission gate) 등이 상기 래치부(230)에 포함되어 구성될 수 있다. 또한 하나의 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어진 키퍼(keeper)를 사용할 수도 있다. 또한 별도의 회로 구성 없이, 신호의 저장을 제2 노드(ZZ2)에 존재하는 기생 커패시턴스(parastic capacitance)에 의존할 수도 있다. 또한 출력 신호(Y)를 발생하는 출력 버퍼는 일반적인 스태틱 로직(static logic)으로 구현될 수 있다.
도 4는 도 2의 펄스 신호를 발생하는 펄스 발생부를 나타내는 회로도이다. 플립플롭(200)은 기준 클록 신호(CLK)를 입력받을 수 있으며, 기준 클록 신호(CLK)을 이용하여 풀다운부(220)로 제공되는 펄스 신호(P)를 발생하며, 또한 풀업부(210)로 제공되는 클록 신호(CLKB2)를 발생할 수 있다. 바람직하게는, 발생되는 펄스 신호(P)는 상기 기준 클록 신호(CLK)와 동일한 주기를 가질 수 있다. 상기 펄스 발생부는, 도 4에 도시된 바와 같이 적어도 하나의 인버터와 하나의 NAND 게이트를 이용하여 구현될 수 있으며, 또한 상기 펄스 발생부는 플립플롭(200) 내에 구비될 수 있다.
도 3에 도시된 플립플롭(200)의 일예에 따르면, 풀업부(210)가 두 개의 PMOS 스택(stack)으로 이루어지고 풀다운부(220)가 두 개의 NMOS 스택(stack)으로 이루 어지며, 풀업부(210)는 클록 신호(CLKB2) 및 펄스 신호(P) 중 어느 하나의 신호에 응답하여 동작하고, 또한 풀다운부(220)는 클록 신호(CLKB2) 및 펄스 신호(P) 중 다른 하나의 신호에 응답하여 동작한다. 상기와 같은 구조로 인하여, 종래의 마스터 슬래이브 구조의 플립플롭에 비하여, 제1 노드(ZZ1)의 로직 하이 신호를 NMOS 스택을 통하여 빠르게 전달할 수 있으며, 또한 제1 노드(ZZ1)의 로직 로우 신호를 PMOS 스택을 통하여 빠르게 전달할 수 있다. 또한, 플립플롭(200)이 타이밍 크리티컬한(timing critical) 신호인 제1 노드(ZZ1)의 폴링(falling) 신호를 수신하는 경우, 제1 노드(ZZ1)의 이벨류에이션이 클록 신호(CLKB2) 또는 펄스 신호(P)의 트리거드 에지(triggered edge) 이후에 완료되더라도, 플립플롭(200)은 안정적으로 신호를 수신할 수 있다.
상기 플립플롭(200)의 자세한 동작을 도 5 내지 도 8을 참조하여 설명하면 다음과 같다.
도 5는 로직 하이의 제1 노드(ZZ1)의 신호를 수신하는 플립플롭의 동작을 나타내는 파형도이다. 도 5에 도시된 바와 같이, 다이나믹 로직의 프리차지 동작에 의하여 제1 노드(ZZ1)는 플립플롭(200)의 트리거드 에지(triggered edge) 이전에 안정화되어 로직 하이에 해당하는 값을 갖는다. 펄스 신호(P)는 기준 클록 신호(CLK)를 이용하여 생성될 수 있으며, 로직 하이의 제1 노드(ZZ1)의 신호는 펄스 신호(P)에 응답하여 플립플롭(200)에 저장된다. 즉,로직 하이의 제1 노드(ZZ1)의 신호 및 펄스 신호(P)의 활성화 구간 동안 제2 노드(ZZ2)의 디스차지 경로가 형성됨으로써, 제2 노드(ZZ2)는 로직 로우에 해당하는 값을 갖는다. 이에 따라 출력 신 호(Y)는 로직 하이에 해당하는 값을 갖는다.
또한, 클록 신호(CLKB2)가 로직 로우에 해당하는 값을 갖더라도, 제1 노드(ZZ1)가 이미 로직 하이값으로 유지되고 있으며, 또한 다이나믹 로직에서 추가적으로 프리차지가 진행된다. 이에 따라, 풀업부(210)에 구비되는 PMOS 트랜지스터(P2)는 턴 오프되어 있으므로, 플립플롭(200)의 한 사이클 내에서 제2 노드(ZZ2)는 로직 하이의 값으로 프리차지되지 않고 로직 로우에 해당하는 값을 유지하게 된다.
도 6은 로직 로우의 제1 노드(ZZ1)의 신호를 수신하는 플립플롭의 동작의 제 1예를 나타내는 파형도이다. 도 6은, 제1 노드(ZZ1)의 이벨류에이션이 플립플롭(200)의 트리거드 에지(triggered edge) 이전에 안정화되는 경우의 플립플롭(200)의 동작을 나타낸다.
제1 노드(ZZ1)의 폴링(falling) 신호는 제1 노드(ZZ1)의 프리차지 동작 이후에 다이나믹 회로의 이벨류에이션에 의해 발생하며, 상기 폴링(falling) 신호는 타이밍 크리티컬한 신호가 된다. 타이밍 마진(timing margin)이 충분하여 이벨류에이션이 플립플롭(200)의 트리거드 에지(일예로서 클록 신호(CLKB2)의 트리거드 에지) 이전에 안정화되는 경우, 로직 로우의 제1 노드(ZZ1)의 신호는 클록 신호(CLKB2)에 응답하여 플립플롭(200)에 저장된다. 즉,로직 로우의 제1 노드(ZZ1)의 신호 및 클록 신호(CLKB2)에 응답하여 플립플롭(200)의 풀업부(210)가 활성화되고, 이에 따라 제2 노드(ZZ2)는 로직 하이에 해당하는 값을 갖는다. 또한 이에 따라 출력 신호(Y)는 로직 로우에 해당하는 값을 갖는다.
한편, 이벨류에이션된 제1 노드(ZZ1)의 신호가 플립플롭(200)에 저장된 후, 클록 신호(CLKB1)의 로우 레벨로의 천이에 의하여 제1 노드(ZZ1)가 다시 프리차지 되어 로직 하이의 값을 갖더라도, 펄스 신호(P)가 로직 로우의 값을 유지하기 때문에 풀다운부(220)의 NMOS 트랜지스터(N2)는 턴 오프 상태를 유지한다. 이에 따라 제2 노드(ZZ2)가 한 사이클 내에서 다시 디스차지되지 않고 로직 하이에 해당하는 값을 유지하게 된다.
도 7은 로직 로우의 제1 노드(ZZ1)의 신호를 수신하는 플립플롭의 동작의 제 2예를 나타내는 파형도이다. 도 7은, 플립플롭(200)의 트리거드 에지(triggered edge) 시점에서 제1 노드(ZZ1)의 이벨류에이션이 진행중인 경우의 플립플롭(200)의 동작을 나타낸다.
상기와 같은 경우에도, 이벨류에이션 동작에 의하여 제1 노드(ZZ1)가 로직 로우에 해당하는 값을 갖게 되면, 상기 로직 로우의 제1 노드(ZZ1)의 신호 및 클록 신호(CLKB2)에 응답하여 플립플롭(200)의 풀업부(210)가 활성화되고, 이에 따라 제2 노드(ZZ2)는 로직 하이에 해당하는 값을 갖는다. 또한 이에 따라 출력 신호(Y)는 로직 로우에 해당하는 값을 갖는다.
한편, 도 7과 같은 경우에서, 플립플롭(200)의 다음의 사이클에서는 이벨류에이션 진행중인 제1 노드(ZZ1)의 신호 및 펄스 신호(P)의 활성화에 의하여 제2 노드(ZZ2)에 작은 글리치(glitch)가 발생할 수는 있으나, 전체적으로 플립플롭(200)의 출력 신호(Y)는 정상적인 로직 로우에 해당하는 값을 갖게 된다.
도 8은 로직 로우의 제1 노드(ZZ1)의 신호를 수신하는 플립플롭의 동작의 제 3예를 나타내는 파형도이다. 도 8은, 플립플롭(200)의 트리거드 에지(triggered edge) 시점 이후에 제1 노드(ZZ1)의 이벨류에이션이 완료되는 경우의 플립플롭(200)의 동작을 나타낸다. 종래의 플립플롭에서는, 상기와 같은 경우 셋업 불량(setup violation)을 유발하게 된다.
도 8에 도시된 바와같이, 이벨류에이션 동작에 의하여 제1 노드(ZZ1)가 로직 로우에 해당하는 값을 갖게 되면, 플립플롭(200)의 트리거드 에지(triggered edge) 시점 이후에 제1 노드(ZZ1)의 이벨류에이션이 완료되더라도, 이벨류에이션된 제1 노드(ZZ1)의 신호 및 클록 신호(CLKB2)에 응답하여 플립플롭(200)의 풀업부(210)가 활성화되고, 이에 따라 제2 노드(ZZ2)는 로직 하이에 해당하는 값을 갖는다. 또한 이에 따라 출력 신호(Y)는 로직 로우에 해당하는 값을 갖는다.
그러나, 상기와 같은 경우, 플립플롭(200)의 다음의 사이클에서는 프리차지 상태인 제1 노드(ZZ1)의 신호 및 펄스 신호(P)의 활성화에 의하여 제2 노드(ZZ2)에 불필요한 글리치(glitch)가 발생할 수 있으며 이는 불필요한 소모 전력을 증가시킬 수 있다. 그러나, 다이나믹 회로에 충분한 셋업 타임(setup time)이 확보되지 않더라도, 이에 연결된 플립플롭(200)은 신호를 정상적으로 저장하고 출력할 수 있으므로 셋업 불량이 발생하거나 및 칩의 오동작에 따른 문제를 방지할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 플립플롭을 나타내는 회로도이다. 도 9의 플립플롭(400)은 하나 이상의 다이나믹 회로로부터 출력되는 신호를 수신할 수 있다. 일예로서, 제1 다이나믹 회로(미도시)로부터 제1 신호(ZZ1_1)를 수신할 수 있으며, 제2 다이나믹 회로(미도시)로부터 제2 신호(ZZ1_2)를 수신할 수 있다.
상기 플립플롭(400)은, 입력 신호를 저장하고 출력하는 것 외에 다른 기능을 수행하도록 하기 위하여 추가적인 회로를 구비할 수 있다. 일예로서, 복수의 데이터 신호를 클록 신호(CLKB2) 또는 펄스 신호(P)에 응답하여 수신하고, 상기 데이터 신호에 대한 논리 연산 결과가 제2 노드(ZZ2)로 전달된다. 제2 노드(ZZ2)에 전달된 논리 연산 결과는 하나 이상의 인버터(I11, I12)로 이루어지는 래치부에 의해 래치되며, 래치된 논리 연산 결과는 소정의 출력 버퍼(I13)를 통하여 출력 신호(Y)로서 외부로 제공된다. 도 9에서는 그 일예로서, 플립플롭(400)은 수신된 제1 신호(ZZ1_1) 및 제2 신호(ZZ1_2)에 대한 낸드(NAND) 연산을 수행하기 위한 적어도 하나의 트랜지스터(P12, P13, N11, N12)를 구비하는 것이 도시된다.
도 10은 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다. 도 10은 실제 플립플롭 동작을 수행하는 회로와 펄스를 발생하는 펄스 발생부를 분리하여 구성하지 않고 서로 결합하여 회로를 구성한 것이다. 상기와 같은 구성에 의하여 플립플롭 구현에 요구되는 소자의 수를 감소할 수 있다.
일예로서, 상기 펄스 발생부는 도 2의 플립플롭(200)의 풀업부(210)에 결합될 수 있으며, 또한 풀다운부(220)에도 결합될 수 있다. 도 10의 플립플롭(500)은 상기 펄스 발생부가 풀다운부에 결합된 것이 일예로 도시된다. 펄스 발생부가 풀업부에 결합되거나 기타 다른 회로에 결합되는 것은 도 10에 도시된 회로 구성으로부터 용이하게 구현 가능하므로, 이에 대한 자세한 설명은 생략한다.
도 10에 도시된 바와 같이 상기 플립플롭(500)은 제2 노드(ZZ2)를 풀업하기 위한 풀업부와 제2 노드(ZZ2)를 풀다운하기 위한 풀다운부를 구비할 수 있다. 또한 상기 풀업부는 클록 신호에 응답하여 동작하는 PMOS 트랜지스터(P21)와 제1 노드(ZZ1)의 신호에 응답하여 동작하는 PMOS 트랜지스터(P22)를 구비할 수 있다. 한편 풀다운부는 제1 노드(ZZ1)의 신호에 응답하여 동작하는 NMOS 트랜지스터(N21)와, 소정의 펄스 구간 동안 제2 노드(ZZ2)의 디스차지 경로를 형성하기 위한 NMOS 트랜지스터들(N22, N23)을 구비할 수 있다.
일예로서, 상기 소정의 펄스 구간이 도 4에서 도시되었던 펄스 발생기에서 발생되는 펄스 신호(P)에 대응하도록 하기 위하여, 풀다운부의 NMOS 트랜지스터(N22)는 기준 클록 신호(CLK)에 응답하여 동작하며, NMOS 트랜지스터(N23)는 상기 기준 클록 신호(CLK)를 반전시키고 지연시킨 신호에 응답하여 동작하도록 구성할 수 있다. 풀다운부는 상기 기준 클록 신호(CLK)를 입력받아 이를 반전시키고 지연시킨 신호를 발생하기 위한 적어도 하나의 인버터(I24, I25, I26)를 더 구비할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다. 상술하였던 바와 같이 본 발명에 따른 플립플롭은 PMOS 스택 구조를 갖는 풀업부와 NMOS 스택 구조를 갖는 풀다운부를 구비할 수 있다. 상기 풀업부의 PMOS 스택 구조 및/또는 풀다운부의 NMOS 스택 구조는 다양하게 변형이 가능하다. 도 11의 플립플롭(600)의 풀업부는, 도 3의 경우와 비교하여, 제1 노드(ZZ1)의 신호를 수신하는 PMOS 트랜지스터와 클록 신호(CLKB2)를 수신하는 PMOS 트랜지스터의 스택 위치를 변경하였다. 또한 도 11의 플립플롭(600)의 풀다운부는, 도 3의 경우와 비교하여, 제1 노드(ZZ1)의 신호를 수신하는 NMOS 트랜지스터와 펄스 신호(P)를 수신하는 NMOS 트랜지스터의 스택 위치를 변경하였다.
도 12a,b는 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다. 도 12a는 제1 노드(ZZ1)와 풀업부/풀다운부 사이에 로직 회로가 더 구비된 경우를 나타내며, 일예로서 제1 노드(ZZ1)와 풀업부/풀다운부 사이에 인버터(I44)가 더 구비된 것을 나타낸다. 상기 로직 회로는 상기 인버터(I44) 외에도 다양하게 구현이 가능하다.
입력단에 인버터(I44)가 추가된 도 12a의 플립플롭(700)이 도 3에 도시된 플립플롭과 동일하게 동작하도록 하기 위하여, 풀업부 및 풀다운부를 제어하기 위한 신호들의 변형이 필요하다. 일예로서, 도 3에서 풀업부가 클록 신호(CLKB2)에 응답하여 동작하였던 것과는 달리, 도 12a의 플립플롭(700)의 풀업부의 PMOS 트랜지스터(P41)는 반전된 펄스 신호(PB)에 응답하여 동작한다. 또한 도 3에서 풀다운부가 펄스 신호(P)에 응답하여 동작하였던 것과는 달리, 도 12a의 플립플롭(700)의 풀다운부의 NMOS 트랜지스터(N42)는 반전된 클록 신호(CLK2)에 응답하여 동작한다. 도 12b는 상기 도 12a의 플립플롭(700)에서 사용되는 반전된 펄스 신호(PB) 및 반전된 클록 신호(CLK2)를 발생하기 위한 펄스 발생부의 일예를 나타내는 것으로서, 상기 펄스 발생기는 도 12a의 플립플롭(700)에 구비될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이 다.
도 1은 종래의 마스터 슬래이브 방식의 플립플롭을 나타낸 회로도이다.
도 2는 본 발명의 일실시예에 따른 플립플롭을 나타내는 블록도이다.
도 3은 도 2의 플립플롭을 구현하는 일예를 나타내는 회로도이다.
도 4는 도 2의 펄스 신호를 발생하는 펄스 발생부를 나타내는 회로도이다.
도 5는 로직 하이의 제1 노드의 신호를 수신하는 플립플롭의 동작을 나타내는 파형도이다.
도 6은 로직 로우의 제1 노드의 신호를 수신하는 플립플롭의 동작의 제 1예를 나타내는 파형도이다.
도 7은 로직 로우의 제1 노드의 신호를 수신하는 플립플롭의 동작의 제 2예를 나타내는 파형도이다.
도 8은 로직 로우의 제1 노드의 신호를 수신하는 플립플롭의 동작의 제 3예를 나타내는 파형도이다.
도 9는 본 발명의 다른 실시예에 따른 플립플롭을 나타내는 회로도이다.
도 10은 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다.
도 12a,b는 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200: 플립플롭
210: 풀업부
220: 풀다운부
230: 래치부

Claims (13)

  1. 제1 노드의 신호가 입력되며, 전원전압 및 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 업(pull-up)하기 위한 풀 업부;
    상기 제1 노드의 신호가 입력되며, 접지전압 및 상기 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 다운(pull-down)하기 위한 풀 다운부; 및
    상기 제2 노드에 연결되며, 상기 제2 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며,
    상기 풀 업부는 클록 신호 및 펄스 신호 중 어느 하나의 신호에 응답하여 상기 제2 노드를 풀 업 시키며, 상기 풀 다운부는 클록 신호 및 펄스 신호 중 다른 하나의 신호에 응답하여 상기 제2 노드를 풀 다운 시키는 것을 특징으로 하는 플립플롭.
  2. 제1항에 있어서,
    상기 제2 노드의 신호를 입력받아 출력 신호를 발생하여 외부로 제공하는 출력 버퍼를 더 구비하는 것을 특징으로 하는 플립플롭.
  3. 제1항에 있어서,
    상기 풀 업부 및 풀 다운부 중 어느 하나로 제공되는 상기 펄스 신호를 발생하기 위한 펄스 발생부를 더 구비하는 것을 특징으로 하는 플립플롭.
  4. 제3항에 있어서, 상기 펄스 발생부는,
    상기 펄스 신호는 기준 클록을 이용하여 생성되며, 상기 펄스 신호의 주기는 상기 클록 신호와 동일한 주기를 갖는 것을 특징으로 하는 플립플롭.
  5. 제1항에 있어서,
    외부의 다이나믹 로직(dynamic logic)과 전기적으로 연결되며, 상기 제1 노드는 상기 다이나믹 로직의 프리차지(precharge) 노드인 것을 특징으로 하는 플립플롭.
  6. 제1항에 있어서, 상기 풀 업부는,
    상기 제1 노드의 신호에 응답하여 동작하는 제1 PMOS 트랜지스터; 및
    상기 클록 신호에 응답하여 동작하고, 상기 제1 PMOS 트랜지스터와 직렬하게 연결되는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  7. 제6항에 있어서, 상기 풀 다운부는,
    상기 제1 노드의 신호에 응답하여 동작하는 제1 NMOS 트랜지스터; 및
    상기 펄스 신호에 응답하여 동작하고, 상기 제1 NMOS 트랜지스터와 직렬하게 연결되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  8. 제7항에 있어서,
    상기 제1 노드의 신호가 로직 하이인 경우, 상기 풀 다운부는 상기 제1 노드의 신호 및 상기 펄스 신호의 로직 하이 상태에 응답하여 상기 제2 노드를 풀 다운하며,
    상기 제1 노드의 신호가 로직 로우인 경우, 상기 풀 업부는 상기 제1 노드의 신호 및 상기 클록 신호의 로직 로우 상태에 응답하여 상기 제2 노드를 풀 업하는 것을 특징으로 하는 플립플롭.
  9. 전원전압에 연결되며, 제1 제어신호에 응답하여 동작하는 제1 PMOS 트랜지스터;
    접지전압에 연결되며, 제2 제어신호에 응답하여 동작하는 제1 NMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터 사이에 연결되며, 적어도 하나의 데이터 신호를 입력받아 이에 대한 논리 연산을 수행하고, 상기 논리 연산 결과를 제1 노드를 통해 출력하는 논리 회로; 및
    상기 제1 노드에 연결되며, 상기 제1 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며,
    상기 논리 연산 결과는 상기 제1 제어신호 및 제2 제어신호의 상태에 기반하여 상기 제1 노드로 제공되며, 상기 제1 제어신호 및 제2 제어신호 중 어느 하나의 제어신호는 클록 신호이고 다른 하나의 제어신호는 펄스 신호인 것을 특징으로 하 는 플립플롭.
  10. 제9항에 있어서, 상기 논리 회로는,
    상기 전원전압과 상기 제1 노드 사이에 연결되며, 상기 데이터 신호에 의해 제어되는 적어도 하나의 PMOS 트랜지스터; 및
    상기 접지전압과 상기 제1 노드 사이에 연결되며, 상기 데이터 신호에 의해 제어되는 적어도 하나의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 플립플롭.
  11. 제1 노드의 신호가 입력되는 제1 PMOS 트랜지스터를 구비하며, 전원전압 및 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 업(pull-up)하는 풀 업부;
    상기 제1 노드의 신호가 입력되는 제1 NMOS 트랜지스터를 구비하며, 접지전압 및 상기 제2 노드 사이에 연결되어 상기 제2 노드의 전압을 풀 다운(pull-down)하는 풀 다운부; 및
    상기 제2 노드에 연결되며, 상기 제2 노드로 전달된 신호를 래치하여 출력하는 래치부를 구비하며,
    상기 풀 업부 및 상기 풀 다운부 중 어느 하나는, 제1 클록 신호에 응답하여 소정의 펄스 구간 동안 상기 제2 노드를 풀 업하거나 풀 다운하며, 상기 풀 업부 및 상기 풀 다운부 중 다른 하나는, 상기 제1 클록 신호에 기반하여 생성되는 제2 클록 신호에 응답하여 상기 제2 노드를 풀 업하거나 풀 다운하는 것을 특징으로 하 는 플립플롭.
  12. 제11항에 있어서, 상기 풀 다운부는,
    상기 제1 클록 신호에 응답하여 동작하는 제2 NMOS 트랜지스터;
    상기 제1 클록 신호를 입력받아 이를 반전시키고 지연시켜 제3 클록 신호를 발생하는 적어도 하나의 인버터; 및
    상기 제3 클록 신호에 응답하여 동작하며, 상기 제2 NMOS 트랜지스터와 직렬하게 연결되는 제3 NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 플립플롭.
  13. 제11항에 있어서, 상기 풀 업부는,
    상기 제1 클록 신호에 응답하여 동작하는 제2 PMOS 트랜지스터;
    상기 제1 클록 신호를 입력받아 이를 반전시키고 지연시켜 제3 클록 신호를 발생하는 적어도 하나의 인버터; 및
    상기 제3 클록 신호에 응답하여 동작하며, 상기 제2 PMOS 트랜지스터와 직렬하게 연결되는 제3 PMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 플립플롭.
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