CN105320197B - 一种集成电路 - Google Patents

Abstract

本发明公开了一种集成电路，包含垫，此垫(pad)适用于从外部驱动器接收一讯号。状态缓存器110用以被编程为一状态，此状态指示用以设置垫的一电压电平，此电压电平在集成电路装置上的电路的初始化期间回应于垫的状态而设。此电压电平可对应一逻辑低电平或一逻辑高电平。电压保持电路耦接至垫及状态缓存器，并设置为响应于一导致初始化的事件施加此垫到此电压电平。

Description

一种集成电路

技术领域

本发明是有关于一种集成电路，特别是有关于一种集成电路的输入/输出垫的下拉和上拉电路。

背景技术

集成电路包含输入/输出(I/O)垫用以接收和传送讯号。在操作期间，若一个输入/输出垫是「浮接」时，意味着此垫没有被外部或内部驱动器以一个可预测的电压驱动，此垫可能会在一个电压电平浮动，这个电压电平足够导致连接到此垫的输入缓冲器电路能导通并无法预测地操作。这种无法预测的操作会增加此装置的能量消耗，并且可能导致输入缓冲器电路的损坏。此垫上的一个浮动电压也可将这个输入缓冲器电路设置为一个未确定的状态，造成未确定的讯号传输到此装置的内部电路并导致振动及其他虚效应(spuriouseffects)。

为了避免这种问题，集成电路可包含上拉或下拉电路以在此垫在浮接的状况下时以一可预测的电压电平偏压此垫。在一例中，例如美国专利US8,400,190(领证日为2013年3月19日，发明人为Chun Hsiung Hung等人)，一个垫可在制造时预先充电到一个高参考电压或者一个低参考电压。然而，集成电路的一个垫依据包含集成电路的系统的需求，可能在一个实施时需要耦接至一个上拉电路，在另一个实施时需要耦接至下拉电路。

因此有需要提供一种改进集成电路的垫的上拉及/或下拉电路以允许以可预测的电压电平设置个别的垫。

发明内容

在本文描述的集成电路装置包含一垫，此垫适用于从外部驱动器接收一讯号，例如一个总线(bus line)的一用户输入讯号。状态缓存器可被编程为一状态，此状态指示用以设置垫的一电压电平，此电压电平在电路的初始化期间回应于垫的状态而设。电压电平可对应一逻辑低电平和一逻辑高电平其中之一。电压保持电路耦接至垫和状态缓存器，并设置为响应于一导致初始化的一事件施加垫到此电压电平。此垫更可适用于从集成电路装置的一输出缓冲器电路接收一讯号，以使垫可被输出缓冲器致能以从装置输出数据到总线。

电压保持电路可被设置为以一第一电流快速设定垫上的电压电平，并且随后以比第一电流微弱的一第二电流保持该垫的该电压电平，且该第二电流系足够微弱以使该垫上保持的该电压电平被耦接至垫的驱动器施加的讯号覆写。

集成电路可包含多个垫，设置为接收多个在初始化期间具有一效果的讯号。因此，在此实施例中，第二状态缓存器被编程为一第二状态，第二状态指示基于该初始化用以设置该垫的一第二电压电平。一第二电压保持电路耦接至垫及第二状态缓存器，并设置为响应导致初始化的事件施加垫到第二电压电平。

第二电压保持电路可被设置为快速设定以一第一电流设置垫的第二电压电平，并且随后以比第一电流微弱的一第二电流保持垫的第二电压电平。

多个状态缓存器被编程为一状态，此状态指示用于设置多个垫中这些垫的一电压电平，此电压电平在集成电路装置上的电路的初始化期间回应于这些垫的状态而设。多个电压保持电路可耦接至多个垫中的这些垫及多个状态缓存器中的这些状态缓存器，并设置为响应导致初始化的一事件施加垫到电压电平。这些垫更可适用于从集成电路内的输出缓冲器电路接收讯号。

多个第二状态缓存器被编程为一第二状态，此第二状态指示基于初始化设置多个垫中这些垫的一第二电压电平。多个第二电压保持电路可耦接至多个垫中的这些垫及多个第二状态缓存器中的这些状态缓存器，并设置为响应导致初始化的事件施加垫到第二电压电平。

在本文描述的偏压集成电路的垫的方法包含响应一外部讯号导致电路初始化的一事件施加垫到一电压电平，其中电压电平由一状态缓存器被编程的一状态而被指示。

施加垫到一电压电平的步骤包含以一第一电流设置垫的电压电平，并且随后以一第二电流保持垫的电压电平，其中第二电流比第一电流微弱，且第二电流足够微弱以使垫上保持的电压电平被外部讯号覆写。

此方法包含响应一外部讯号导致电路初始化的事件施加垫到一第二电压电平，其中该第二电压电平是由一第二状态缓存器被编程的一第二状态而被指示。

施加垫到一第二电压电平的步骤包含以一第一电流设置垫的第二电压电平，并且随后以一第二电流保持垫的第二电压电平，其中第二电流比第一电流微弱，且第二电流足够微弱以使垫上保持的该第二电压电平被外部讯号覆写。

本发明的其他方面和优点可以从下列的图式、详细描述和申请范围中看出。

附图说明

图1绘示集成电路装置的一垫的输入/输出电路的简化方块图。

图2绘示垫的电压保持电路和第二电压保持电路的一实施例的示意图。

图3绘示操作包含图1和图2的电压保持电路的结构的一实施例的时序图。

图4绘示操作包含图2的第二保持电路的结构的一实施例的时序图。

图5绘示偏压垫的方法的流程图。

图6绘示集成电路装置内多个垫的多个上拉状态缓存器。

图7绘示集成电路装置内多个垫的多个下拉状态缓存器。

具体实施方式

参照图式提供本发明实施例的详细描述。下列描述是代表性的参照具体结构的实施例和方法。应当理解的是无意将本发明限制到具体揭露的实施例和方法，本发明可使用其他特征、元件、方法和实施例来实施。描述较佳的实施例以说明本发明，并不限制其范围，其范围由权利要求范围来限定。本领域具有通常知识者可认识下面描述的各种等效的变型。不同的实施例中相似的元件通常会用相似的参考数字来提。

图1绘示集成电路装置100的一垫102的输入/输出电路的简化方块图。在本文所使用的用语「垫」(pad)指的是一个适用于从外部驱动器接收一讯号的一电路节点，例如一个总线(bus line)或者从此集成电路装置内的一输出缓冲器电路驱动的一用户输入讯号。举例来说，垫102可适用于在输出缓冲器电路190为非致能时接收一外部讯号101，或者用以在输出缓冲器电路190为致能而从集成电路装置100输出数据到耦接至包含垫102的集成电路装置的垫的一总线时从输出缓冲器电路190接收一讯号。

如图1的实施例所示，垫102的输入/输出电路包含一状态缓存器110和一电压保持电路115。状态缓存器110可被编程为一状态，此状态指示用以设置垫的一电压电平，此电压电平在电路的初始化期间回应于垫的状态而设。电压电平可对应一逻辑低电平(例如：0)和一逻辑高电平(例如：1)其中之一。电压保持电路115耦接至垫102和状态缓存器110，并设置为响应于一导致初始化的一事件施加垫到此电压电平，以使此电压电平在电路初始化时为一已知状态。例如，此事件可为内部电路140在电源施加到集成电路装置100之后产生的一开机重设(power-on reset，POR)事件。例如，在现在科技可使用的串行周边接口(serialperipheral interface，SPI)标准中，输入负载电流的限制可介于-2μA和2μA之间，并且一弱上拉路径(weak pullup path)或弱下拉路径(weak pulldown path)的强度可为限制的10％，即介于-0.2μA和0.2μA之间。当施加一外部讯号到垫时，弱上拉或下拉路径的强度可被修改以使此垫的电压，例如SPI标准指定的，介于输入低电压VIL和输入高电压VIH的范围之内。

在这个例子中响应于状态缓存器110被编程的状态而产生控制讯号A和B，以控制电压保持电路115，并且进一步描述如图2和图3。

垫102连接至一输入缓冲器电路130。施加至垫102的输入电压电平被输入缓冲器电路130缓冲，且响应于垫上的电压电平被施加至内部电路140，例如具有一状态机的一控制器、电源管理逻辑等等。垫102也可连接至输出缓冲器电路190的一输出端。输出缓冲器电路190的一输入端可连接至内部电路140。输出缓冲器电路190可被内部电路140的一控制讯号(未绘示)致能或非致能。

垫102的输入/输出电路可包含一第二状态缓存器120和一第二电压保持电路125。状态缓存器120可被编成为一第二状态，第二状态指示用以设置垫的一第二电压电平，此第二电压电平在电路的初始化期间回应于垫的第二状态而设。在一实施例中，状态缓存器110的电压电平可对应一逻辑高电平(例如：1)，而第二状态缓存器120的第二电压电平可对应一逻辑低电平(例如：0)。在另一实施例中，状态缓存器110的电压电平可对应一逻辑低电平(例如：0)，而第二状态缓存器120的第二电压电平可对应一逻辑高电平(例如：1)。第二电压保持电路125耦接至垫102和第二电压缓存器125，并且被设置为响应于导致初始化的事件施加垫到第二电压电平。

响应于状态缓存器120被编程的状态而产生控制讯号C和D以控制第二电压保持电路125，并且进一步描述如图2和图4。

图2绘示电压保持电路115和第二电压保持电路125的一实施例的示意图。如图2的例子所示，电压保持电路115包含两个上拉电路210和220。上拉电路210包含一个PMOS通道晶体管M1，PMOS通道晶体管M1的一传导端耦接至垫102，PMOS通道晶体管M1的另一传导端耦接至供应电压VDD。PMOS通道晶体管M1的尺寸被设置以提供一强电流(高功率上拉)到垫102，使得垫在相对快的时间内可以达到电压电平。上拉电路210被控制讯号A控制，控制讯号A连接至PMOS信道晶体管M1的控制端。

上拉电路220包含一组串联的PMOS通道晶体管(例如M2到M5)，这组串联的PMOS通道晶体管的一端耦接至垫102，这组串联的PMOS通道晶体管的另一端耦接至供应电压VDD。这组串联的PMOS通道晶体管的尺寸被设置以提供一较弱的电流到垫102(低功率保持)，使得垫不浮接，且在垫上保持的电压电平被外部讯号101覆写(overridable)。外部讯号可根据一指定的输入讯号电流电平，例如举例来说根据SPI标准指定的一电流电平而被施加，指定的输入讯号电流电平可覆写低电流保持。在这个例子中使用SPI标准，低电流保持可介于-0.2μA到0.2μA之间，而一外部讯号可具有介于-2μA到2μA之间的电流，因此可复写弱上拉。上拉电路220被控制讯号B控制，控制讯号B连接至PMOS信道晶体管M2到M5的控制端。

这组的PMOS通道晶体管被说是「弱」(weak)的意思是在一小于供应电压VDD的电压被外部驱动器或者被集成电路装置内的一个输出缓冲器电路施加(asserted)在垫上。驱动器或输出缓冲器电路提供这组MOS信道晶体管的一较强的下拉动作胜于上拉动作。外部驱动器或输出缓冲器电路因此「获胜」(win)，并且改变垫102的电压为一已知状态，避免传输未确定的讯号到此装置的内部电路或此装置耦接的一总线。

因此，电压保持电路115可快速地被设置为以流经上拉电路210的一第一电流设置垫的电压电平，此电压电平在内部电路的初始化期间回应于垫的状态而设。并且电压保持电路115随后以流经上拉电路220的一第二电流在内部电路的初始化之后响应于垫上的电压电平而保持垫102上的电压电平。第二电流比第一电流微弱，且第二电流足够微弱以使垫102的电压电平是被外部讯号101覆写(overridable)。

如图2的例子所示，电压保持电路125包含两个下拉电路230和240。下拉电路230包含一个NMOS通道晶体管M6，NMOS通道晶体管M6的一传导端耦接至垫102，NMOS通道晶体管M6的另一传导端耦接至一参考电压，例如接地GND。NMOS通道晶体管M6的尺寸被设置以提供一强电流(高功率下拉)到垫102，使得垫在相对快的时间内可以达到第二电压电平。下拉电路230被控制讯号C控制，控制讯号C连接至NMOS信道晶体管M6的控制端。

下拉电路240包含一组串联的NMOS通道晶体管(例如M7到M10)，这组串联的NMOS通道晶体管的一端耦接至垫102，这组串联的NMOS通道晶体管的另一端耦接至接地。这组串联的NMOS通道晶体管的尺寸被设置以提供一较弱的电流到垫102(低功率保持)，使得垫不浮接，且在垫上保持的第二电压电平被外部讯号101覆写(overridable)。在这个例子中使用SPI标准，低电流保持可介于-0.2μA到0.2μA之间，而一外部讯号可具有介于-2μA到2μA之间的电流因此可复写弱下拉。下拉电路240被控制讯号D控制，控制讯号D连接至NMOS信道晶体管M7到M10的控制端。

这组的NMOS通道晶体管被说是「弱」的意思是在一大于参考电压GND的电压被外部驱动器或者被集成电路装置的一个输出缓冲器电路施加在垫102上。驱动器或输出缓冲器电路提供这组NMOS信道晶体管的一较强的上拉动作胜于下拉动作。外部驱动器或输出缓冲器电路因此「获胜」，并且改变垫102的电压为一已知状态。

因此，电压保持电路125可快速地被设置为以流经下拉电路230的一第一电流设置垫的第二电压电平，此电压电平在内部电路的初始化期间回应于垫的状态而设。并且电压保持电路125随后以流经下拉电路240的一第二电流在内部电路的初始化之后响应于垫上的电压电平而保持垫102上的第二电压电平。第二电流比第一电流微弱，且第二电流足够弱以使垫102的电压电平是被外部讯号101覆写(overridable)。

图3绘示使用在本文描述的方法操作包含图1和图2的电压保持电路的结构的一实施例的时序图。可以理解的是图3的时序图是简化的并且不必要按照比例绘制。

程序响应一初始化事件开始于时间点T1。在说明的例子中，初始化的事件是在内部电路140响应于集成电路装置100的电源的应用产生一开机重设(POR)讯号期间的一开机事件。更普遍的来说，这个初始化事件可以是任何其他事件，其中一个讯号在内部或外部产生以开始程序，这个程序会导致集成电路上的电路响应于垫上的电压电平进行重设或重开机。

在开机程序期间，POR讯号在一时间点T2被内部电路140设为一高状态。在开机程序之后，POR讯号在时间点T3回复到一低状态。

在时间点T4，控制讯号A被设为一低状态，开启上拉电路210以一第一电流设置垫102的电压电平。在时间点T5，控制讯号B被设为一低状态，开启上拉电路220以一第二电流保持垫102的电压电平，而控制讯号A被设为一高状态，关闭上拉电路210。在本文所述中，第二电流比第一电流微弱，并且足够微弱以使垫102保持的电压电平被外部讯号101覆写。

在时间点T1之前VDD的电压电平为未知或者不可预测的，在时间点T2之前POR的电压电平为未知或者不可预测的，在时间点T4之前A、B和PAD的电压电平为未知或者不可预测的。在时间点T5之后，在本文所述的装置和方法可确保输入缓冲器单元(例如130)在初始化事件之后是在一已知状态。

图4绘示使用本文所述的方法操作包含图2的第二保持电路的结构的一实施例的时序图。可以理解的是图4的时序图是简化的并且不必要按照比例绘制。

程序响应一初始化事件开始于时间点T1。在说明的例子中，初始化的事件是在内部电路140响应于集成电路装置100的电源的应用产生一开机重设(POR)讯号期间的一开机事件。更普遍的来说，这个初始化事件可以是会导致垫上的一未确定浮动电压的任何其他事件，其中一个讯号在内部或外部产生以开始程序。

在开机程序期间，POR讯号在一时间点T2被内部电路140设为一高状态。在开机程序之后，POR讯号在时间点T3回复到一低状态。

在时间点T4，控制讯号C被设为一高状态，开启下拉电路230以一第一电流设置垫102的第二电压电平。在时间点T5，控制讯号D被设为一高状态，开启下拉电路240以一第二电流保持垫102的电压电平，而控制讯号C被设为一低状态，关闭下拉电路230。

在时间点T1之前VDD的电压电平为未知或者不可预测的，在时间点T2之前POR的电压电平为未知或者不可预测的，在时间点T4之前A、B和PAD的电压电平为未知或者不可预测的。在时间点T5之后，在本文所述的装置和方法可确保输入缓冲器单元(例如130)在初始化事件之后是在一已知状态。

图5绘示偏压垫102的方法的流程图。方法500回应于一初始化事件开始在步骤510。初始化事件可例如为一上电(power-up)事件，或者会导致垫102上的未确定浮动电压的其他任何事件。在步骤510中，若一状态缓存器被编程为一状态，此状态指示用以设置垫的一电压电平，则垫可在两步骤内被施加电压电平。在步骤520，以一第一电流设置垫上的电压电平，并在步骤530，以一第二电流保持垫上的电压电平。第二电流比第一电流微弱，且第二电流足够微弱以使垫上保持的电压电平是被外部讯号覆写。电压电平对应于一逻辑低电平或一逻辑高电平。若电压电平并没有被施加此电压电平，则一位确定浮动电压维持在垫102上。

图6绘示集成电路装置内的驱动器或输出缓冲器电路的多个上拉状态缓存器。如图6的例子所示，上拉状态缓存器0-7对应于垫0-7适用于接收相对应的外部讯号或者从集成电路装置内的输出缓冲器电路的讯号。上拉状态缓存器0-5被编程为一上拉致能状态，上拉致能状态指示以响应于一事件，例如响应于外部讯号导致电路的初始化的一POR事件，设置相对应的垫0-5的一电压电平，此电压电平对应于一逻辑高电平。上拉状态缓存器6-7被编程为一上拉关闭状态，因此响应于此事件并未以对应于一逻辑高电平的一电压电平设置对应的垫6-7。

图7绘示集成电路装置内用于多个垫的多个下拉状态缓存器。如图7的例子所示，下拉状态缓存器0-7对应于垫0-7适用于接收相对应的外部讯号或者从集成电路装置内的输出缓冲器电路的讯号。下拉状态缓存器0-5被编程为一下拉致能状态，下拉致能状态指示以响应于一事件，例如响应于外部讯号导致电路的初始化的一POR事件，设置相对应的垫0-5的一电压电平，此电压电平对应于一逻辑低电平。下拉状态缓存器6-7被编程为一下拉关闭状态，因此响应于此事件并未以对应于一逻辑高电平的一电压电平设置对应的垫6-7。

若垫的上拉状态缓存器并未被设置为上拉致能状态，垫的下拉状态缓存器并未被设置为下拉致能状态，且垫并未被外部驱动器或者集成电路装置内的输出缓冲器电路以一可预测的电压驱动，则垫在响应于外部讯号的电路初始化之后维持「浮接」。

虽然本发明参照较佳实施例和例子揭露如上，然应当理解的是这些例子是用来说明而非用以限定本发明。本领域具有通常知识者容易想到可以预期的变型和组合，这些变型和组合是在不脱离本发明和随附权利要求范围的精神和范围内。

Claims (10)

1.一种集成电路装置，包含：

一状态缓存器，用以被编程为一状态，该状态指示用于设置一垫(pad)的一电压电平；以及

一电压保持电路，用以耦接至该垫及该状态缓存器，并设置为响应于一事件施加该垫到该电压电平；

其中，在该集成电路装置上的电路一初始化的期间，该电压保持电路响应于该垫的该状态以一第一电流设置该垫的该电压电平，并随后以微弱于该第一电流的一第二电流保持该垫的该电压电平，其中该第二电流是足够微弱以使该垫上保持的该电压电平被外部驱动器覆写，其中该事件导致该初始化。

2.根据权利要求1所述的集成电路装置，其中该垫是适用于从一外部驱动器接收一讯号。

3.根据权利要求2所述的集成电路装置，更包含：

一第二状态缓存器，用以被编程为一第二状态，该第二状态指示基于该初始化用以设置该垫的一第二电压电平；以及

一第二电压保持电路，用以耦接至该垫及该第二状态缓存器，并设置为响应导致该初始化的该事件施加该垫到该第二电压电平；

其中该第二电压保持电路以该第一电流设置该垫的该电压电平，并随后以微弱于该第一电流的该第二电流保持该垫的该电压电平，其中该第二电流是足够微弱以使该垫上保持的该电压电平被外部驱动器覆写。

4.根据权利要求1所述的集成电路装置，其中该垫是适用于从该集成电路装置内的一输出缓冲器电路接收一讯号。

5.一种集成电路装置，包含：

多个状态缓存器，用以被编程为一状态，该状态指示用于设置多个垫中这些垫的一电压电平；以及

多个电压保持电路，用以耦接至该多个垫中的这些垫及该多个状态缓存器中的这些状态缓存器，并设置为响应一事件施加该垫到该电压电平；

其中，在该集成电路装置上的电路一初始化的期间回应于该多个垫中该垫的该状态设置该垫的该电压电平，其中该事件导致该初始化。

6.根据权利要求5所述的集成电路装置，其中该多个垫是适用于从多个外部驱动器接收一讯号。

7.根据权利要求5所述的集成电路装置，更包含：

多个第二状态缓存器，用以被编程为一第二状态，该第二状态指示基于该初始化用于设置该多个垫中该垫的一第二电压电平；以及

多个第二电压保持电路，用以耦接至多个垫中该垫及该多个第二状态缓存器中的该状态缓存器，并设置为响应导致该初始化的该事件迫使该垫设置为该第二电压电平。

8.根据权利要求5所述的集成电路装置，其中该多个垫中该垫更适用从该集成电路装置内的多个输出缓冲器电路接收多个讯号。

9.一种偏压一集成电路装置的一垫的方法，该垫适用于接收一外部讯号，该方法包含：

响应于一事件施加该垫到一电压电平，其中该电压电平是由一状态缓存器被编程的一状态而被指示，其中该事件响应于该垫的该状态导致电路的初始化；

其中该施加该垫到一电压电平的步骤包含：以一第一电流设置该垫的该电压电平；随后以一第二电流保持该垫的该电压电平，其中该第二电流比该第一电流微弱，且该第二电流是足够微弱以使该垫上保持的该电压电平被外部讯号覆写。

10.根据权利要求9所述的方法，其中该施加该垫到一电压电平的步骤在以一第二电流保持该垫的该电压电平之后还包含：

响应于该事件以一第一电流设置该垫的该第二电压电平，其中该第二电压电平是由一第二状态缓存器被编程的一第二状态而被指示；以及

随后以一第二电流保持该垫的该第二电压电平，其中该二电流比该第一电流微弱，且该第二电流是足够微弱以使该垫上保持的该第二电压电平被外部讯号覆写。