KR100665905B1 - 데이터 입력/출력 라인을 충전 또는 방전하는 래치를구비하는 메모리 장치 - Google Patents

데이터 입력/출력 라인을 충전 또는 방전하는 래치를구비하는 메모리 장치 Download PDF

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신범주
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Abstract

본 발명은 액티브(Active) 상태와 비 액티브(Non Active) 상태를 가지는 메모리 장치의 데이터 입력/출력 라인의 구동에 관한 것으로, 더 자세히는 메모리 장치가 비 액티브(Non Active) 상태일 때 그것을 알려주는 신호, 예를 들어, 스탠바이(standby) 상태에서는 클럭 인에이블 신호(CKE)나 라스 아이들 신호(rasidle), 셀프 리프레쉬(self refresh) 상태에서는 셀프 리프레쉬 수행 신호(sref)를 이용하여 데이터 입력/출력 라인을 충전(Charge) 혹은 방전(Discharge)시켜서 데이터 입력/출력 라인과 래치 트랜지스터에서 발생하는 불필요한 누출 전류(leakage current)를 줄임으로써, 메모리 장치의 전류(IDD)특성을 좋게 하기 위한 발명이다.
글로벌 데이터 입력/출력 라인, 로컬 데이터 입력/출력 라인, 데이터 입력/출력 라인, 셀프 리프레쉬, 스탠바이, 클럭 인에이블 신호, 라스아이들 신호, 셀프 리프레쉬 수행신호

Description

데이터 입력/출력 라인을 충전 또는 방전하는 래치를 구비하는 메모리 장치{MEMORY DEVICE HAVING DATA LINE LATCH FOR CHARGING OR DISCHARGING OF DATA INPUT/OUTPUT LINE}
도 1은 종래기술에 따른 글로벌 데이터 입력/출력 라인(GIO line) 및 래치(latch)의 구조를 도시한 회로도.
도 2a 및 도 2b는 본 발명의 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)와 라스 아이들 신호(rasidle)를 조합한 신호에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도.
도 3a 및 도 3b는 본 발명의 다른 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)와 라스 아이들 신호(rasidle)를 조합한 신호에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 방전(Discharge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도.
도 4a 및 도 4b는 본 발명의 또 다른 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회 로도.
도 5a 및 도 5b는 본 발명의 또 다른 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 방전(Discharge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도.
도 6a 및 도 6b는 본 발명의 또 다른 실시 예로서 셀프 리프레쉬(self refresh) 상태일 때에 셀프 리프레쉬 수행신호(sref)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도.
도 7a 및 도 7b는 본 발명의 또 다른 실시 예로서 셀프 리프레쉬(self refresh) 상태일 때에 셀프 리프레쉬 수행신호(sref)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 방전(Discharge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도.
도 8은 본 발명에 따른 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 또는 방전(Discharge) 시키는 래치(latch)를 테스트하기 위한 회로의 실시 예를 설명하기 위하여 도시한 회로도.
도 9는 도 8에 도시된 회로의 테스트 모드를 선택하는 신호를 발생시키는 회로의 실시 예를 설명하기 위하여 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 글로벌 데이터 입력/출력 라인(GIO<0:15>)
100 : 글로벌 데이터 입력/출력 라인(GIO<0:15>)을 충전(Charge)시키는 회로.
200 : 글로벌 데이터 입력/출력 라인(GIO<0:15>)을 방전(Discharge)시키는 회로.
120 : 래치부 140 : 충전부
220 : 래치부 240 : 방전부
300 : 선택부 320 : 멀티플랙서
350 : 선택신호생성부
본 발명은 반도체 메모리 장치에 관한 것으로, 메모리의 데이터 입력/출력 라인 및 그에 연결된 래치에서 누설전류를 방지하기 위한 메모리 장치에 관한 것이다.
메모리 장치는 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는다. 리드/라이트 (Read/Write) 동작을 수행하는 액티브(Active) 상태일 때 글로벌 데이터 입력/출력 라인(GIO line) 또는 로컬 데이터 입력/출력 라인(LIO line)과 같은 데이터 입력/출력 라인의 논리레벨은 리드/라이트(Read/Write) 데이터에 따라 계속 변하게 된다. 하지만 리드/라 이트(Read/Write) 동작 이외의 비 액티브(Non Active) 상태에서 데이터 입력/출력 라인은 커플링 및 플로팅을 방지하기 위한 래치로 인해 로직'하이'(High) 또는 로직'로우'(Low)로 고정된다.
도 1은 종래기술에 따른 글로벌 데이터 입력/출력 라인(GIO line) 및 래치의 구조를 도시한 회로도이다.
도 1을 참조하여 설명하면, 종래기술에서는 액티브(Active) 상태, 비 액티브(Non Active) 상태인지에 상관없이 글로벌 데이터 입력/출력 라인(GIO line)을 플로팅(floating) 상태로 두지 않기 위해 글로벌 데이터 입력/출력 라인에 래치 트랜지스터가 연결되어있다. 따라서 글로벌 데이터 입력/출력 라인은 이전에 리드/라이트(read/Write) 했던 데이터의 로직'하이'레벨(High) 또는 로직'로우'레벨(Low)을 유지한다.
그런데 도 1과 같이 액티브(Active) 상태와 비 액티브(Non Active) 상태를 가리지 않고 데이터 입력/출력 라인(GIO<0:15>, 10)을 이전에 리드/라이트(Read/Write) 했던 데이터의 논리레벨로 유지하게 되면 액티브(Active) 상태에서 비 액티브(Non Active) 상태 - 특히 스탠바이(standby) 상태나 셀프 리프레쉬(self refresh) 상태 - 로 바뀐 후에 액티브(Active) 상태에서 마지막으로 리드/라이트(Read/Write) 했던 데이터의 논리레벨에 따라 데이터 입력/출력 라인(10)과 래치를 구성하는 트랜지스터(20)에서 불필요한 누출 전류(leakage)가 발생하는 문제점이 있다.
DDR SDRAM의 경우 32ea, DDR2 SDRAM의 경우 64ea, DDR3 SDRAM의 경우 128ea 의 글로벌 데이터 입력/출력 라인(GIO line)을 사용하고 있으므로 고속 동작을 위한 메모리 장치일수록, 위에서 설명한 문제점은 메모리의 DC 전류 특성(IDD)을 악화시키는 큰 요인이 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 메모리가 비 액티브 상태일 때 데이터 입력/출력 라인과 래치의 트랜지스터에서 발생하는 불필요한 누설 전류를 방지하는 메모리 장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는 메모리장치에 있어서, 데이터 입력/출력 라인; 상기 데이터 입력/출력 라인의 플로팅(Floating)을 방지하기 위해 상기 데이터 입력/출력 라인에 연결된 래치부; 및 상기 비 액티브(Non Active) 상태일 때 상기 래치부을 통해 상기 데이터 입력/출력 라인을 충전시키는 충전부을 포함하는 메모리 장치를 구비한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는 메모리장치에 있어서, 데이터 입력/출력 라인; 상기 데이터 입력/출력 라인의 플로팅(Floating)을 방지하기 위해 상기 데이터 입력/출력 라인에 연결된 래치부; 및 상기 비 액티브(Non Active) 상태일 때 상기 래치부을 통해 상기 데이터 입력/출력 라인을 방전시키는 방전부을 포함하는 메모리 장치를 구비한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는 메모리장치에 있어서, 데이터 입력/출력 라인; 상기 데이터 입력/출력 라인의 플로팅(Floating)을 방지하기 위해 상기 데이터 입력/출력 라인에 연결된 래치부; 상기 비 액티브(Non Active) 상태일 때 상기 래치부을 통해 상기 데이터 입력/출력 라인을 충전시키는 충전부; 상기 비 액티브(Non Active) 상태일 때 상기 래치부을 통해 상기 데이터 입력/출력 라인을 방전시키는 방전부; 및 테스트를 통해 상기 충전부 또는 상기 방전부 중 어느 하나를 선택하여 구동하기 위한 선택부을 포함하는 메모리 장치를 구비한다.
이와 같이, 본 발명에서는 메모리 장치의 데이터 입력/출력 라인이 비 액티브(Non Active) 상태일 때 그것을 알려주는 신호 예를 들어, 스탠바이(standby) 상태에서는 클럭 인에이블 신호(CKE)나 라스 아이들 신호(rasidle), 셀프 리프레쉬(self refresh) 상태에서는 셀프 리프레쉬 수행 신호(sref)를 이용하여 데이터 입력/출력 라인을 충전(Charge) 혹은 방전(Discharge)시켜서 데이터 입력/출력 라인과 래치 트랜지스터에서 발생하는 불필요한 누설 전류(leakage current)를 방지하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 8은 본 발명에 따라 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 또는 방전(Discharge) 시키는 메모리장치의 구성을 도시한 것이다.
도 8을 참조하면, 글로벌 데이터 입력/출력 라인(GIO<0:15>, 10)과, 글로벌 데이터 입력/출력 라인(10)의 플로팅(Floating)을 방지하기 위해 글로벌 데이터 입력/출력 라인(10)에 연결된 래치부와, 비 액티브(Non Active) 상태일 때 래치부를 통해 글로벌 데이터 입력/출력 라인(10)을 충전시키는 충전부와, 비 액티브(Non Active) 상태일 때 래치부를 통해 글로벌 데이터 입력/출력 라인(10)을 방전시키는 방전부, 및 테스트를 통해 충전부 또는 방전부 중 어느 하나를 선택하여 구동하기 위한 선택부(300)를 포함한다.
도 8에서, 래치부와 충전부는 도면부호 '100'으로서 도시되어 있으며, 또한 래치부와 방전부(200)는 도면부호 '200'으로서 도시된다.
한편, 도 8에서는 래치부와 충전부(Full Up Latch to VPERI, 100) 또는 래치부와 방전부(Full Down Latch to VSS, 200)를 선택적으로 구동하는 것을 도시한 것으로, 본 발명에서는 도 8과 다르게 선택부(300)를 사용하지 않고 글로벌 데이터 입력/출력 라인(10)을 충전시키는 래치부와 충전부(100) 및 방전시키는 래치부와 방전부(200)를 구비할 수 있다.
한편, 도 8에서 래치부와 충전부(Full Up Latch to VPERI, 100) 또는 래치부와 방전부(Full Down Latch to VSS, 200)를 선택적으로 구동하는 방법은 도 8에서 도시된 회로를 통해 테스트하여 글로벌 데이터 입력/출력 라인(GIO line) 자체에 의한 누설 전류(leakage current)와 래치 트랜지스터에 흐르는 누설 전류(leakage current)의 크기를 별도의 테스트 장치를 이용하여 측정하고 그 값을 비교하여 결정하게 된다. 만약 별도의 테스트 장치에 의해 측정된 값이 글로벌 데이터 입력/출력 라인(GIO line)에서 발생하는 누설 전류(leakage current)가 래치 트랜지스터의 누설 전류(leakage current)보다 많다면 글로벌 데이터 입력/출력 라인을 접지전압으로 방전(Discharge) 시키는 것이 전류 절약 측면에서 더 유리하다. 반대로 래치 트랜지스터의 누설 전류(leakage current)가 더 많다면 글로벌 데이터 입력/출력 라인(GIO line)을 전원전압으로 충전(Charge) 시키면 래치 트랜지스터의 누설 전류(leakage current)에 의해 불필요한 전류의 소모를 방지할 수 있다.
한편, 본 발명을 통해 예를 든 회로에서 비 액티브(Non Active) 상태는 스탠바이 모드(Standby) 또는 셀프 리프레쉬 모드(Self Refresh)를 포함하며, 비 액티브(Non Active) 상태 중에서도 특히 스탠바이(standby) 및 셀프 리프레쉬(self refresh) 모드일 때 본 발명의 효과는 두드러진다.
한편, 본 발명을 통해 예를 든 회로에서 데이터 입력/출력 라인은 글로벌 데이터 입력/출력 라인(GIO line) 또는 로컬 데이터 입력/출력 라인(LIO line) 또는 커플링 및 플로팅을 방지하기 위한 래치로 인해 로직'하이'(High) 또는 로직'로우 '(Low)로 고정되는 모든 데이터 입력/출력 라인을 포함한다.
도 2a 및 도 2b는 본 발명의 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)와 라스 아이들 신호(rasidle)를 조합한 신호에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도이다.
도 2a 및 도 2b를 참조하면, 메모리 장치의 충전부(140)는 클럭 인에이블 신호(CKE)와 라스 아이들 신호(rasidle)를 조합한 충전신호(ch_sig)로서 래치부(120)의 논리 값을 결정한다.
도 2a에서 도시된 충전부(140)는, 클럭 인에이블 신호(CKE)를 반전시켜 출력하는 제1인버터(INV1), 및 제1인버터(INV1)의 출력신호와 라스 아이들 신호(rasidle)를 입력받아 부정논리합하여 충전신호(ch_sig)로서 출력하는 제1노아게이트(NOR1)를 구비한다.
도 2a에서 도시된 래치부(120)는, 충전신호(ch_sig)를 일 입력으로 받고 자신의 출력단이 글로벌 데이터 입력/출력 라인(GIO<0:15>, 10)에 연결된 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)의 출력신호를 입력받고 제1낸드게이트(NAND1)의 타 입력단에 자신의 출력라인이 연결된 제2인버터(INV2)를 구비한다.
도 2b에서 도시된 충전부(140)는, 라스 아이들 신호(rasidle)를 반전시켜 출력하는 제1인버터(INV1), 및 제1인버터(INV1)의 출력신호와 클럭 인에이블 신호(CKE)를 입력받아 부정논리곱하여 충전신호(ch_sig)로서 출력하는 제1낸드게이트(NAND1)를 구비한다.
도 2b에서 도시된 래치부(120)는, 충전신호(ch_sig)를 일 입력으로 받아 출력하는 제1노아게이트(NOR1), 및 제1노아게이트(NOR1)의 출력신호를 입력으로 받고, 자신의 출력단이 글로벌 데이터 입력/출력 라인(GIO<0:15>, 10) 및 제1노아게이트(NOR1)의 타 입력단에 연결된 제2인버터(INV2)를 구비한다.
도 2a와 도 2b를 다시 참조하여 신호의 흐름을 설명하면, 메모리의 클럭이 인에이블 되는 것을 알리는 클럭 인에이블 신호(CKE)가 로직'로우'(Low)로 디세이블(Disable) 되거나 스탠바이(standby) 상태임을 알리는 라스 아이들(rasidle) 신호가 로직'하이'(High)로 인에이블(Enable) 되면 래치부(120)를 통해 글로벌 입력/출력 라인(10)을 로직'하이'(High)로 충전(Charge)시킨다.
도 3a 및 도 3b는 본 발명의 다른 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)와 라스 아이들 신호(rasidle)를 조합한 신호에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 방전(Discharge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도이다.
도 3a 및 도 3b을 참조하면, 메모리 장치의 방전부(240)는 클럭 인에이블 신호(CKE)와 라스 아이들 신호(rasidle)를 조합한 방전신호(Disch_sig)로서 래치부(220)의 논리 값을 결정한다.
도 3a에서 도시된 방전부(220)는, 라스 아이들 신호(rasidle)를 반전시켜 출력하는 제1인버터(INV1), 및 제1인버터(INV1)의 출력신호와 클럭 인에이블 신호(CKE)를 입력받아 부정논리곱하여 방전신호로서 출력하는 제1낸드게이트(NAND1)를 구비한다.
도 3a에서 도시된 래치부(220)는, 방전신호(Disch_sig)를 일 입력으로 받고 자신의 출력단이 글로벌 데이터 입력/출력 라인(GIO<0:15>, 10)에 연결된 제1노아게이트(NOR1), 및 제1노아게이트(NOR1)의 출력신호를 입력받고 제1노아게이트(NOR1)의 타 입력단에 자신의 출력라인이 연결된 제2인버터(INV2)를 구비한다.
도 3b에서 도시된 방전부(240)는, 클럭 인에이블 신호(CKE)를 반전시켜 출력하는 제1인버터(INV1), 및 제1인버터(INV1)의 출력신호와 라스 아이들 신호(rasidle)를 입력받아 부정논리합하여 방전신호(Disch_sig)로서 출력하는 제1노아게이트(NOR1)를 구비한다.
도 3b에서 도시된 래치부(220)는, 방전신호(Disch_sig)를 일 입력으로 받아 출력하는 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)의 출력신호를 입력으로 받고, 자신의 출력단이 글로벌 데이터 입력/출력 라인(GIO<0:15>, 10) 및 제1낸드게이트(NAND1)의 타 입력단에 연결된 제2인버터(INV2)를 구비한다.
도 3a와 도 3b를 다시 참조하여 신호의 흐름을 설명하면, 메모리의 클럭이 인에이블 되는 것을 알리는 클럭 인에이블 신호(CKE)가 로직'로우'(Low)로 디세이블(Disable) 되거나 스탠바이(standby) 상태임을 알리는 라스 아이들(rasidle) 신호가 로직'하이'(High)로 인에이블(Enable) 되면 래치부(220)를 통해 글로벌 입력/출력 라인(10)을 로직'로우'(Low)로 방전(Discharge)시킨다.
도 4a와 도 4b를 참조하면, 메모리 장치의 충전부(140)는 클럭 인에이블 신호(CKE)에 응답한 충전신호(ch_sig)로서 래치부(120)의 논리 값을 결정하는 것을 특징으로 한다.
도 4a에서 도시된 래치부(120)는, 클럭 인에이블 신호(CKE)를 충전신호(ch_sig)로서 일 입력으로 받고 자신의 출력단이 글로벌 데이터 입력/출력 라인(10)에 연결된 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)의 출력신호를 입력받고 제1낸드게이트(NAND1)의 타 입력단에 자신의 출력라인이 연결된 제1인버터(INV1)를 구비한다.
도 4b에서 도시된 충전부(140)는, 상기 클럭 인에이블 신호(CKE)를 반전시켜 충전신호(ch_sig)로서 출력하는 제1인버터(INV1)를 구비한다.
도 4b에서 도시된 래치부(120)는, 충전신호(ch_sig)를 일 입력으로 받아 출력하는 제1노아게이트(NOR1), 및 제1노아게이트(NOR1)의 출력신호를 입력으로 받고, 자신의 출력단이 글로벌 데이터 입력/출력 라인(10) 및 제1노아게이트(NOR1)의 타 입력단에 연결된 제2인버터(INV2)를 구비한다.
도 4a와 도 4b를 다시 참조하여 신호의 흐름을 설명하면, 메모리의 클럭이 인에이블 되는 것을 알리는 클럭 인에이블 신호(CKE)가 로직'로우'(Low)로 디세이블(Disable) 되면 래치부(120)를 통해 글로벌 입력/출력 라인(10)을 로직'하이'(High)로 충전(Charge)시킨다.
도 5a 및 도 5b는 본 발명의 또 다른 실시 예로서 스탠바이(standby)상태일 때에 클럭 인에이블 신호(CKE)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 방전(Discharge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도이다.
도 5a 및 도 5b를 참조하면, 메모리 장치의 방전부(240)는 클럭 인에이블 신 호(CKE)에 응답한 방전신호(Disch_sig)로서 래치부(220)의 논리 값을 결정하는 것을 특징으로 한다.
도 5a에서 도시된 방전부(240)는, 클럭 인에이블 신호(CKE)를 반전시켜 방전신호(Disch_sig)로서 출력하는 제1인버터(INV1)를 구비한다.
도 5a에서 도시된 래치부(220)는, 방전신호(Disch_sig)를 일 입력으로 받고 자신의 출력단이 글로벌 데이터 입력/출력 라인(10)에 연결된 제1노아게이트(NOR1), 및 제1노아게이트(NOR1)의 출력신호를 입력받고 제1노아게이트(NOR1)의 타 입력단에 자신의 출력라인이 연결된 제2인버터(INV2)를 구비한다.
도 5b에서 도시된 래치부(220)는, 클럭 인에이블 신호(CKE)를 방전신호(Disch_sig)로서 일 입력으로 받아 출력하는 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)의 출력신호를 입력으로 받고, 자신의 출력단이 글로벌 데이터 입력/출력 라인(10) 및 제1낸드게이트(NAND1)의 타 입력단에 연결된 제1인버터(INV1)를 구비한다.
도 5a와 도 5b를 다시 참조하여 신호의 흐름을 설명하면, 메모리의 클럭이 인에이블 되는 것을 알리는 클럭 인에이블 신호(CKE)가 로직'로우'(Low)로 디세이블(Disable) 되면 래치부(220)를 통해 글로벌 입력/출력 라인(10)을 로직'로우'(Low)로 방전(Discharge)시킨다.
도 6a 및 도 6b는 본 발명의 또 다른 실시 예로서 셀프 리프레쉬(self refresh) 상태일 때에 셀프 리프레쉬 수행신호(sref)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 충전(Charge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도.
도 6a 및 도 6b을 참조하면, 메모리 장치의 충전부(140)는 셀프 리프레쉬 신호(sref)에 응답한 충전신호(ch_sig)로서 래치부(120)의 논리 값을 결정하는 것을 특징으로 한다.
도 6a에서 도시된 충전부(140)는, 셀프 리프레쉬 신호(sref)를 반전시켜 충전신호(ch_sig)로서 출력하는 제1인버터(INV1)를 구비한다.
도 6a에서 도시된 래치부(120)는, 충전신호(ch_sig)를 일 입력으로 받고 자신의 출력단이 글로벌 데이터 입력/출력 라인(10)에 연결된 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)의 출력신호를 입력받고 제1낸드게이트(NAND1)의 타 입력단에 자신의 출력라인이 연결된 제2인버터(INV2)를 구비한다.
도 6b에서 도시된 래치부(120)는, 셀프 리프레쉬 신호(sref)를 충전신호(Disch_sig)로서 일 입력으로 받아 출력하는 제1노아게이트(NOR1), 및 제1노아게이트(NOR1)의 출력신호를 입력으로 받고, 자신의 출력단이 글로벌 데이터 입력/출력 라인(10) 및 제1노아게이트(NOR1)의 타 입력단에 연결된 제1인버터(INV1)를 구비한다.
도 6a와 도 6b를 다시 참조하여 신호의 흐름을 설명하면, 셀프 리프레쉬(Self Refresh) 상태임을 알리는 신호인 셀프 리프레쉬 신호(sref)가 로직'하이'(High)로 인에이블(Enable) 되면 래치부(120)를 통해 글로벌 입력/출력 라인(10)을 로직'하이'(High)로 충전(Charge)시킨다.
도 7a 및 도 7b는 본 발명의 또 다른 실시 예로서 셀프 리프레쉬(self refresh) 상태일 때에 셀프 리프레쉬 수행신호(sref)에 응답하여 글로벌 데이터 입력/출력 라인(GIO line)을 방전(Discharge) 시키는 래치(latch)의 실시 예를 설명하기 위하여 도시한 회로도이다.
도 7a 및 도 7b을 참조하면, 메모리 장치의 방전부(240)는 셀프 리프레쉬 신호(sref)에 응답한 방전신호(Disch_sig)로서 래치부(220)의 논리 값을 결정하는 것을 특징으로 한다.
도 7a에서 도시된 래치부(220)는 셀프 리프레쉬 신호(sref)를 방전신호(Disch_sig)로서 일 입력으로 받고 자신의 출력단이 글로벌 데이터 입력/출력 라인(10)에 연결된 제1노아게이트(NOR1), 및 제1노아게이트(NOR1)의 출력신호를 입력받고 제1노아게이트(NOR1)의 타 입력단에 자신의 출력라인이 연결된 제1인버터(INV1)를 구비한다.
도 7b에서 도시된 방전부(240)는, 셀프 리프레쉬 신호(sref)를 반전시켜 방전신호(Disch_sig)로서 출력하는 제1인버터(INV1)를 구비한다.
도 7b에서 도시된 래치부(220)는 방전신호(Disch_sig)를 일 입력으로 받아 출력하는 제1낸드게이트(NAND1), 및 제1낸드게이트(NAND1)의 출력신호를 입력으로 받고, 자신의 출력단이 글로벌 데이터 입력/출력 라인(10) 및 제1낸드게이트(NAND1)의 타 입력단에 연결된 제2인버터(INV2)를 구비한다.
도 7a와 도 7b를 다시 참조하여 신호의 흐름을 설명하면, 셀프 리프레쉬(Self Refresh) 상태임을 알리는 신호인 셀프 리프레쉬 신호(sref)가 로직'하이'(High)로 인에이블(Enable) 되면 래치부(220)를 통해 글로벌 입력/출력 라인(10) 을 로직'로우'(Low)로 방전(Discharge)시킨다.
도 9는 도 8의 선택부에서 선택신호(SELb)를 발생시키는 회로의 실시 예를 설명하기 위하여 도시한 회로도이다.
다시 도 8을 참조하면, 선택부(300)는, 래치부와 충전부(100) 또는 래치부와 방전부(200) 중 어느 하나를 선택하는 것을 결정하는 선택신호(SELb)를 생성하는 선택신호생성부(350), 및 선택신호(SELb)에 응답하여 래치부와 충전부(100) 또는 래치부와 방전부(200) 중 어느 하나를 선택하여 구동하는 멀티플랙서(320)을 포함한다.
다시 도 8을 참조하면, 멀티플랙서(320)는, 선택신호(SELb)를 반전시켜 출력하는 제1인버터(INV1)와, 제1인버터(INV1)의 출력신호와 선택신호(SELb)에 응답하여 래치부와 충전부(100)의 구동을 제어하는 제1패스 트랜지스터(PASS1)와, 선택신호(SELb)를 반전시켜 출력하는 제2인버터(INV2)와, 제1인버터(INV1)의 출력신호를 반전시켜 출력하는 제3인버터(INV3), 및 제2인버터(INV2)의 출력신호와 제2인버터(INV2)의 출력신호에 응답하여 래치부와 방전부(200)의 구동을 제어하는 제2패스 트랜지스터(PASS2)를 구비한다.
도 9를 참조하면, 선택신호생성부(350)는 테스트 모드 이후에 선택신호를 고정하기 위한 퓨즈를 포함한다.
이상의 설명에서 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상을 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
본 발명의 기술을 적용함으로써, 액티브(Active) 상태와 비 액티브(Non Active) 상태를 가지는 메모리 장치의 데이터 입력/출력 라인의 구동에서 비 액티브 (Non Active) 상태일 때 그것을 알려주는 신호, 예를 들어, 스탠바이(standby) 상태에서는 클럭 인에이블 신호(CKE)나 라스 아이들 신호(rasidle), 셀프 리프레쉬(self refresh) 상태에서는 셀프 리프레쉬 수행 신호(sref)를 이용하여 데이터 입력/출력 라인을 충전(Charge) 혹은 방전(Discharge)시켜서 데이터 입력/출력 라인과 래치 트랜지스터에서 발생하는 불필요한 누출 전류(leakage current)를 줄임으로써, 메모리 장치의 전류(IDD)특성을 좋게 할 수 있다.

Claims (36)

  1. 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는 메모리장치에 있어서,
    데이터 입력/출력 라인;
    상기 데이터 입력/출력 라인의 플로팅(Floating)을 방지하기 위해 상기 데이터 입력/출력 라인에 연결된 래치수단; 및
    상기 비 액티브(Non Active) 상태일 때 상기 래치수단을 통해 상기 데이터 입력/출력 라인을 충전시키는 충전수단
    을 포함하는 메모리 장치.
  2. 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는 메모리장치에 있어서,
    데이터 입력/출력 라인;
    상기 데이터 입력/출력 라인의 플로팅(Floating)을 방지하기 위해 상기 데이터 입력/출력 라인에 연결된 래치수단; 및
    상기 비 액티브(Non Active) 상태일 때 상기 래치수단을 통해 상기 데이터 입력/출력 라인을 방전시키는 방전수단
    을 포함하는 메모리 장치.
  3. 리드/라이트(Read/Write) 동작을 위한 액티브(Active) 상태와 그 이외의 비 액티브(Non Active) 상태를 갖는 메모리장치에 있어서,
    데이터 입력/출력 라인;
    상기 데이터 입력/출력 라인의 플로팅(Floating)을 방지하기 위해 상기 데이터 입력/출력 라인에 연결된 래치수단;
    상기 비 액티브(Non Active) 상태일 때 상기 래치수단을 통해 상기 데이터 입력/출력 라인을 충전시키는 충전수단;
    상기 비 액티브(Non Active) 상태일 때 상기 래치수단을 통해 상기 데이터 입력/출력 라인을 방전시키는 방전수단; 및
    테스트를 통해 상기 충전수단 또는 상기 방전수단 중 어느 하나를 선택적으로 상기 데이터 입력/출력 라인에 연결하기 위한 선택수단
    을 포함하는 메모리 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 비 액티브(Non Active) 상태는 스탠바이 모드 임을 특징으로 하는 메모리 장치.
  5. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 비 액티브(Non Active) 상태는 셀프리프레쉬 모드 임을 특징으로 하는 메모리 장치.
  6. 제 1항 또는 제 3항에 있어서,
    상기 충전수단은,
    클럭 인에이블 신호와 라스 아이들 신호를 조합한 충전신호로서 상기 래치수단의 논리 값을 결정하는 것을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 충전수단은,
    상기 클럭 인에이블 신호를 반전시켜 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호와 상기 라스 아이들 신호를 입력받아 부정논리합하여 상기 충전신호로서 출력하는 제1노아게이트
    를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제 7항에 있어서,
    상기 래치수단은,
    상기 충전신호를 일 입력으로 받고 자신의 출력단이 상기 데이터 입력/출력 라인에 연결된 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 입력받고 상기 제1낸드게이트의 타 입력단에 자신의 출력라인이 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제 6항에 있어서,
    상기 충전수단은,
    상기 라스 아이들 신호를 반전시켜 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호와 상기 클럭 인에이블 신호를 입력받아 부정논리곱하여 상기 충전신호로서 출력하는 제1낸드게이트
    를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 래치수단은,
    상기 충전신호를 일 입력으로 받아 출력하는 제1노아게이트; 및
    상기 제1노아게이트의 출력신호를 입력으로 받고, 자신의 출력단이 상기 데이터 입력/출력 라인 및 상기 제1노아게이트의 타 입력단에 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제 1항 또는 제 3항에 있어서,
    상기 충전수단은,
    클럭 인에이블 신호에 응답한 충전신호로서 상기 래치수단의 논리 값을 결정하는 것을 특징으로 하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 래치수단은,
    상기 클럭 인에이블 신호를 상기 충전신호로서 일 입력으로 받고 자신의 출력단이 상기 데이터 입력/출력 라인에 연결된 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 입력받고 상기 제1낸드게이트의 타 입력단에 자신의 출력라인이 연결된 제1인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제 11항에 있어서,
    상기 충전수단은,
    상기 클럭 인에이블 신호를 반전시켜 상기 충전신호로서 출력하는 제1인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 래치수단은,
    상기 충전신호를 일 입력으로 받아 출력하는 제1노아게이트; 및
    상기 제1노아게이트의 출력신호를 입력으로 받고, 자신의 출력단이 상기 데이터 입력/출력 라인 및 상기 제1노아게이트의 타 입력단에 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  15. 제 1항 또는 제 3항에 있어서,
    상기 충전수단은,
    셀프 리프레쉬 신호에 응답한 충전신호로서 상기 래치수단의 논리 값을 결정하는 것을 특징으로 하는 메모리 장치.
  16. 제 15항에 있어서,
    상기 충전수단은,
    상기 셀프 리프레쉬 신호를 반전시켜 상기 충전신호로서 출력하는 제1인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  17. 제 16항에 있어서,
    상기 래치수단은,
    상기 충전신호를 일 입력으로 받고 자신의 출력단이 상기 데이터 입력/출력 라인에 연결된 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 입력받고 상기 제1낸드게이트의 타 입력단에 자신의 출력라인이 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  18. 제 15항에 있어서,
    상기 래치수단은,
    상기 셀프 리프레쉬 신호를 상기 충전신호로서 일 입력으로 받아 출력하는 제1노아게이트; 및
    상기 제1노아게이트의 출력신호를 입력으로 받고, 자신의 출력단이 상기 데 이터 입력/출력 라인 및 상기 제1노아게이트의 타 입력단에 연결된 제1인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  19. 제 2항 또는 제 3항에 있어서,
    상기 방전수단은,
    클럭 인에이블 신호와 라스 아이들 신호를 조합한 방전신호로서 상기 래치수단의 논리 값을 결정하는 것을 특징으로 하는 메모리 장치.
  20. 제 19항에 있어서,
    상기 방전수단은,
    상기 라스 아이들 신호를 반전시켜 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호와 상기 클럭 인에이블 신호를 입력받아 부정논리곱하여 상기 방전신호로서 출력하는 제1낸드게이트
    를 구비하는 것을 특징으로 하는 메모리 장치.
  21. 제 20항에 있어서,
    상기 래치수단은,
    방전신호를 일 입력으로 받고 자신의 출력단이 상기 데이터 입력/출력 라인에 연결된 제1노아게이트; 및
    상기 제1노아게이트의 출력신호를 입력받고 상기 제1노아게이트의 타 입력단에 자신의 출력라인이 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  22. 제 19항에 있어서,
    상기 방전수단은,
    상기 클럭 인에이블 신호를 반전시켜 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호와 상기 라스 아이들 신호를 입력받아 부정논리합하여 상기 방전신호로서 출력하는 제1노아게이트
    를 구비하는 것을 특징으로 하는 메모리 장치.
  23. 제 22항에 있어서,
    상기 래치수단은,
    상기 방전신호를 일 입력으로 받아 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 입력으로 받고, 자신의 출력단이 상기 데이터 입력/출력 라인 및 상기 제1낸드게이트의 타 입력단에 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  24. 제 2항 또는 제 3항에 있어서,
    상기 방전수단은,
    클럭 인에이블 신호에 응답한 방전신호로서 상기 래치수단의 논리 값을 결정하는 것을 특징으로 하는 메모리 장치.
  25. 제 24항에 있어서,
    상기 방전수단은,
    상기 클럭 인에이블 신호를 반전시켜 상기 방전신호로서 출력하는 제1인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  26. 제 25항에 있어서,
    상기 래치수단은,
    방전신호를 일 입력으로 받고 자신의 출력단이 상기 데이터 입력/출력 라인에 연결된 제1노아게이트; 및
    상기 제1노아게이트의 출력신호를 입력받고 상기 제1노아게이트의 타 입력단 에 자신의 출력라인이 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  27. 제 24항에 있어서,
    상기 래치수단은,
    상기 클럭 인에이블 신호를 상기 방전신호로서 일 입력으로 받아 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 입력으로 받고, 자신의 출력단이 상기 데이터 입력/출력 라인 및 상기 제1낸드게이트의 타 입력단에 연결된 제1인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  28. 제 2항 또는 제 3항에 있어서,
    상기 방전수단은,
    셀프 리프레쉬 신호에 응답한 방전신호로서 상기 래치수단의 논리 값을 결정하는 것을 특징으로 하는 메모리 장치.
  29. 제 28항에 있어서,
    상기 래치수단은,
    상기 셀프 리프레쉬 신호를 상기 방전신호로서 일 입력으로 받고 자신의 출력단이 상기 데이터 입력/출력 라인에 연결된 제1노아게이트; 및
    상기 제1노아게이트의 출력신호를 입력받고 상기 제1노아게이트의 타 입력단에 자신의 출력라인이 연결된 제1인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  30. 제 28항에 있어서,
    상기 방전수단은,
    상기 셀프 리프레쉬 신호를 반전시켜 상기 방전신호로서 출력하는 제1인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  31. 제 30항에 있어서,
    상기 래치수단은,
    상기 방전신호를 일 입력으로 받아 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 입력으로 받고, 자신의 출력단이 상기 데이터 입력/출력 라인 및 상기 제1낸드게이트의 타 입력단에 연결된 제2인버터
    를 구비하는 것을 특징으로 하는 메모리 장치.
  32. 제 3항에 있어서,
    상기 선택수단은,
    테스트 모드 신호에 응답하여 선택신호를 생성하는 선택신호생성수단; 및
    상기 선택신호에 응답하여 상기 충전수단 또는 상기 방전수단 중 어느 하나를 선택적으로 상기 데이터 입력/출력 라인에 연결해주는 멀티플랙서
    를 포함하는 것을 특징으로 하는 메모리 장치.
  33. 제 32항에 있어서,
    상기 멀티플랙서는,
    상기 선택신호를 반전시켜 출력하는 제1인버터;
    상기 제1인버터의 출력신호와 상기 선택신호에 응답하여 상기 충전수단의 출력을 상기 데이터 입력/출력 라인에 전달하는 제1패스 게이트;
    상기 선택신호를 반전시켜 출력하는 제2인버터;
    상기 제1인버터의 출력신호를 반전시켜 출력하는 제3인버터; 및
    상기 제2인버터의 출력신호와 상기 제2인버터의 출력신호에 응답하여 상기 방전수단의 출력을 상기 데이터 입력/출력 라인에 전달하는 제2패스 게이트
    를 구비하는 것을 특징으로 하는 메모리 장치.
  34. 제 32항에 있어서,
    상기 선택신호생성수단은,
    테스트 모드 이후에 상기 선택신호를 고정하기 위한 퓨즈를 포함하는 것을 특징으로하는 메모리 장치.
  35. 제 1항 내지 제 3항 중 어느 하나의 항에 있어서,
    상기 데이터 입력/출력 라인은 글로벌 데이터 입력/출력 라인임을 특징으로 하는 메모리 장치.
  36. 제 1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 데이터 입력/출력 라인은 로컬 데이터 입력/출력 라인임을 특징으로 하는 메모리 장치.
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