JP2005190565A - 強誘電体メモリ装置、電子機器、及び駆動方法 - Google Patents

Abstract

【課題】 簡易かつ動作の安定した強誘電体メモリ装置を提供する。
【解決手段】
直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有するメモリセルが複数設けられたセルアレイと、複数のメモリセルのいずれかを選択するメモリセル選択部と、選択されたメモリセルの一端と他端との間に電位差を与える電位差生成部と、メモリセルに電位差が与えられたときの第１の強誘電体キャパシタと第２の強誘電体キャパシタとの接続点の電位に基づいて、メモリセルに記憶された記憶データを判定する判定部とを備えた強誘電体メモリ装置。
【選択図】 図１

Description

本発明は、強誘電体メモリ装置、電子機器、及び駆動方法に関する。特に本発明は、簡易かつ安定に記憶データを読み出すことができる強誘電体メモリ装置、当該強誘電体メモリ装置を備えた電子機器、及び駆動方法に関する。

従来の強誘電体メモリとして、特開昭６３−２０１９９８号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された強誘電体メモリは、相補的データが記憶された１対の強誘電体コンデンサを有するメモリセルと、１対の強誘電体コンデンサに接続された１対のビットラインと、ビットライン対のライン間の電位差に応答するセンス増幅器とを備えている。
特開昭６３−２０１９９８号公報

しかしながら上記特許文献１に開示された従来の強誘電体メモリは、センス増幅器として作動増幅器を用いていたため、強誘電体メモリの構成が複雑になってしまうという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置、電子機器、及び駆動方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有するメモリセルが複数設けられたセルアレイと、複数の前記メモリセルのいずれかを選択するメモリセル選択部と、選択された前記メモリセルの一端と他端との間に電位差を与える電位差生成部と、前記メモリセルに前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記メモリセルに記憶された記憶データを判定する判定部とを備えたことを特徴とする強誘電体メモリ装置を提供する。前記判定部は、前記電位差の中間の電位と前記接続点の電位とを比較して前記記憶データを判定することが好ましい。

かかる構成では、メモリセルに記憶された記憶データの値によって、電位差生成部がメモリセルの両端に電位差を与えたときの接続点の電位は大きく変化することとなる。したがって、かかる構成によれば、接続点の電位を判定するというきわめて容易な構成により、メモリセルに記憶された記憶データをきわめて安定に判定することができる。

当該強誘電体メモリ装置は、前記電位差生成部と前記メモリセルの前記一端とを電気的に接続する第１のデータ線と、前記電位差生成部と前記メモリセルの前記他端とを電気的に接続する第２のデータ線と、前記判定部と前記接続点とを電気的に接続するビット線と、前記第１のデータ線、前記第２のデータ線、及び前記ビット線を所定の電位にチャージするチャージ部とをさらに備えることが好ましい。

かかる構成では、第１のデータ線、第２のデータ線、及びビット線ＢＬをプリチャージ又はディスチャージすることができる。また、かかる構成では、強誘電体キャパシタの両端の電位を略同電位とすることができる。したがって、強誘電体キャパシタの両端の電位差を減少又は略ゼロとすることができるため、強誘電体キャパシタのスタティックインプリントを抑制することができる。

前記メモリセル選択部は、前記電位差生成部と前記メモリセルの前記一端との間に設けられた第１のスイッチと、前記電位差生成部と前記メモリセルの前記他端との間に設けられた第２のスイッチと、前記判定部と前記接続点との間に設けられた第３のスイッチと、前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチに電気的に接続され、前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチを制御するワード線とを有することが好ましい。

前記判定部は、前記接続点の電位を入力とするインバータを有することが好ましい。かかる構成によれば、きわめて簡易な構成で、記憶データを安定に判定することができる。

当該強誘電体メモリ装置は、前記判定部が判定した前記記憶データに基づいて、前記メモリセルの前記両端及び前記接続点の電位を制御することにより、前記メモリセルに前記記憶データを再度記憶させる書き込み部をさらに備えることが好ましい。

かかる構成によれば、判定部がメモリセルに記憶された記憶データを判定したときに、当該記憶データが破壊された場合であっても、当該記憶データと同一のデータを再度メモリセルに記憶させることができる。すなわち、かかる構成では、メモリセルに常に当該記憶データが記憶されることとなる。したがって、例えば当該強誘電体メモリ装置に供給される電源が遮断された場合であっても、メモリセルには当該データが記憶されているため、再度電源が供給された後に当該強誘電体メモリ装置から外部に当該記憶データを再度供給することができる。このため、かかる構成によれば、動作の安定した強誘電体メモリ装置を提供することができる。

前記書き込み部は、前記接続点の電位を入力とし、出力を前記メモリセルの前記両端に供給する第１のインバータと、前記第１のインバータの出力を反転して前記第１のインバータの前記入力に供給する第２のインバータとを有することが好ましい。

かかる構成では、メモリセルの両端の電位は第１のインバータの出力の電位と略同電位となる。また、接続点の電位は、第１のインバータの入力、すなわち、第２のインバータの出力の電位と略同電位となる。すなわち、かかる構成によれば、きわめて簡易で、メモリセルの両端と接続部との間に電位差を設け、メモリセルに記憶された記憶データを再度記憶させることができる。

前記書き込み部は、前記第１のインバータと前記メモリセルの前記両端との間に設けられたスイッチをさらに備えることが好ましい。

かかる構成では、第１のインバータの出力とメモリセルの両端とを電気的に切り離すことができる。したがって、かかる構成によれば、メモリセルの両端の電位を第１のインバータの出力と異なる電位にすることができるため、記憶データの判定動作と再記憶動作とを両立させることができる。

当該記憶回路は、前記判定部が判定した前記記憶データをラッチするラッチ回路をさらに備えることが好ましい。

かかる構成によれば、判定部が判定した記憶データがラッチされるため、当該強誘電体メモリ装置は、判定部が当該記憶データを判定した後も当該記憶データを外部に供給することができる。

本発明の第２の形態によれば、上記の強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等の、記憶装置を必要とするあらゆる装置が含まれる。

本発明の第３の形態によれば、直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有するメモリセルを複数備えた強誘電体メモリ装置を駆動する駆動方法であって、複数の前記メモリセルのいずれかを選択するステップと、選択された前記メモリセルの一端と他端との間に電位差を与えるステップと、前記メモリセルに前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記メモリセルに記憶された記憶データを判定するステップとを備えたことを特徴とする駆動方法を提供する。

また、当該駆動方法は、判定した前記記憶データに基づいて、前記メモリセルの前記両端及び前記接続点の電位を制御することにより、前記メモリセルに前記記憶データを再度記憶させるステップをさらに備えることが好ましい。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態にかかる強誘電体メモリ装置１０の構成を示す回路図である。強誘電体メモリ装置１０は、複数のメモリセル１１０が設けられたセルアレイ１００と、第１のデータ線ＤＬ１及び第２のデータ線ＤＬ２と、ビット線ＢＬと、電位差生成部１２０と、ラッチ部１３０と、書き込み部１４０と、チャージ部１８０と、入出力端Ｉ／Ｏと、制御部２００とを備えて構成される。

メモリセル１１０は、直列に接続された複数の強誘電体キャパシタを有して構成される。本例においてメモリセル１１０は、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４を有して構成される。第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４は、それぞれ一端及び他端を有しており、第１の強誘電体キャパシタ１１２の他端と第２の強誘電体キャパシタ１１４の一端とが接続点１１６において電気的に接続されている。そして、接続点１１６は、ビット線ＢＬを介してラッチ部１３０の入力に電気的に接続されている。

また、第１の強誘電体キャパシタ１１２の当該一端及び第２の強誘電体キャパシタ１１４の当該他端がメモリセル１１０の端部を構成している。そして、第１の強誘電体キャパシタ１１２の一端及び第２の強誘電体キャパシタ１１４の他端は、それぞれ第１のデータ線ＤＬ１及び第２のデータ線ＤＬ２を介してチャージ部１８０、電位差生成部１２０、及びラッチ部１３０の出力に電気的に接続されている。

本実施形態において、セルアレイ１００は、ｎ個（ｎは正の整数）のメモリセル１１０を有して構成される。また、セルアレイ１００は、メモリセル１１０の一端と第１のデータ線ＤＬ１との間に設けられたｎ型ＭＯＳトランジスタ１０２と、メモリセル１１０の他端と第２のデータ線ＤＬ２との間に設けられたｎ型ＭＯＳトランジスタ１０４と、接続点１１６とビット線ＢＬとの間に設けられたｎ型ＭＯＳトランジスタ１０６とをそれぞれｎ個ずつさらに有して構成される。

ｎ型ＭＯＳトランジスタ１０２、１０４、及び１０６のゲートには、それぞれワード線１０８が電気的に接続されており、ｎ型ＭＯＳトランジスタ１０２、１０４、及び１０６は、ワード線１０８の電位に基づいて、それぞれ、第１のデータ線ＤＬ１とメモリセル１１０の一端、第２のデータ線ＤＬ２とメモリセル１１０の他端、及びビット線ＢＬと接続点１１６とを電気的に接続するか否かを切り換える。

電位差生成部１２０は、電圧源１２２と、ｐ型ＭＯＳトランジスタ１２４と、ｎ型ＭＯＳトランジスタ１２６とを有して構成されており、メモリセル１１０の両端に所定の電位差を与える。具体的には、電位差生成部１２０は、第１のデータ線ＤＬ１を介してメモリセル１１０の一端に所定の電圧を供給し、第２のデータ線ＤＬ２を介してメモリセル１１０の他端を接地することにより、メモリセル１１０の両端に当該所定の電圧分の電位差を与える。

電圧源１２２は、メモリセル１１０の一端と他端、すなわち、第１の強誘電体キャパシタ１１２の一端と第２の強誘電体キャパシタ１１４の他端との間に電位差を与えるための電圧ＶＣＣを生成する。電圧源１２２は、例えば強誘電体メモリ装置１０を駆動する駆動電圧を生成する電圧源である。また、本実施形態で電位差生成部１２０は、メモリセル１１０の一端に電圧ＶＣＣを供給しているが、電圧ＶＣＣに代えて、電圧ＶＣＣをＭＯＳトランジスタの閾値電圧Ｖｔｈ分降圧した電圧ＶＣＣ−Ｖｔｈを供給してもよい。

ｐ型ＭＯＳトランジスタ１２４は、ソースが電圧源１２２と電気的に接続されており、ドレインが第１のデータ線ＤＬ１を介してメモリセル１１０の一端と電気的に接続されている。そして、ｐ型ＭＯＳトランジスタ１２４は、ゲートの電位に基づいて、メモリセル１１０の一端に電圧ＶＣＣを供給するか否かを切り換える。また、ｎ型ＭＯＳトランジスタ１２６は、ソースが接地されており、ドレインが第２のデータ線ＤＬ２を介してメモリセル１１０の他端に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１２６は、ゲートの電位に基づいて、メモリセル１１０の他端を接地するか否かを切り換える。すなわち、電位差生成部１２０は、ｐ型ＭＯＳトランジスタ１２４及びｎ型ＭＯＳトランジスタ１２６のゲートに供給される制御信号Ｒ及び／Ｒの電位（論理値）に基づいて、メモリセル１１０の両端に電位差ＶＣＣを与えるか否かを制御する。なお、符号／を含む制御信号は、符号／を含まない当該制御信号の論理値を反転した信号である。

ラッチ部１３０は、第１のインバータ１３２と、第２のインバータ１３４とを有して構成されており、ビット線ＢＬの電位に基づいて、メモリセル１１０に記憶された記憶データを判定し、また、当該記憶データをラッチする。

第１のインバータ１３２は、判定部の一例であって、ビット線ＢＬの電位を入力とし、当該ビット線ＢＬの電位と第１のインバータ１３２の入力しきい値電位とを比較することにより、メモリセル１１０に記憶されたデータを判定する。具体的には、第１のインバータ１３２は、接地電位とＶＣＣとの間の電位を入力しきい値電位とし、ビット線ＢＬが基準電位より高いか低いかを判定し、判定結果（すなわち、記憶されたデータ）を示すデータ信号を出力する。本例において第１のインバータ１３２は、ビット線ＢＬの電位が入力しきい値電位より高い場合にＬ論理を示し、低い場合にＨ論理を示す信号をデータ信号として出力する。また、本例において第１のインバータ１３２の入力しきい値電位は、メモリセル１１０の両端の電位差の略半分の電位、すなわち、ＶＣＣの略半分の電位である。

第２のインバータ１３４は、第１のインバータ１３２が出力したデータ信号を入力として受け取り、当該データ信号を反転した反転データ信号を生成する。また、第２のインバータ１３４は、入力が第１のインバータ１３２に電気的に接続され、出力が第１のインバータ１３２の入力及びビット線ＢＬに電気的に接続されており、反転データ信号を、第１のインバータ１３２の入力及びビット線ＢＬに供給する。これにより、第１のインバータ１３２及び第２のインバータ１３４によりフリップフロップが構成され、当該フリップフロップによりデータ信号がラッチされる。

また、本例において第２のインバータ１３４は、クロックドゲートインバータである。第２のインバータ１３４は、制御信号Ｗの論理値がＨ論理である場合、反転データ信号を出力し、制御信号Ｗの論理値がＬ論理である場合、出力はハイインピーダンスとなるよう構成されている。

書き込み部１４０は、判定部の一例である第１のインバータ１３２がメモリセル１１０に記憶された記憶データを判定した後、当該記憶データを再度メモリセル１１０に記憶させる。書き込み部１４０は、第１のインバータ１３２と、第２のインバータ１３４と、スイッチの一例である伝送ゲート１４２及び１４４を有して構成される。すなわち、本例において第１のインバータ１３２は、判定部であるとともに、書き込み部１４０の一部を構成している。同様に、第２のインバータ１３４は、ラッチ部１３０の一部を構成するとともに、書き込み部１４０の一部を構成している。

伝送ゲート１４２は、第１のインバータ１３２の出力と第１のデータ線ＤＬ１との間に設けられている。そして、伝送ゲート１４２は、ゲートに供給される制御信号Ｗ及び／Ｗの電位に基づいて、第１のインバータ１３２の出力と第１のデータ線ＤＬ１とを電気的に接続するか否かを制御する。すなわち、伝送ゲート１４２は、第１のデータ線ＤＬ１の電位を第１のインバータ１３２の出力の電位、すなわち、データ信号の電位と同電位にするよう制御する。

伝送ゲート１４４は、第１のインバータ１３２の出力と第２のデータ線ＤＬ２との間に設けられている。そして、伝送ゲート１４４は、伝送ゲート１４２と同様に、ゲートに供給される制御信号Ｗ及び／Ｗの電位に基づいて、第１のインバータ１３２の出力と第２のデータ線ＤＬ２とを電気的に接続するか否かを制御する。

本例において書き込み部１４０は、スイッチの一例として伝送ゲート１４２及び１４４を有して構成されているが、伝送ゲート１４２及び１４４に代えてｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタを有して構成されてもよい。この場合、メモリセル１１０の両端には、電圧ＶＣＣに代えて電圧ＶＣＣ−Ｖｔｈが供給される。ここで、Ｖｔｈは当該ｎ型ＭＯＳトランジスタ又は当該ｐ型ＭＯＳトランジスタの閾値電圧である。また、当該ｎ型ＭＯＳトランジスタは、ゲートに電圧ＶＣＣ＋Ｖｔｈが供給されてもよい。

チャージ部１８０は、ｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６を有して構成されており、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬを所定の電位にチャージする。ｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６は、それぞれソース又はドレインの一方に所定の電圧が供給されており、他方が、それぞれ、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬに電気的に接続されている。ｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６は、ゲートに供給される制御信号ＰＣの電位に基づいて、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬを当該所定の電位にチャージする。

本実施形態においてｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６のソースは接地されており、ｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６が導通することにより、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬは接地電位にチャージされる。また、本実施形態においてチャージ部１８０は、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬをプリチャージするプリチャージ部として動作するとともに、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬをそれぞれ略同電位にすることにより、メモリセル１１０の両端と接続点１１６の電位を略同電位にするディスチャージ部として動作する。

制御部２００は、強誘電体メモリ装置１０の動作を統括的に制御する。本例において制御部２００は、各ワード線１０８に供給する制御信号ＷＬ１〜ＷＬｎ、チャージ制御部１８０に供給する制御信号ＰＣ、電位差生成部１２０に供給する制御信号Ｒ及び／Ｒ、並びにラッチ部１３０及び書き込み部１４０に供給する制御信号Ｗ及び／Ｗを生成し、各部に供給することにより、強誘電体メモリ装置１０の動作を制御する。

入出力端Ｉ／Ｏは、第１のインバータ１３２が生成したデータ信号を外部に出力する。また、入出力端Ｉ／Ｏは、外部から信号を受け取って第２のインバータ１３４の電位を変化させることにより、後述するようにメモリセル１１０に所定の記憶データを記憶させる。

図２は、強誘電体メモリ装置１０の動作を示すタイミングチャートである。図１及び図２を参照して、強誘電体メモリ装置１０の動作について説明する。以下の例では、第１の強誘電体キャパシタ１１２には“１”が記憶されており、第２の強誘電体キャパシタ１１４には“０”が記憶されているものとする。すなわち、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４には、相補のデータが記憶されている。また、以下の例において、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４は、略同一のヒステリシス特性を有している。

スタンバイ時において制御信号ＷＬ１〜ＷＬｎ、Ｒ、及びＷは、Ｌ論理を示している。すなわち、全てのｎ型ＭＯＳトランジスタ１０２、１０４、及び１０６と、ｐ型ＭＯＳトランジスタ１２４、ｎ型ＭＯＳトランジスタ１２６、並びに伝送ゲート１４２及び１４４は非導通であり、メモリセル１１０の両端、接続点１１６の電位は０Ｖである。

また、制御信号ＰＣはＨ論理を示しているため、ｎ型ＭＯＳトランジスタ１８２、１８４、及び１８６は導通しており、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬは０Ｖにプリチャージされる。したがって、第１のインバータ１３２の入力の電位も０Ｖとなるため、データ信号の論理値はＨ論理を示す。

次に、メモリセル１１０に記憶された記憶データを判定する。以下において、複数のメモリセル１１０のうち、制御信号ＷＬ１が供給されるメモリセル１１０に記憶された記憶データを読み出す読み出し動作、当該メモリセル１１０に当該記憶データを再度記憶させる再書き込み動作、また、当該メモリセル１１０に当該記憶データと同一又は異なるデータを記憶させる書き込み動作について説明する。なお、以下において特にことわりが無い場合は、すべて当該メモリセル１１０及び、当該メモリセル１１０の、第１の強誘電体キャパシタ１１２、第２の強誘電体キャパシタ１１４、接続点１１６についての説明とする。

まず、制御部２００が制御信号ＷＬ２〜ＷＬｎをＬ論理に保持したまま、制御信号ＷＬ１をＨ論理に変化させることにより、ＷＬ１に接続されたｎ型ＭＯＳトランジスタ１０２、１０４、及び１０６を導通させる。これにより、メモリセル１１０の両端及び接続点１１６の電位も０Ｖとなる。そして、制御部２００が制御信号ＰＣをＬ論理に変化させることにより、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬを０Ｖに保持したまま浮遊状態にする。なお、本例において制御信号ＷＬ１〜ＷＬｎのＨ論理の電位はＶＣＣ＋Ｖｔｈ以上である。

次に、制御部２００が制御信号ＲをＨ論理に変化させることにより、ｐ型ＭＯＳトランジスタ１２４及びｎ型ＭＯＳトランジスタ１２６の双方を導通させる。これにより、第１のデータ線ＤＬ１及び第１の強誘電体キャパシタ１１２の一端に電圧ＶＣＣが供給されるとともに、第２のデータ線ＤＬ２及び第２の強誘電体キャパシタ１１４の他端が接地される。すなわち、メモリセル１１０の両端に電位差ＶＣＣが与えられる。以下において、メモリセル１１０の両端に電位差ＶＣＣが与えられたときのビット線ＢＬの電位の変化を、図３をさらに参照して説明する。

図３は、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４のヒステリシス特性を示す図である。同図において横軸は第１の強誘電体キャパシタ１１２及び／又は第２の強誘電体キャパシタ１１４の両端にかかる電圧を示し、縦軸は第１の強誘電体キャパシタ１１２及び／又は第２の強誘電体キャパシタ１１４の分極量を示す。なお、同図では、第１の強誘電体キャパシタ１１２（又は第２の強誘電体キャパシタ１１４）の一端の電位が他端の電位より高い場合に、横軸の電圧をプラスで表している。

スタンバイ時において、メモリセル１１０の両端及び接続点１１６の電位は０Ｖであり、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４の両端の電位差は略ゼロであるため、“１”が書き込まれた第１の強誘電体キャパシタ１１２のヒステリシス特性は点Ａに、また、“０”が書き込まれた第２の強誘電体キャパシタ１１４のヒステリシス特性は点Ｃにある。

そして、メモリセル１１０の両端に電位差ＶＣＣが与えられると、第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４の両端にそれぞれプラスの電圧がかかるため、点Ａ及び点Ｃにあったヒステリシス特性は同図の右方向に移動する。このとき、本例では、第１の強誘電体キャパシタ１１２にかかる電圧Ｖ１、第１の強誘電体キャパシタ１１２から取り出される電荷量Ｑ１、また、第２の強誘電体キャパシタ１１４にかかる電圧Ｖ０、第２の強誘電体キャパシタ１１４から取り出される電荷量Ｑ０は、以下の関係を満たす。

Ｑ０＝Ｑ１
Ｖ０＋Ｖ１＝ＶＣＣ

したがって、

Ｖ０＞Ｖ１
Ｖ０＞１／２ＶＣＣ、 Ｖ１＜１／２ＶＣＣ

となる。

したがって、本例ではメモリセル１１０の両端に電位差ＶＣＣが与えられると、ビット線ＢＬの電位はＶ０に上昇する（図２参照）。一方、本例とは逆に、第１の強誘電体キャパシタ１１２に“０”が書き込まれ、第２の強誘電体キャパシタ１１４に“１”が書き込まれている場合には、メモリセル１１０の両端に電位差ＶＣＣが与えられると、ビット線ＢＬの電位はＶ１に上昇する（図２の読み出し時の点線参照）。

そして、第１のインバータ１３２は、上昇したビット線ＢＬの電位と１のインバータ１３２の入力しきい値電位とを比較することにより、メモリセル１１０に記憶された記憶データを判定する。具体的には、本例において第１のインバータ１３２は、入力しきい値電位がＶＣＣの略半分の電位に設定されており、入力の電位が入力しきい値電位より高い場合にＬ論理を出力し、当該電位が入力しきい値電位より低い場合にＨ論理を出力する。したがって、ビット線ＢＬの電位が上昇して入力しきい値電位を超えると第１のインバータ１３２の出力、すなわち、データ信号の論理値がＬ論理に変化する。そして、入出力端Ｉ／Ｏは、メモリセル１１０が記憶していた記憶データとして、Ｌ論理を出力する。

次に、第１のインバータ１３２の出力の電位に基づいて、メモリセル１１０の両端及び接続点１１６の電位を制御することにより、メモリセル１１０に記憶データを再度記憶させる。まず、ビット線ＢＬの電位が上昇した後、制御部２００は、制御信号ＲをＬ論理に変化させることにより、ｐ型ＭＯＳトランジスタ１２４及びｎ型ＭＯＳトランジスタ１２６を非導通とする。これにより、電位差生成部１２０は、メモリセル１１０と電気的に切り離される。

また、制御部２００は、制御信号ＷをＨ論理に変化させることにより、伝送ゲート１４２及び１４４を導通させる。これにより、第１のインバータ１３２の出力が第１のデータ線ＤＬ１及び第２のデータ線ＤＬ２を介してメモリセル１１０の両端と電気的に接続される。したがって、第１の強誘電体キャパシタ１１２の一端及び第２の強誘電体キャパシタ１１４の他端の電位は、第１のインバータ１３２の出力の電位と略同電位、すなわち、０Ｖとなる。

一方、制御信号ＷがＨ論理に変化すると、第２のインバータ１３４は、第１のインバータ１３２が出力したデータ信号を反転した反転データ信号を出力する。すなわち、制御信号ＷがＨ論理に変化すると、第２のインバータ１３４の出力は、ハイインピーダンスからＨ論理に変化する。したがって、第１のインバータ１３２の入力の電位及びビット線ＢＬの電位はＶ０からＶＣＣに上昇する。これにより、接続点１１６の電位もＶＣＣに上昇するため、第１の強誘電体キャパシタ１１２には電圧−ＶＣＣがかかり、また、第２の強誘電体キャパシタ１１４には電圧ＶＣＣがかかる。

図３を参照して説明すると、第１の強誘電体キャパシタ１１２に電圧−ＶＣＣがかかると、第１の強誘電体キャパシタ１１２のヒステリシス特性は点Ｂから点Ｅに移動する。また、第２の強誘電体キャパシタ１１４に電圧ＶＣＣがかかると、第２の強誘電体キャパシタ１１４のヒステリシス特性は点Ｄから点Ｆに移動する。したがって、第１の強誘電体キャパシタ１１２には“１”が、第２の強誘電体キャパシタ１１４には“０”が再度書き込まれる。すなわち、メモリセル１１０に当該メモリセル１１０から読み出された記憶データと同一の記憶データが再度記憶される。また、再書き込み時において、ラッチ部１３０は、読み出し時において読み出した読み出し結果、すなわち、第１のインバータ１３２の出力の論理値をそのまま保持する。

次に、メモリセル１１０に記憶データを再度記憶させた後、制御部２００が制御信号ＷをＬ論理に変化させる。これにより、メモリセル１１０の両端は第１のインバータ１３２の出力と電気的に切り離される。また、制御部２００は、制御信号ＰＣをＨ論理に変化させる。これにより、チャージ部１８０は、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬを０Ｖにチャージするため、メモリセル１１０の両端及び接続点１１６の電位は０Ｖとなる。また、ビット線ＢＬの電位が０Ｖになると、当該電位は第１のインバータ１３２の入力しきい値電位より低くなるため、第１のインバータ１３２の出力はＨ論理に変化する。そして、制御部２００が、制御信号ＷＬ１をＬ論理に変化させることにより、強誘電体メモリ装置１０は前述のスタンバイ状態となる。

本例とは逆に、第１の強誘電体キャパシタ１１２に“０”が書き込まれ、第２の強誘電体キャパシタ１１４に“１”が書き込まれていた場合には、制御信号ＷがＨ論理に変化すると、メモリセル１１０の両端の電位はＶＣＣとなり、ビット線ＢＬの電位はＶ１から０Ｖに下降する（図２の再書き込み時の点線参照）。ビット線ＢＬの電位が０Ｖに下降すると、第１のデータ線ＤＬ１及び第２のデータ線ＤＬ２の電位はＶＣＣに上昇する。これにより、第１の強誘電体キャパシタ１１２には電圧ＶＣＣがかかり、また、第２の強誘電体キャパシタ１１４には電圧−ＶＣＣがかかるため、第１の強誘電体キャパシタ１１２には“０”が、第２の強誘電体キャパシタ１１４には“１”が再度書き込まれる。すなわち、メモリセル１１０から読み出された記憶データと同一の記憶データが、当該メモリセル１１０に再度記憶される。そして、制御部２００が制御信号ＰＣをＨ論理に変化させると、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２及びビット線ＢＬの電位は０Ｖとなる。

次に、メモリセル１１０に所望の記憶データを記憶させる動作について説明する。まず、制御部２００が記憶データを記憶させるメモリセル１１０に対応する制御信号ＷＬ１をＨ論理に変化させることにより、当該メモリセル１１０を選択する。そして、制御部２００が、制御信号ＰＣをＬ論理に変化させることにより、第１のデータ線ＤＬ１、第２のデータ線ＤＬ２、及びビット線ＢＬを０Ｖに保持したまま浮遊状態にする。

次に、制御部２００が制御信号ＷをＨ論理に変化させることにより、伝送ゲート１４２及び１４４を導通させることにより、メモリセル１１０を第１のインバータ１３２の出力と電気的に接続した状態において、外部から入出力端Ｉ／Ｏの電位をＬ論理に変化させる。これにより、第１の強誘電体キャパシタ１１２にかかる電圧が−ＶＣＣに、また、第２の強誘電体キャパシタ１１４にかかる電圧がＶＣＣに固定されるため、第１の強誘電体キャパシタ１１２には“１”が、また、第２の強誘電体キャパシタ１１４には“０”が書き込まれる。

一方、入出力端Ｉ／ＯをＨ論理に保持、又は外部から入出力端Ｉ／Ｏの電位をＨ論理に変化させると、第１の強誘電体キャパシタ１１２にかかる電圧がＶＣＣに、また、第２の強誘電体キャパシタ１１４にかかる電圧が−ＶＣＣに固定されるため、第１の強誘電体キャパシタ１１２には“０”が、また、第２の強誘電体キャパシタ１１４には“１”が書き込まれる（図２の書き込み時の点線参照）これにより、メモリセル１１０に所望の記憶データを記憶させることができる。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態にかかる強誘電体メモリ装置１０の構成を示す回路図である。 強誘電体メモリ装置１０の動作を示すタイミングチャートである。 第１の強誘電体キャパシタ１１２及び第２の強誘電体キャパシタ１１４のヒステリシス特性を示す図である。

符号の説明

１０・・・強誘電体メモリ装置、１００・・・セルアレイ、１０８・・・ワード線、１１０・・・メモリセル、１１２・・・第１の強誘電体キャパシタ、１１４・・・第２の強誘電体キャパシタ、１１６・・・接続点、１２０・・・電位差生成部、１２２・・・電圧源、１３０・・・ラッチ部、１３２・・・第１のインバータ、１３４・・・第２のインバータ、１８０・・・チャージ部、２００・・・制御部

Claims (12)

1. 直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有するメモリセルが複数設けられたセルアレイと、
   複数の前記メモリセルのいずれかを選択するメモリセル選択部と、
   選択された前記メモリセルの一端と他端との間に電位差を与える電位差生成部と、
   前記メモリセルに前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記メモリセルに記憶された記憶データを判定する判定部と
   を備えたことを特徴とする強誘電体メモリ装置。
2. 前記電位差生成部と前記メモリセルの前記一端とを電気的に接続する第１のデータ線と、
   前記電位差生成部と前記メモリセルの前記他端とを電気的に接続する第２のデータ線と、
   前記判定部と前記接続点とを電気的に接続するビット線と、
   前記第１のデータ線、前記第２のデータ線、及び前記ビット線を所定の電位にチャージするチャージ部と
   をさらに備えたことを特徴する請求項１に記載の強誘電体メモリ装置。
3. 前記メモリセル選択部は、
   前記電位差生成部と前記メモリセルの前記一端との間に設けられた第１のスイッチと、
   前記電位差生成部と前記メモリセルの前記他端との間に設けられた第２のスイッチと、
   前記判定部と前記接続点との間に設けられた第３のスイッチと、
   前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチに電気的に接続され、前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチを制御するワード線と
   を備えたことを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
4. 前記判定部は、前記電位差の中間の電位と前記接続点の電位とを比較して前記記憶データを判定することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
5. 前記判定部は、前記接続点の電位を入力とするインバータを有することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
6. 前記判定部が判定した前記記憶データに基づいて、前記メモリセルの前記両端及び前記接続点の電位を制御することにより、前記メモリセルに前記記憶データを再度記憶させる書き込み部をさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の強誘電体メモリ装置。
7. 前記書き込み部は、前記接続点の電位を入力とし、出力を前記メモリセルの前記両端に供給する第１のインバータと、
   前記第１のインバータの出力を反転して前記第１のインバータの前記入力に供給する第２のインバータと
   を有することを特徴とする請求項６に記載の強誘電体メモリ装置。
8. 前記書き込み部は、前記第１のインバータと前記メモリセルの前記両端との間に設けられたスイッチをさらに備えたこと特徴とする請求項７に記載の強誘電体メモリ装置。
9. 前記判定部が判定した前記記憶データをラッチするラッチ回路を有することを特徴とする請求項１から８のいずれか１項に記載の強誘電体メモリ装置。
10. 請求項１から９のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
11. 直列に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを有するメモリセルを複数備えた強誘電体メモリ装置を駆動する駆動方法であって、
    複数の前記メモリセルのいずれかを選択するステップと、
    選択された前記メモリセルの一端と他端との間に電位差を与えるステップと、
    前記メモリセルに前記電位差が与えられたときの前記第１の強誘電体キャパシタと前記第２の強誘電体キャパシタとの接続点の電位に基づいて、前記メモリセルに記憶された記憶データを判定するステップと
    を備えたことを特徴とする駆動方法。
12. 判定した前記記憶データに基づいて、前記メモリセルの前記両端及び前記接続点の電位を制御することにより、前記メモリセルに前記記憶データを再度記憶させるステップをさらに備えたことを特徴とする請求項１１記載の駆動方法。
    
    

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