JP4329919B2 - 半導体メモリおよび半導体メモリの駆動方法 - Google Patents
半導体メモリおよび半導体メモリの駆動方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は，半導体メモリおよび半導体メモリの駆動方法にかかり，特に強誘電体キャパシタを有する半導体メモリおよびその駆動方法に関するものである。
【０００２】
【従来の技術】
近年，強誘電体をキャパシタ誘電体膜として用いたメモリ（以下，「強誘電体メモリ」という）への関心が非常に高くなっている。強誘電体メモリは，強誘電体の自発分極を利用して情報を記憶するものである。強誘電体キャパシタに一旦電圧を印加して分極の方向を一方向にそろえると，その後，電力の供給がなくとも分極が残留し（これを「残留分極」という），記憶された情報は保持される。このような特徴を有する強誘電体メモリは，不揮発性メモリとしての利用が可能である。
【０００３】
さらに，ＤＲＡＭなどの一般的な不揮発性メモリは，データの書き込みに１０Ｖ以上の電圧を必要とするのに対して，強誘電体メモリによれば，数ボルトで強誘電体キャパシタの分極方向を反転させてデータを書き込むことが可能となる。また，一般的な不揮発性メモリのデータ書き込み時間はマイクロ秒オーダであるのに対して，強誘電体メモリの分極反転時間はナノ秒オーダである。このように強誘電体メモリは，低電圧・高速動作が可能な次世代の不揮発性メモリとして多くの期待を集めている。
【０００４】
現在，ＭＯＳトランジスタ（選択トランジスタ）と強誘電体キャパシタから構成された複数のメモリセルを有する強誘電体メモリが主として研究開発の対象となっている。この強誘電体メモリのメモリセルの構成および動作を図５を用いて説明する。
【０００５】
メモリセルＭＣに対してデータを書き込む場合，ワード線ＷＬをアサートして選択トランジスタＴｒをオン状態とする。そして，ビット線ＢＬに０Ｖを印加し，プレート線ＰＬに正の電圧を印加する。これによって，強誘電体キャパシタＣの分極が↑方向にそろい，これが例えば”１”の情報としてメモリセル１に記憶される。逆にビット線ＢＬに正の電圧を印加し，プレート線ＰＬに０Ｖを印加した場合には，強誘電体キャパシタＣの分極が↓方向にそろい，これが例えば”０”の情報としてメモリセル１に記憶される。
【０００６】
メモリセルＭＣから情報を読み出す場合には，ビット線ＢＬを０Ｖにプリチャージしてプレート線ＰＬに正の電圧を印加する。強誘電体キャパシタＣが↓方向に分極（情報”０”を保持）してた場合，分極方向が反転するのに対して，強誘電体キャパシタＣが↑方向に分極（情報”１”を保持）していた場合，分極方向は反転しない。ビット線ＢＬの電位は，強誘電体キャパシタＣのこの分極状態に応じて変化する。したがって，ビット線ＢＬの電位の変化量をビット線ＢＬに接続されたセンスアンプＳＡによって検出増幅することによって，メモリセルＭＣに格納されている情報が読み出されることになる。
【０００７】
センスアンプＳＡは，参照電位Ｖｒｅｆを基準にしてビット線ＢＬの電位をＬレベル（例えば０Ｖ）またはＨレベル（例えば電源電位Ｖｃｃ）のいずれかにまで増幅する。
【０００８】
一般的に強誘電体メモリにはメモリセルＭＣと反対の情報が格納されるダミーメモリセル（図示せず）が備えられており，このダミーメモリセルからセンスアンプＳＡに対して参照電位Ｖｒｅｆが与えられる。この場合，一つの情報は相補のデータが格納される２つのメモリセル（メモリセルとダミーメモリセル）によって記憶されることになる。このメモリ構成は２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）タイプと呼ばれている。
【０００９】
一方，ＤＲＡＭのメモリ構成としては，１つの情報を１つのメモリセルによって記憶する１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）タイプが採用されている。１Ｔ／１Ｃタイプのメモリによれば，２Ｔ／２Ｃタイプに比べてメモリセルアレイのレイアウト面積が縮小されるため，メモリの大容量化も容易となる。
【００１０】
１Ｔ／１Ｃタイプのメモリアレイを有する従来の強誘電体メモリは，例えば特開平７−９３９７８号公報に開示されている。本公報の図１８（ａ）および図２１は，従来の強誘電体メモリの回路構成を示しており，図１８（ｂ）および図２２はそのデータ読み出し動作を示している。
【００１１】
【発明が解決しようとする課題】
このように１Ｔ／１Ｃタイプには構造上の利点があるにも関わらず，以下の理由から強誘電体メモリへの採用が進んでいない。
【００１２】
１Ｔ／１Ｃタイプのメモリの場合，参照電位Ｖｒｅｆを生成するための回路が別途必要となる。そして，強誘電体メモリではこの回路構成がＤＲＡＭに比して複雑になる。
【００１３】
ＤＲＡＭの場合，ビット線を電源電圧Ｖｃｃの１／２に設定し，プレート線を電源電圧Ｖｃｃまたは０Ｖに設定してメモリセルにデータを書き込んだ後，そのデータを読み出すためには，ビット線を１／２Ｖｃｃにプリチャージし，ワード線を活性化すればよい。ビット線に誘起される電位は，メモリセルに格納されているデータに応じて，１／２Ｖｃｃより高いか低いかのいずれかとなる。つまり，参照電位Ｖｒｅｆとして１／２Ｖｃｃを採用すれば正確に格納データを読み出すことができる。
【００１４】
強誘電体メモリの場合も同様にデータ読み出し動作中のビット線電位は読み出されるデータに応じて異なる。ただし，ビット線電位の絶対値は強誘電体キャパシタの特性ばらつきによっても異なるため，設計段階でその値を見極めることは容易ではない。このため，データ読み出し動作中にビット線に誘起される２つの電位の中間値，すなわち情報”０”を読み出す場合のビット線電位と情報”１”を読み出す場合のビット線電位の平均値に調整された参照電位Ｖｒｅｆを発生させることは極めて困難であった。参照電位Ｖｒｅｆが，ビット線に誘起される２つの電位の中間値に正確に調整されていなければ，格納されている情報が誤って読み出される可能性もある。
【００１５】
以上のように，従来，強誘電体メモリに対して１Ｔ／１Ｃタイプのメモリアレイ構成を採用した場合，読み出されるデータの信頼性が低下してしまうため，大容量化に不利な２Ｔ／２Ｃタイプのメモリ構成を採用せざるを得なかった。
【００１６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，正確に格納情報を読み出すことが可能な１Ｔ／１Ｃタイプの強誘電体メモリおよびその駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１端子と第２端子を備え，第１端子の電位と第２端子の電位を比較し，当該比較結果に応じて，第１端子および第２端子それぞれに対して増幅された電圧を出力する第１センスアンプと，第３端子と第４端子を備え，第３端子の電位と第４端子の電位を比較し，当該比較結果に応じて，第３端子および第４端子それぞれに対して増幅された電圧を出力する第２センスアンプと，第１端子に接続された第１ビット線と，第２端子に接続された第２ビット線と，第３端子に接続された第３ビット線と，第４端子に接続された第４ビット線と，第１ビット線に接続され，強誘電体キャパシタを有する第１メモリセルと，第２ビット線に接続され，第１方向に分極した強誘電体キャパシタを有する第１ダミーメモリセルと，第３ビット線に接続され，強誘電体キャパシタを有する第２メモリセルと，第４ビット線に接続され，第１方向と反対の第２方向に分極した強誘電体キャパシタを有する第２ダミーメモリセルと，第２ビット線と第４ビット線を短絡させることが可能な第１短絡手段とを備えたことを特徴とする，半導体メモリが提供される。そして，第１ビット線および第３ビット線は第１領域に属し，第２ビット線および第４ビット線は第１領域に重ならない第２領域に属することが好ましい（請求項１）。
【００１８】
本発明にかかる半導体メモリにおいて，第１メモリセルと第２メモリセルはそれぞれ，半導体メモリが記憶するデータの１ビット分を格納するために用いられる。一方，第１ダミーメモリセルと第２ダミーメモリセルは，第１メモリセルと第２メモリセルとは異なり，それぞれの強誘電体キャパシタが必ず反対方向に分極するように動作する。つまり，第１ダミーメモリセルが例えば情報”０”を格納しているのであれば，第２ダミーメモリセルは必ず情報”１”を格納する。この条件下では，第１ダミーメモリセルから格納情報を読み出すことによって，第２ビット線に情報”０”に応じた電位が誘起され，第２ダミーメモリセルから格納情報を読み出すことによって，第４ビット線に情報”１”に応じた電位が誘起される。
【００１９】
第１ダミーメモリセルから第２ビット線に対して格納情報が読み出され，第２ダミーメモリセルから第４ビット線に対して格納情報が読み出されたところで，第１短絡手段によって第２ビット線と第４ビット線を短絡すれば，両方のビット線の電位は，短絡前の各ビット線の電位の中間値（平均値）となる。
【００２０】
そして，第１メモリセル，第２メモリセル，第１ダミーメモリセル，および第２ダミーメモリセルを略同一のサイズに形成すれば，短絡された第２ビット線と第４ビット線の電位は，第１メモリセル（あるいは第２メモリセル）から格納情報”１”が読み出されたときの第１ビット線（あるいは第３ビット線）の電位と，第１メモリセル（あるいは第２メモリセル）から格納情報”０”が読み出されたときの第１ビット線（あるいは第３ビット線）の電位との中間値（平均値）に一致する。
【００２１】
短絡されている第２ビット線と第４ビット線を開放した後，第１センスアンプによって，第２ビット線（第２端子）の電位と，第１メモリセルから格納情報を読み出すことによって変化した第１ビット線（第１端子）の電位を増幅すれば，第１メモリセルの格納情報は正確に外部に出力される。同様に，第２センスアンプによって，第４ビット線（第４端子）の電位と，第２メモリセルから格納情報を読み出すことによって変化した第３ビット線（第３端子）の電位を増幅すれば，第２メモリセルの格納情報は正確に外部に出力される。なお，この場合，第２端子および第４端子の電位が参照電位となる。
【００２２】
本発明によれば，第１ビット線および第３ビット線は第１領域に属し，第２ビット線および第４ビット線は第１領域に重ならない第２領域に属する。かかる構成によれば，第１ビット線と第３ビット線との間に他のビット線が配置されること，および，第２ビット線と第４ビット線との間に他のビット線が配置されことが防止される。したがって，これらのビット線を短絡する第１短絡手段および第２短絡手段の配置も容易となる。
【００２３】
さらに，第１ビット線に接続され，第３方向に分極した強誘電体キャパシタを有する第３ダミーメモリセルと，第２ビット線に接続され，強誘電体キャパシタを有する第３メモリセルと，第３ビット線に接続され，第３方向と反対の第４方向に分極した強誘電体キャパシタを有する第４ダミーメモリセルと，第４ビット線に接続され，強誘電体キャパシタを有する第４メモリセルと，第１ビット線と第３ビット線を短絡させることが可能な第２短絡手段とを備えることも可能である（請求項２）。かかる構成によれば，第１メモリセルと第２メモリセルから高い精度で格納情報を読み出すことが可能となるとともに，第３メモリセルと第４メモリセルからも高い精度で格納情報を読み出すことが可能となる。この場合，第３ダミーメモリセルと第４ダミーメモリセルが参照電位の発生源として機能する。
【００２４】
本発明の第２の観点によれば，第１メモリセルに格納されている情報を読み出して，第１ビット線に第１電位を誘起する第１工程と，第１方向に分極した強誘電体キャパシタを有する第１ダミーメモリセルから格納されている情報を読み出して，第２ビット線に第２電位を誘起する第２工程と，第１方向と反対の第２方向に分極した強誘電体キャパシタを有する第２ダミーメモリセルから格納されている情報を読み出して，第４ビット線に第４電位を誘起する第３工程と，前記第３の工程の後に第２ビット線と第４ビット線を第１短絡手段によって短絡する第４工程と，短絡している第２ビット線と第４ビット線を開放する第５工程と，第１センスアンプを活性化し，第１ビット線の電位と第２ビット線の電位を比較し，当該比較結果に応じて第１ビット線および第２ビット線それぞれに対して増幅された電圧を出力する第６工程とを含むことを特徴とする，半導体メモリの駆動方法が提供される（請求項３）。
【００２５】
第１メモリセル，第１ダミーメモリセル，および第２ダミーメモリセルを略同一のサイズに形成することによって，短絡された第２ビット線と第４ビット線の電位は，第１メモリセルから格納情報”１”が読み出されたときの第１ビット線の電位と，第１メモリセルから格納情報”０”が読み出されたときの第１ビット線の電位との中間値（平均値）に一致する。したがって，第１メモリセルの格納情報は正確に外部に出力される。
【００２６】
さらに，第６工程の後には，第１ダミーメモリセルが有する強誘電体キャパシタが第２方向に分極するように，第１ダミーメモリセルに対して所定の情報を書き込む第７工程と，第２ダミーメモリセルが有する強誘電体キャパシタが第１方向に分極するように，第２ダミーメモリセルに対して所定の情報を書き込む第８工程を実施することが好ましい（請求項４）。これらの工程を実施することによって，第１ダミーメモリセルが備える強誘電体キャパシタと第２ダミーメモリセルが備える強誘電体キャパシタの分極方向が初期状態から反転することになり，結果として強誘電体キャパシタにおけるインプリント現象の発生が防止される。
【００２７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体メモリおよびその駆動方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２８】
［第１の実施の形態］
本発明の第１の実施の形態にかかる強誘電体メモリのメモリセルアレイの構成を図１に示す。
【００２９】
メモリセルアレイは第１領域ａ１と第２領域ａ２を有しており，各領域は複数のセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路構成が対象となるようにレイアウトされている。第１領域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，・・・，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，・・・，および短絡部ｓ１ａ，ｓ１ｂ，・・・が備えられている。第２領域ａ２には，複数のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２，・・・，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，・・・，および短絡部ｓ２ａ，ｓ２ｂ，・・・が備えられている。
【００３０】
各メモリセルおよび各ダミーメモリセルは，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）Ｔｒと強誘電体キャパシタＣから構成されている。
【００３１】
センスアンプＳＡｎ−１の第１端子にはビット線ＢＬ１ｎ−１が接続されており，第２端子にはビット線ＢＬ２ｎ−１が接続されている。同様に，センスアンプＳＡｎにはビット線ＢＬ１ｎとビット線ＢＬ２ｎが接続されており，センスアンプＳＡｎ＋１にはビット線ＢＬ１ｎ＋１とビット線ＢＬ２ｎ＋１が接続されており，センスアンプＳＡｎ＋２にはビット線ＢＬ１ｎ＋２とビット線ＢＬ２ｎ＋２が接続されている。そして，ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２，・・・は，第１領域ａ１側に配置されており，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２，・・・は，第２領域ａ２側に配置されている。
【００３２】
さらに，第１領域ａ１には，ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２に直交するようにワード線ＷＬ１ｎ，プレート線ＰＬ１ｎ，ダミーワード線ＤＷＬ１１，ＤＷＬ１２，ダミープレート線ＤＰＬ１１，ＤＰＬ１２，および短絡部制御線ＳＷＬ１が配置されている。第２領域ａ２には，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２に直交するようにワード線ＷＬ２ｎ，プレート線ＰＬ２ｎ，ダミーワード線ＤＷＬ２１，ＤＷＬ２２，ダミープレート線ＤＰＬ２１，ＤＰＬ２２，および短絡部制御線ＳＷＬ２が配置されている。
【００３３】
まず，第１領域ａ１の回路構成要素の接続内容を説明する。
【００３４】
ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２とワード線ＷＬ１ｎが交差する位置にはそれぞれメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２が配置されている。例えば，ビット線ＢＬ１ｎとワード線ＷＬ１ｎの交差位置にはメモリセルＭＣ１ｎが配置されており，このメモリセルＭＣ１ｎを構成するＮトランジスタＴｒのゲートはワード線ＷＬ１ｎに，ソース（ドレイン）はビット線ＢＬ１ｎに，ドレイン（ソース）はメモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。メモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの第２端子はプレート線ＰＬ１ｎに接続されており，他のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの第２端子もプレート線ＰＬ１ｎに共通接続されている。
【００３５】
ビット線ＢＬ１ｎ−１，ＢＬ１ｎ＋１とダミーワード線ＤＷＬ１１が交差する位置にはそれぞれダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ＋１が配置されており，ビット線ＢＬ１ｎ，ＢＬ１ｎ＋２とダミーワード線ＤＷＬ１２が交差する位置にはそれぞれダミーメモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２が配置されている。例えば，ビット線ＢＬ１ｎ−１とダミーワード線ＤＷＬ１１の交差位置にはダミーメモリセルＤＭＣ１ｎ−１が配置されており，このダミーメモリセルＤＭＣ１ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ１１に，ソース（ドレイン）はビット線ＢＬ１ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ１ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続されている。また，ビット線ＢＬ１ｎとダミーワード線ＤＷＬ１２の交差位置にはダミーメモリセルＤＭＣ１ｎが配置されており，このダミーメモリセルＤＭＣ１ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ１２に，ソース（ドレイン）はビット線ＢＬ１ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。各ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ＋１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ１１に共通接続され，各ダミーメモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ１２に共通接続されている。
【００３６】
短絡部ｓ１ａ，ｓ１ｂは，短絡部制御線ＳＷＬ１に接続されており，ここに伝送される短絡部制御信号ＳＷ１がアサート（Ｈレベル）されると共にオン状態となる。短絡部ｓ１ａは，ビット線ＢＬ１ｎ−１とその隣に位置するビット線ＢＬ１ｎに接続されており，オン状態のときこれらを短絡させる。短絡部ｓ１ｂは，ビット線ＢＬ１ｎ＋１とその隣に位置するビット線ＢＬ１ｎ＋２に接続されており，オン状態のときこれらを短絡させる。
【００３７】
次に，第２領域ａ２の構成要素の接続内容を説明する。なお上述のように第２領域ａ２に属する回路要素は，第１領域ａ１に属する回路要素と同様に配置されている。
【００３８】
ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２とワード線ＷＬ２ｎが交差する位置にはそれぞれメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２が配置されている。例えば，ビット線ＢＬ２ｎとワード線ＷＬ２ｎの交差位置にはメモリセルＭＣ２ｎが配置されており，このメモリセルＭＣ２ｎを構成するＮトランジスタＴｒのゲートはワード線ＷＬ２ｎに，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はメモリセルＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。メモリセルＭＣ２ｎを構成する強誘電体キャパシタＣの第２端子はプレート線ＰＬ２ｎに接続されており，他のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの第２端子もプレート線ＰＬ２ｎに共通接続されている。
【００３９】
ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１とダミーワード線ＤＷＬ２１が交差する位置にはそれぞれダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１が配置されており，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２とダミーワード線ＤＷＬ２２が交差する位置にはそれぞれダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２が配置されている。例えば，ビット線ＢＬ２ｎ−１とダミーワード線ＤＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−１が配置されており，このダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２１に，ソース（ドレイン）はビット線ＢＬ２ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続されている。また，ビット線ＢＬ２ｎとダミーワード線ＤＷＬ２２の交差位置にはダミーメモリセルＤＭＣ２ｎが配置されており，このダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２２に，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。各ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２１に共通接続され，各ダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２２に共通接続されている。
【００４０】
短絡部ｓ２ａ，ｓ２ｂは，短絡部制御線ＳＷＬ２に接続されており，ここに伝送される短絡部制御信号ＳＷ２がアサート（Ｈレベル）されると共にオン状態となる。短絡部ｓ２ａは，ビット線ＢＬ２ｎ−１とその隣に位置するビット線ＢＬ２ｎに接続されており，オン状態のときこれらを短絡させる。短絡部ｓ２ｂは，ビット線ＢＬ２ｎ＋１とその隣に位置するビット線ＢＬ２ｎ＋２に接続されており，オン状態のときこれらを短絡させる。
【００４１】
なお，第１領域ａ１と第２領域ａ２にはそれぞれワード線ＷＬ１ｎ，ＷＬ２ｎ以外にも複数のワード線が備えられており，各ワード線にはワード線ＷＬ１ｎ，ＷＬ２ｎと同様に複数のメモリセルが接続されている（図示せず）。
【００４２】
以上のように構成された強誘電体メモリのデータ読み出し動作を図２を用いて説明する。ここでは第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出す場合に即して説明する。
【００４３】
まず，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２および第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を０Ｖにプリチャージして，その後フローティング状態とする。
【００４４】
＜時刻ｔ１＞
第１領域ａ１に属するワード線ＷＬ１ｎと第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００４５】
＜時刻ｔ２＞
第１領域ａ１に属するプレート線ＰＬ１ｎと第２領域ａ２に属するダミープレート線ＤＰＬ２１，ＤＰＬ２２をＨレベルとする。この時点で，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態，すなわち格納されている情報に応じた電位が生じる。一方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの分極状態に応じた電位が生じる。
【００４６】
ところで，第１領域ａ１において，短絡部ｓ１ａによって短絡されるビット線ＢＬ１ｎ−１とビット線ＢＬ１ｎそれぞれに接続されているダミーメモリセルＤＭＣ１ｎ−１とダミーメモリセルＤＭＣ１ｎには，あらかじめ相違する情報が書き込まれている。つまり，ダミーメモリセルＤＭＣ１ｎ−１とダミーメモリセルＤＭＣ１ｎそれぞれが備える強誘電体キャパシタＣは，図１中の矢印で示すように反対方向に分極している。
【００４７】
同様に，第１領域ａ１において，短絡部ｓ１ｂによって短絡されるビット線ＢＬ１ｎ＋１とビット線ＢＬ１ｎ＋２それぞれに接続されているダミーメモリセルＤＭＣ１ｎ＋１とダミーメモリセルＤＭＣ１ｎ＋２には，あらかじめ相違する情報が書き込まれている。つまり，ダミーメモリセルＤＭＣ１ｎ＋１とダミーメモリセルＤＭＣ１ｎ＋２それぞれが備える強誘電体キャパシタＣは，図１中の矢印で示すように反対方向に分極している。
【００４８】
第２領域ａ２においても同様に，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が書き込まれており，ダミーメモリセルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には相違する情報が書き込まれている。
【００４９】
＜時刻ｔ３＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。さらに短絡部制御信号ＳＷ２をアサートして短絡部制御線ＳＷＬ２をＨレベルとする。これによって，第２領域ａ２に属する短絡部ｓ２ａがオン状態となり，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位となるとともに，短絡部ｓ２ｂがオン状態となり，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位となる。
【００５０】
＜時刻ｔ４＞
短絡部制御信号ＳＷ２をネゲートして短絡部制御線ＳＷＬ２をＬレベルとする。これによって，時刻ｔ３において短絡されたビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが開放され，同じく時刻ｔ３において短絡されたビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が開放される。さらにダミープレート線ＤＰＬ２１，ＤＰＬ２２をＬレベルとする。
【００５１】
＜時刻ｔ５＞
センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を活性化する。これらセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２はそれぞれ，第１領域ａ１のビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２と第２領域ａ２のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２の電位を比較し増幅する。このとき，第２領域ａ２のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２の電位が参照電位Ｖｒｅｆとして各センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に参照される。そして，各ビット線にはＨレベル電位またはＬレベル電位が誘起される。各ビット線に誘起されたＨレベル電位およびＬレベル電位は，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から読み出された格納情報として，データ線（図示せず）に転送される。
【００５２】
＜時刻ｔ６＞
第１領域ａ１に属するプレート線ＰＬ１ｎをＬレベルとする。
【００５３】
＜時刻ｔ７＞
第１領域ａ１に属するワード線ＷＬ１ｎをＬレベルとする。
【００５４】
＜時刻ｔ８＞
センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を不活性状態に戻す。この時点で各メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２に格納データが復元される。
【００５５】
ここまでの動作によりメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出しが完了する。その後，このデータ読み出し動作において参照電位Ｖｒｅｆの発生源として用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２についての格納データの復元を行う。
【００５６】
＜時刻ｔ９＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００５７】
＜時刻ｔ１０＞
第２領域ａ２に属するダミープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとする（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は，図１の矢印に示した状態（初期状態）に戻される。この時点でのダミーメモリセルＤＭＣ２ｎ−１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎの強誘電体キャパシタＣの分極方向は反対であり，ダミーメモリセルＤＭＣ２ｎ＋１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎ＋２の強誘電体キャパシタＣの分極方向は反対である。
【００５８】
＜時刻ｔ１１＞
ダミープレート線ＤＰＬ２ｎをＬレベルとし，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＬレベルとする。
【００５９】
＜時刻ｔ１２＞
ダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。
【００６０】
以上が第１の実施の形態にかかる強誘電体メモリのデータ読み出し動作である。この強誘電体メモリは，１Ｔ／１Ｃタイプであるにも関わらず安定的なデータ読み出し動作が可能である。次に，その仕組みについて説明する。
【００６１】
図３は，各メモリセル（ダミーメモリセルを含む）を構成する強誘電体キャパシタの電圧−電荷特性を示している。横軸は強誘電体キャパシタへの印加電圧であり縦軸はチャージされた電荷量を示している。また，ＶａとＶｂは，格納データが読み出される選択メモリセル（ここではメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２）によって誘起される選択メモリセル領域（ここでは第１領域ａ１）側のビット線（ここではビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２）の電位を示している。
【００６２】
上述のように第１の実施の形態にかかる強誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞれ略同一に構成された回路を備えており，さらに各領域の構成要素，すなわちビット線，メモリセル，ダミーメモリセル等もすべて略同一のサイズで形成されている。ビット線について言えば各領域間でビット線容量が等しく，メモリセルおよびダミーメモリセルについて言えば各領域間で強誘電体キャパシタの容量が等しい。したがって，時刻ｔ２において，参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起されることになる。
【００６３】
ところで，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，時刻ｔ２においてビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。同様に，ダミーメモリセルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には相違する情報が格納されているため，時刻ｔ２においてビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。
【００６４】
続く時刻ｔ３において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，短絡部ｓ２ａによって短絡されるが，これらのビット線は同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となる。同様に，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２の電位Ｖａｖｅも（Ｖａ＋Ｖｂ）／２となる。この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に与えられる参照電位Ｖｒｅｆとして最適である。したがって，第１の実施の形態にかかる強誘電体メモリおよびその駆動方法によれば，１Ｔ／１Ｃタイプでありながらデータ読み出しについて高い信頼性を得ることができる。しかも，予め参照電位Ｖｒｅｆの値を設定する必要がないため，設計および製造が容易化されることになる。
【００６５】
以上，第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出す場合に即して本実施の形態にかかる強誘電体メモリの動作を説明したが，第２領域ａ２に属するメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２から格納データを読み出す場合も同様に動作する。このとき，第１領域ａ１に属するダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２が参照電位Ｖｒｅｆの発生源として利用される。
【００６６】
ここで，隣り合うビット線を短絡する短絡部ｓ１ａ，ｓ１ｂ，ｓ２ａ，ｓ２ｂのオン（短絡）タイミングについて説明する。
【００６７】
図２を用いて説明したデータ読み出し動作では，まず時刻ｔ１，ｔ２において，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２によって各ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を電位Ｖａまたは電位Ｖｂに調整している。そして，時刻ｔ３において短絡部制御線ＳＷＬ２をＨレベルとして，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２をそれぞれ短絡している（方法１）。
【００６８】
これとは別に，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２をそれぞれ短絡した後，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２によって短絡されたビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎの電位，並びに，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２の電位を調整することも可能である（方法２）。
【００６９】
ただし，方法１を採用した場合，参照電位発生領域のビット線の電位は正確に電位Ｖａと電位Ｖｂとの中間値に調整されるのに対して，方法２を採用した場合，必ずしも中間値に調整されるとは限らない。つまり，方法１を採用することによってデータ読み出し精度がより高まることになる。なお，方法２に基づくデータ読み出し動作は，上述の特開平７−９３９７８号公報の図２２に示されている。
【００７０】
ここで式を用いて方法１と方法２によって得られるビット線電位の違いを説明する。
【００７１】
第１のダミーメモリセル（例えば，ダミーメモリセルＤＭＣ２ｎ−１）の強誘電体キャパシタの容量をＣｆとし，第２のダミーメモリセル（例えば，ダミーメモリセルＤＭＣ２ｎ）の強誘電体キャパシタの容量をＣｆ’とする。なお，第１のダミーメモリセルが備える強誘電体キャパシタの分極方向と第２のダミーメモリセルが備える強誘電体キャパシタの分極方向は相違しており，この分極方向の違いを２つの線形な容量で表している。
【００７２】
方法１の場合，第１のダミーメモリセルが接続されている第１のビット線（例えば，ビット線ＢＬ２ｎ−１）と第２のビット線（例えば，ビット線ＢＬ２ｎ）は，開放状態のままそれぞれ第１のダミーメモリセル，第２のダミーメモリセルによって電位が調整される。
【００７３】
短絡前の第１のビット線の電位Ｖｂｌと第２のビット線の電位Ｖｂｌ’は次のように表される。なお，Ｖｐｌはプレート線の電位である。
【００７４】
Vbl=Cf*Vpl/(Cf+Cb)
Vbl'=Cf'*Vpl/(Cf'+Cb)
【００７５】
第１のビット線と第２のビット線を短絡させると，両ビット線の電位は，
【００７６】
1/2*V*((Cf/(Cf+Cb)+Cf'/(Cf'+Cb))...(1)
【００７７】
となる。そして，これは（Ｖａ＋Ｖｂ）／２に一致する。
【００７８】
一方，方法２の場合，短絡されている第１のビット線と第２のビット線の電位を第１のダミーメモリセルと第２のダミーメモリセルによって調整することになる。各ダミーメモリセルが備える強誘電体キャパシタの合成容量はＣｆ＋Ｃｆ’であり，第１のビット線と第２のビット線の合成容量は２＊Ｃｂである。したがって，短絡された両ビット線の電位は，
【００７９】
(Cf+Cf')*V/(Cf+Cf'+2*Cb)...(2)
【００８０】
となる。この式（２）は，式（１）と異なる。したがって，方式２を採用した場合，第１のビット線の電位と第２のビット線の電位は，電位Ｖａと電位Ｖｂの中間値（Ｖａ＋Ｖｂ）／２とはならない。
【００８１】
さらに，第１の実施の形態にかかる強誘電体メモリは，次の利点を有する。この強誘電体メモリのメモリセルアレイには，選択メモリセル領域（ここでは第１領域ａ１）と参照電位発生領域（ここでは第２領域ａ２）がセンスアンプの両サイドに配置されているという特徴がある。この構成によれば，選択メモリセル領域側に属する選択メモリセルからビット線へデータを読み出す動作と，参照電位発生領域におけるダミーメモリセルからビット線へデータを読み出す動作を同時進行させることが可能となる。したがって，データの読み出し時間を短縮させることが可能となる。
【００８２】
また，第１の実施の形態にかかる強誘電体メモリのメモリセルアレイにおいて，一の短絡部によって短絡される２本のビット線は，隣り合うようにして配置されている。したがって，短絡部を２本のビット線の間に配置することが可能となる。この結果，回路構成が単純化され，メモリの製造における歩留まり向上にも繋がる。
【００８３】
［第２の実施の形態］
上で説明したように，本発明の実施の形態にかかる強誘電体メモリのデータ読み出し動作によれば，その最終段階において，参照電位Ｖｒｅｆの発生源として用いられたダミーメモリセルに対するデータの再書き込みが行われる。
【００８４】
第１の実施の形態にかかる強誘電体メモリのデータ読み出し動作においては，データ読み出し動作毎に，各ダミーメモリセルに予め格納されていたデータと同じデータが各ダミーメモリセルに対して書き込まれる。この動作を具体的説明する。
【００８５】
予め第２領域ａ２に属する各ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２の強誘電体キャパシタＣをそれぞれ↓↑↓↑方向に分極させておく。そして，これらのダミーメモリセルを参照電位Ｖｒｅｆの発生源として用いて第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出した後，時刻ｔ９以降において，各ダミーメモリセルが備える強誘電体キャパシタＣをそれぞれ再度↓↑↓↑方向に分極させる。
【００８６】
このように，第１の実施の形態にかかる強誘電体キャパシタのデータ読み出し動作によれば，各ダミーメモリセルが備える強誘電体キャパシタＣは，データ読み出し動作が行われる毎に同じ方向に分極することになる。
【００８７】
これに対して，参照電位Ｖｒｅｆの発生源として用いられたダミーメモリセルが備える強誘電体キャパシタの分極方向を，データ読み出し動作の最終段階で毎回反転させるようにしてもよい。以下，この方法を採用した場合の強誘電体メモリの動作を図４を用いて説明する。なお，ここでは第１の実施の形態と同様に，第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出す場合に即して説明する。
【００８８】
＜時刻ｔ１〜ｔ８＞
図４に示すように，時刻ｔ１から時刻ｔ８までに行われるメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出し動作および各メモリセルのデータ復元動作は，図２を用いて説明したデータ読み出し動作と同様である。
【００８９】
時刻ｔ８までの動作によって，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出しが完了する。その後，このデータ読み出し動作に用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２について，格納データの再書き込み動作が行われる。ただしここでは，このデータ読み出し動作が開始される時点での各ダミーメモリセルに格納されていたデータが再度書き込まれるのではなく，それぞれ逆論理のデータが書き込まれる。次に，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２に対するデータ再書き込み動作を説明する。
【００９０】
＜時刻ｔ９＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００９１】
＜時刻ｔ１０＞
第２領域ａ２に属するダミープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレート線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は，図１に示した矢印の逆となる。なお，この時点でのダミーメモリセルＤＭＣ２ｎ−１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎの強誘電体キャパシタＣの分極方向は反対であり，ダミーメモリセルＤＭＣ２ｎ＋１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎ＋２の強誘電体キャパシタＣの分極方向は反対であり，この点については，図２を用いて説明したデータ書き込み動作と同じである。
【００９２】
このように，第２の実施の形態にかかるデータ読み出し動作によれば，時刻ｔ１０に参照電位発生領域（ここでは第２領域ａ２）において，電位レベルが遷移するダミープレート線とビット線については，データ読み出し動作毎に変化する。具体的な動作は以下の通りである。
【００９３】
あるデータ読み出し動作の時刻ｔ１０において，第２領域ａ２に属するダミープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとして（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持），ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向を図１に示すように↓↑↓↑とした場合を考える。
【００９４】
その後，参照電位Ｖｒｅｆの発生源としてダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を用いたデータ読み出し動作が行われたとき，その時刻ｔ１０において，今度はダミープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレート線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は反転し，↑↓↑↓となる。以後同様にデータ読み出し動作毎にダミーメモリセルの強誘電体キャパシタの分極方向を反転させていく。
【００９５】
＜時刻ｔ１１＞
ダミープレート線ＤＰＬ１ｎ（またはダミープレート線ＤＰＬ２ｎ）をＬレベルとし，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２（またはビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１）をＬレベルとする。
【００９６】
＜時刻ｔ１２＞
ダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。
【００９７】
以上が第２の実施の形態にかかる強誘電体メモリのデータ読み出し動作である。このデータ読み出し動作によれば，第１の実施の形態にかかるデータ読み出し動作と同様にデータを安定的に読み出すことが可能となる。
【００９８】
ところで，強誘電体キャパシタに対して一方向のみの電圧が繰り返し印加されると，強誘電体のヒステリシス特性が悪化する「インプリント現象」が発生し，誤ったデータが読み出される可能性が高まる。この点，第２の実施の形態にかかるデータ読み出し動作によれば，データ読み出し動作を繰り返す毎にダミーメモリセルが有する強誘電体キャパシタの分極方向が反転するため，インプリント現象の発生が防止される。したがって，強誘電体メモリの信頼性がさらに向上することになる。
【００９９】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１００】
【発明の効果】
以上説明したように，本発明にかかる半導体メモリおよびその駆動方法によれば，強誘電体キャパシタを有するメモリセルから成るメモリセルアレイを１Ｔ／１Ｃタイプで構成しつつ精度の高いデータ読み出し動作を保証することが可能となる。しかも，予め参照電位の値を設定する必要がないため，半導体メモリの設計および製造が容易化される。さらに本発明にかかる半導体メモリの駆動方法によれば，インプリント現象の発生が防止される。したがって，半導体メモリの信頼性がさらに向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２】図１の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図３】強誘電体キャパシタの電圧−電荷特性を示す特性曲線図である。
【図４】本発明の第２の実施の形態にかかる強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図５】一般的な強誘電体メモリのメモリセル構成を示す回路図である。
【符号の説明】
ａ１：第１領域
ａ２：第２領域
ＢＬ１ｎ，ＢＬ２ｎ：ビット線
ＤＭＣ１ｎ，ＤＭＣ２ｎ：ダミーメモリセル
ＤＰＬ１１，ＤＰＬ２１：ダミープレート線
ＤＷＬ１１，ＤＷＬ２１：ダミーワード線
ＭＣ１ｎ，ＭＣ２ｎ：メモリセル
ＰＬ１ｎ，ＰＬ２ｎ：プレート線
ｓ１ａ，ｓ２ａ：短絡部
ＳＡｎ：センスアンプ
ＳＷＬ１，ＳＷＬ２：短絡部制御線
ＷＬ１ｎ，ＷＬ２ｎ：ワード線
【発明の属する技術分野】
本発明は，半導体メモリおよび半導体メモリの駆動方法にかかり，特に強誘電体キャパシタを有する半導体メモリおよびその駆動方法に関するものである。
【０００２】
【従来の技術】
近年，強誘電体をキャパシタ誘電体膜として用いたメモリ（以下，「強誘電体メモリ」という）への関心が非常に高くなっている。強誘電体メモリは，強誘電体の自発分極を利用して情報を記憶するものである。強誘電体キャパシタに一旦電圧を印加して分極の方向を一方向にそろえると，その後，電力の供給がなくとも分極が残留し（これを「残留分極」という），記憶された情報は保持される。このような特徴を有する強誘電体メモリは，不揮発性メモリとしての利用が可能である。
【０００３】
さらに，ＤＲＡＭなどの一般的な不揮発性メモリは，データの書き込みに１０Ｖ以上の電圧を必要とするのに対して，強誘電体メモリによれば，数ボルトで強誘電体キャパシタの分極方向を反転させてデータを書き込むことが可能となる。また，一般的な不揮発性メモリのデータ書き込み時間はマイクロ秒オーダであるのに対して，強誘電体メモリの分極反転時間はナノ秒オーダである。このように強誘電体メモリは，低電圧・高速動作が可能な次世代の不揮発性メモリとして多くの期待を集めている。
【０００４】
現在，ＭＯＳトランジスタ（選択トランジスタ）と強誘電体キャパシタから構成された複数のメモリセルを有する強誘電体メモリが主として研究開発の対象となっている。この強誘電体メモリのメモリセルの構成および動作を図５を用いて説明する。
【０００５】
メモリセルＭＣに対してデータを書き込む場合，ワード線ＷＬをアサートして選択トランジスタＴｒをオン状態とする。そして，ビット線ＢＬに０Ｖを印加し，プレート線ＰＬに正の電圧を印加する。これによって，強誘電体キャパシタＣの分極が↑方向にそろい，これが例えば”１”の情報としてメモリセル１に記憶される。逆にビット線ＢＬに正の電圧を印加し，プレート線ＰＬに０Ｖを印加した場合には，強誘電体キャパシタＣの分極が↓方向にそろい，これが例えば”０”の情報としてメモリセル１に記憶される。
【０００６】
メモリセルＭＣから情報を読み出す場合には，ビット線ＢＬを０Ｖにプリチャージしてプレート線ＰＬに正の電圧を印加する。強誘電体キャパシタＣが↓方向に分極（情報”０”を保持）してた場合，分極方向が反転するのに対して，強誘電体キャパシタＣが↑方向に分極（情報”１”を保持）していた場合，分極方向は反転しない。ビット線ＢＬの電位は，強誘電体キャパシタＣのこの分極状態に応じて変化する。したがって，ビット線ＢＬの電位の変化量をビット線ＢＬに接続されたセンスアンプＳＡによって検出増幅することによって，メモリセルＭＣに格納されている情報が読み出されることになる。
【０００７】
センスアンプＳＡは，参照電位Ｖｒｅｆを基準にしてビット線ＢＬの電位をＬレベル（例えば０Ｖ）またはＨレベル（例えば電源電位Ｖｃｃ）のいずれかにまで増幅する。
【０００８】
一般的に強誘電体メモリにはメモリセルＭＣと反対の情報が格納されるダミーメモリセル（図示せず）が備えられており，このダミーメモリセルからセンスアンプＳＡに対して参照電位Ｖｒｅｆが与えられる。この場合，一つの情報は相補のデータが格納される２つのメモリセル（メモリセルとダミーメモリセル）によって記憶されることになる。このメモリ構成は２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）タイプと呼ばれている。
【０００９】
一方，ＤＲＡＭのメモリ構成としては，１つの情報を１つのメモリセルによって記憶する１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）タイプが採用されている。１Ｔ／１Ｃタイプのメモリによれば，２Ｔ／２Ｃタイプに比べてメモリセルアレイのレイアウト面積が縮小されるため，メモリの大容量化も容易となる。
【００１０】
１Ｔ／１Ｃタイプのメモリアレイを有する従来の強誘電体メモリは，例えば特開平７−９３９７８号公報に開示されている。本公報の図１８（ａ）および図２１は，従来の強誘電体メモリの回路構成を示しており，図１８（ｂ）および図２２はそのデータ読み出し動作を示している。
【００１１】
【発明が解決しようとする課題】
このように１Ｔ／１Ｃタイプには構造上の利点があるにも関わらず，以下の理由から強誘電体メモリへの採用が進んでいない。
【００１２】
１Ｔ／１Ｃタイプのメモリの場合，参照電位Ｖｒｅｆを生成するための回路が別途必要となる。そして，強誘電体メモリではこの回路構成がＤＲＡＭに比して複雑になる。
【００１３】
ＤＲＡＭの場合，ビット線を電源電圧Ｖｃｃの１／２に設定し，プレート線を電源電圧Ｖｃｃまたは０Ｖに設定してメモリセルにデータを書き込んだ後，そのデータを読み出すためには，ビット線を１／２Ｖｃｃにプリチャージし，ワード線を活性化すればよい。ビット線に誘起される電位は，メモリセルに格納されているデータに応じて，１／２Ｖｃｃより高いか低いかのいずれかとなる。つまり，参照電位Ｖｒｅｆとして１／２Ｖｃｃを採用すれば正確に格納データを読み出すことができる。
【００１４】
強誘電体メモリの場合も同様にデータ読み出し動作中のビット線電位は読み出されるデータに応じて異なる。ただし，ビット線電位の絶対値は強誘電体キャパシタの特性ばらつきによっても異なるため，設計段階でその値を見極めることは容易ではない。このため，データ読み出し動作中にビット線に誘起される２つの電位の中間値，すなわち情報”０”を読み出す場合のビット線電位と情報”１”を読み出す場合のビット線電位の平均値に調整された参照電位Ｖｒｅｆを発生させることは極めて困難であった。参照電位Ｖｒｅｆが，ビット線に誘起される２つの電位の中間値に正確に調整されていなければ，格納されている情報が誤って読み出される可能性もある。
【００１５】
以上のように，従来，強誘電体メモリに対して１Ｔ／１Ｃタイプのメモリアレイ構成を採用した場合，読み出されるデータの信頼性が低下してしまうため，大容量化に不利な２Ｔ／２Ｃタイプのメモリ構成を採用せざるを得なかった。
【００１６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，正確に格納情報を読み出すことが可能な１Ｔ／１Ｃタイプの強誘電体メモリおよびその駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１端子と第２端子を備え，第１端子の電位と第２端子の電位を比較し，当該比較結果に応じて，第１端子および第２端子それぞれに対して増幅された電圧を出力する第１センスアンプと，第３端子と第４端子を備え，第３端子の電位と第４端子の電位を比較し，当該比較結果に応じて，第３端子および第４端子それぞれに対して増幅された電圧を出力する第２センスアンプと，第１端子に接続された第１ビット線と，第２端子に接続された第２ビット線と，第３端子に接続された第３ビット線と，第４端子に接続された第４ビット線と，第１ビット線に接続され，強誘電体キャパシタを有する第１メモリセルと，第２ビット線に接続され，第１方向に分極した強誘電体キャパシタを有する第１ダミーメモリセルと，第３ビット線に接続され，強誘電体キャパシタを有する第２メモリセルと，第４ビット線に接続され，第１方向と反対の第２方向に分極した強誘電体キャパシタを有する第２ダミーメモリセルと，第２ビット線と第４ビット線を短絡させることが可能な第１短絡手段とを備えたことを特徴とする，半導体メモリが提供される。そして，第１ビット線および第３ビット線は第１領域に属し，第２ビット線および第４ビット線は第１領域に重ならない第２領域に属することが好ましい（請求項１）。
【００１８】
本発明にかかる半導体メモリにおいて，第１メモリセルと第２メモリセルはそれぞれ，半導体メモリが記憶するデータの１ビット分を格納するために用いられる。一方，第１ダミーメモリセルと第２ダミーメモリセルは，第１メモリセルと第２メモリセルとは異なり，それぞれの強誘電体キャパシタが必ず反対方向に分極するように動作する。つまり，第１ダミーメモリセルが例えば情報”０”を格納しているのであれば，第２ダミーメモリセルは必ず情報”１”を格納する。この条件下では，第１ダミーメモリセルから格納情報を読み出すことによって，第２ビット線に情報”０”に応じた電位が誘起され，第２ダミーメモリセルから格納情報を読み出すことによって，第４ビット線に情報”１”に応じた電位が誘起される。
【００１９】
第１ダミーメモリセルから第２ビット線に対して格納情報が読み出され，第２ダミーメモリセルから第４ビット線に対して格納情報が読み出されたところで，第１短絡手段によって第２ビット線と第４ビット線を短絡すれば，両方のビット線の電位は，短絡前の各ビット線の電位の中間値（平均値）となる。
【００２０】
そして，第１メモリセル，第２メモリセル，第１ダミーメモリセル，および第２ダミーメモリセルを略同一のサイズに形成すれば，短絡された第２ビット線と第４ビット線の電位は，第１メモリセル（あるいは第２メモリセル）から格納情報”１”が読み出されたときの第１ビット線（あるいは第３ビット線）の電位と，第１メモリセル（あるいは第２メモリセル）から格納情報”０”が読み出されたときの第１ビット線（あるいは第３ビット線）の電位との中間値（平均値）に一致する。
【００２１】
短絡されている第２ビット線と第４ビット線を開放した後，第１センスアンプによって，第２ビット線（第２端子）の電位と，第１メモリセルから格納情報を読み出すことによって変化した第１ビット線（第１端子）の電位を増幅すれば，第１メモリセルの格納情報は正確に外部に出力される。同様に，第２センスアンプによって，第４ビット線（第４端子）の電位と，第２メモリセルから格納情報を読み出すことによって変化した第３ビット線（第３端子）の電位を増幅すれば，第２メモリセルの格納情報は正確に外部に出力される。なお，この場合，第２端子および第４端子の電位が参照電位となる。
【００２２】
本発明によれば，第１ビット線および第３ビット線は第１領域に属し，第２ビット線および第４ビット線は第１領域に重ならない第２領域に属する。かかる構成によれば，第１ビット線と第３ビット線との間に他のビット線が配置されること，および，第２ビット線と第４ビット線との間に他のビット線が配置されことが防止される。したがって，これらのビット線を短絡する第１短絡手段および第２短絡手段の配置も容易となる。
【００２３】
さらに，第１ビット線に接続され，第３方向に分極した強誘電体キャパシタを有する第３ダミーメモリセルと，第２ビット線に接続され，強誘電体キャパシタを有する第３メモリセルと，第３ビット線に接続され，第３方向と反対の第４方向に分極した強誘電体キャパシタを有する第４ダミーメモリセルと，第４ビット線に接続され，強誘電体キャパシタを有する第４メモリセルと，第１ビット線と第３ビット線を短絡させることが可能な第２短絡手段とを備えることも可能である（請求項２）。かかる構成によれば，第１メモリセルと第２メモリセルから高い精度で格納情報を読み出すことが可能となるとともに，第３メモリセルと第４メモリセルからも高い精度で格納情報を読み出すことが可能となる。この場合，第３ダミーメモリセルと第４ダミーメモリセルが参照電位の発生源として機能する。
【００２４】
本発明の第２の観点によれば，第１メモリセルに格納されている情報を読み出して，第１ビット線に第１電位を誘起する第１工程と，第１方向に分極した強誘電体キャパシタを有する第１ダミーメモリセルから格納されている情報を読み出して，第２ビット線に第２電位を誘起する第２工程と，第１方向と反対の第２方向に分極した強誘電体キャパシタを有する第２ダミーメモリセルから格納されている情報を読み出して，第４ビット線に第４電位を誘起する第３工程と，前記第３の工程の後に第２ビット線と第４ビット線を第１短絡手段によって短絡する第４工程と，短絡している第２ビット線と第４ビット線を開放する第５工程と，第１センスアンプを活性化し，第１ビット線の電位と第２ビット線の電位を比較し，当該比較結果に応じて第１ビット線および第２ビット線それぞれに対して増幅された電圧を出力する第６工程とを含むことを特徴とする，半導体メモリの駆動方法が提供される（請求項３）。
【００２５】
第１メモリセル，第１ダミーメモリセル，および第２ダミーメモリセルを略同一のサイズに形成することによって，短絡された第２ビット線と第４ビット線の電位は，第１メモリセルから格納情報”１”が読み出されたときの第１ビット線の電位と，第１メモリセルから格納情報”０”が読み出されたときの第１ビット線の電位との中間値（平均値）に一致する。したがって，第１メモリセルの格納情報は正確に外部に出力される。
【００２６】
さらに，第６工程の後には，第１ダミーメモリセルが有する強誘電体キャパシタが第２方向に分極するように，第１ダミーメモリセルに対して所定の情報を書き込む第７工程と，第２ダミーメモリセルが有する強誘電体キャパシタが第１方向に分極するように，第２ダミーメモリセルに対して所定の情報を書き込む第８工程を実施することが好ましい（請求項４）。これらの工程を実施することによって，第１ダミーメモリセルが備える強誘電体キャパシタと第２ダミーメモリセルが備える強誘電体キャパシタの分極方向が初期状態から反転することになり，結果として強誘電体キャパシタにおけるインプリント現象の発生が防止される。
【００２７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体メモリおよびその駆動方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２８】
［第１の実施の形態］
本発明の第１の実施の形態にかかる強誘電体メモリのメモリセルアレイの構成を図１に示す。
【００２９】
メモリセルアレイは第１領域ａ１と第２領域ａ２を有しており，各領域は複数のセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路構成が対象となるようにレイアウトされている。第１領域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，・・・，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，・・・，および短絡部ｓ１ａ，ｓ１ｂ，・・・が備えられている。第２領域ａ２には，複数のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２，・・・，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，・・・，および短絡部ｓ２ａ，ｓ２ｂ，・・・が備えられている。
【００３０】
各メモリセルおよび各ダミーメモリセルは，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）Ｔｒと強誘電体キャパシタＣから構成されている。
【００３１】
センスアンプＳＡｎ−１の第１端子にはビット線ＢＬ１ｎ−１が接続されており，第２端子にはビット線ＢＬ２ｎ−１が接続されている。同様に，センスアンプＳＡｎにはビット線ＢＬ１ｎとビット線ＢＬ２ｎが接続されており，センスアンプＳＡｎ＋１にはビット線ＢＬ１ｎ＋１とビット線ＢＬ２ｎ＋１が接続されており，センスアンプＳＡｎ＋２にはビット線ＢＬ１ｎ＋２とビット線ＢＬ２ｎ＋２が接続されている。そして，ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２，・・・は，第１領域ａ１側に配置されており，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２，・・・は，第２領域ａ２側に配置されている。
【００３２】
さらに，第１領域ａ１には，ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２に直交するようにワード線ＷＬ１ｎ，プレート線ＰＬ１ｎ，ダミーワード線ＤＷＬ１１，ＤＷＬ１２，ダミープレート線ＤＰＬ１１，ＤＰＬ１２，および短絡部制御線ＳＷＬ１が配置されている。第２領域ａ２には，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２に直交するようにワード線ＷＬ２ｎ，プレート線ＰＬ２ｎ，ダミーワード線ＤＷＬ２１，ＤＷＬ２２，ダミープレート線ＤＰＬ２１，ＤＰＬ２２，および短絡部制御線ＳＷＬ２が配置されている。
【００３３】
まず，第１領域ａ１の回路構成要素の接続内容を説明する。
【００３４】
ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２とワード線ＷＬ１ｎが交差する位置にはそれぞれメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２が配置されている。例えば，ビット線ＢＬ１ｎとワード線ＷＬ１ｎの交差位置にはメモリセルＭＣ１ｎが配置されており，このメモリセルＭＣ１ｎを構成するＮトランジスタＴｒのゲートはワード線ＷＬ１ｎに，ソース（ドレイン）はビット線ＢＬ１ｎに，ドレイン（ソース）はメモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。メモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの第２端子はプレート線ＰＬ１ｎに接続されており，他のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの第２端子もプレート線ＰＬ１ｎに共通接続されている。
【００３５】
ビット線ＢＬ１ｎ−１，ＢＬ１ｎ＋１とダミーワード線ＤＷＬ１１が交差する位置にはそれぞれダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ＋１が配置されており，ビット線ＢＬ１ｎ，ＢＬ１ｎ＋２とダミーワード線ＤＷＬ１２が交差する位置にはそれぞれダミーメモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２が配置されている。例えば，ビット線ＢＬ１ｎ−１とダミーワード線ＤＷＬ１１の交差位置にはダミーメモリセルＤＭＣ１ｎ−１が配置されており，このダミーメモリセルＤＭＣ１ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ１１に，ソース（ドレイン）はビット線ＢＬ１ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ１ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続されている。また，ビット線ＢＬ１ｎとダミーワード線ＤＷＬ１２の交差位置にはダミーメモリセルＤＭＣ１ｎが配置されており，このダミーメモリセルＤＭＣ１ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ１２に，ソース（ドレイン）はビット線ＢＬ１ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。各ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ＋１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ１１に共通接続され，各ダミーメモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ１２に共通接続されている。
【００３６】
短絡部ｓ１ａ，ｓ１ｂは，短絡部制御線ＳＷＬ１に接続されており，ここに伝送される短絡部制御信号ＳＷ１がアサート（Ｈレベル）されると共にオン状態となる。短絡部ｓ１ａは，ビット線ＢＬ１ｎ−１とその隣に位置するビット線ＢＬ１ｎに接続されており，オン状態のときこれらを短絡させる。短絡部ｓ１ｂは，ビット線ＢＬ１ｎ＋１とその隣に位置するビット線ＢＬ１ｎ＋２に接続されており，オン状態のときこれらを短絡させる。
【００３７】
次に，第２領域ａ２の構成要素の接続内容を説明する。なお上述のように第２領域ａ２に属する回路要素は，第１領域ａ１に属する回路要素と同様に配置されている。
【００３８】
ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２とワード線ＷＬ２ｎが交差する位置にはそれぞれメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２が配置されている。例えば，ビット線ＢＬ２ｎとワード線ＷＬ２ｎの交差位置にはメモリセルＭＣ２ｎが配置されており，このメモリセルＭＣ２ｎを構成するＮトランジスタＴｒのゲートはワード線ＷＬ２ｎに，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はメモリセルＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。メモリセルＭＣ２ｎを構成する強誘電体キャパシタＣの第２端子はプレート線ＰＬ２ｎに接続されており，他のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの第２端子もプレート線ＰＬ２ｎに共通接続されている。
【００３９】
ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１とダミーワード線ＤＷＬ２１が交差する位置にはそれぞれダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１が配置されており，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２とダミーワード線ＤＷＬ２２が交差する位置にはそれぞれダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２が配置されている。例えば，ビット線ＢＬ２ｎ−１とダミーワード線ＤＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−１が配置されており，このダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２１に，ソース（ドレイン）はビット線ＢＬ２ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続されている。また，ビット線ＢＬ２ｎとダミーワード線ＤＷＬ２２の交差位置にはダミーメモリセルＤＭＣ２ｎが配置されており，このダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２２に，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。各ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２１に共通接続され，各ダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２２に共通接続されている。
【００４０】
短絡部ｓ２ａ，ｓ２ｂは，短絡部制御線ＳＷＬ２に接続されており，ここに伝送される短絡部制御信号ＳＷ２がアサート（Ｈレベル）されると共にオン状態となる。短絡部ｓ２ａは，ビット線ＢＬ２ｎ−１とその隣に位置するビット線ＢＬ２ｎに接続されており，オン状態のときこれらを短絡させる。短絡部ｓ２ｂは，ビット線ＢＬ２ｎ＋１とその隣に位置するビット線ＢＬ２ｎ＋２に接続されており，オン状態のときこれらを短絡させる。
【００４１】
なお，第１領域ａ１と第２領域ａ２にはそれぞれワード線ＷＬ１ｎ，ＷＬ２ｎ以外にも複数のワード線が備えられており，各ワード線にはワード線ＷＬ１ｎ，ＷＬ２ｎと同様に複数のメモリセルが接続されている（図示せず）。
【００４２】
以上のように構成された強誘電体メモリのデータ読み出し動作を図２を用いて説明する。ここでは第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出す場合に即して説明する。
【００４３】
まず，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２および第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を０Ｖにプリチャージして，その後フローティング状態とする。
【００４４】
＜時刻ｔ１＞
第１領域ａ１に属するワード線ＷＬ１ｎと第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００４５】
＜時刻ｔ２＞
第１領域ａ１に属するプレート線ＰＬ１ｎと第２領域ａ２に属するダミープレート線ＤＰＬ２１，ＤＰＬ２２をＨレベルとする。この時点で，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態，すなわち格納されている情報に応じた電位が生じる。一方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの分極状態に応じた電位が生じる。
【００４６】
ところで，第１領域ａ１において，短絡部ｓ１ａによって短絡されるビット線ＢＬ１ｎ−１とビット線ＢＬ１ｎそれぞれに接続されているダミーメモリセルＤＭＣ１ｎ−１とダミーメモリセルＤＭＣ１ｎには，あらかじめ相違する情報が書き込まれている。つまり，ダミーメモリセルＤＭＣ１ｎ−１とダミーメモリセルＤＭＣ１ｎそれぞれが備える強誘電体キャパシタＣは，図１中の矢印で示すように反対方向に分極している。
【００４７】
同様に，第１領域ａ１において，短絡部ｓ１ｂによって短絡されるビット線ＢＬ１ｎ＋１とビット線ＢＬ１ｎ＋２それぞれに接続されているダミーメモリセルＤＭＣ１ｎ＋１とダミーメモリセルＤＭＣ１ｎ＋２には，あらかじめ相違する情報が書き込まれている。つまり，ダミーメモリセルＤＭＣ１ｎ＋１とダミーメモリセルＤＭＣ１ｎ＋２それぞれが備える強誘電体キャパシタＣは，図１中の矢印で示すように反対方向に分極している。
【００４８】
第２領域ａ２においても同様に，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が書き込まれており，ダミーメモリセルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には相違する情報が書き込まれている。
【００４９】
＜時刻ｔ３＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。さらに短絡部制御信号ＳＷ２をアサートして短絡部制御線ＳＷＬ２をＨレベルとする。これによって，第２領域ａ２に属する短絡部ｓ２ａがオン状態となり，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位となるとともに，短絡部ｓ２ｂがオン状態となり，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位となる。
【００５０】
＜時刻ｔ４＞
短絡部制御信号ＳＷ２をネゲートして短絡部制御線ＳＷＬ２をＬレベルとする。これによって，時刻ｔ３において短絡されたビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが開放され，同じく時刻ｔ３において短絡されたビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が開放される。さらにダミープレート線ＤＰＬ２１，ＤＰＬ２２をＬレベルとする。
【００５１】
＜時刻ｔ５＞
センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を活性化する。これらセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２はそれぞれ，第１領域ａ１のビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２と第２領域ａ２のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２の電位を比較し増幅する。このとき，第２領域ａ２のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２の電位が参照電位Ｖｒｅｆとして各センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に参照される。そして，各ビット線にはＨレベル電位またはＬレベル電位が誘起される。各ビット線に誘起されたＨレベル電位およびＬレベル電位は，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から読み出された格納情報として，データ線（図示せず）に転送される。
【００５２】
＜時刻ｔ６＞
第１領域ａ１に属するプレート線ＰＬ１ｎをＬレベルとする。
【００５３】
＜時刻ｔ７＞
第１領域ａ１に属するワード線ＷＬ１ｎをＬレベルとする。
【００５４】
＜時刻ｔ８＞
センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を不活性状態に戻す。この時点で各メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２に格納データが復元される。
【００５５】
ここまでの動作によりメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出しが完了する。その後，このデータ読み出し動作において参照電位Ｖｒｅｆの発生源として用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２についての格納データの復元を行う。
【００５６】
＜時刻ｔ９＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００５７】
＜時刻ｔ１０＞
第２領域ａ２に属するダミープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとする（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は，図１の矢印に示した状態（初期状態）に戻される。この時点でのダミーメモリセルＤＭＣ２ｎ−１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎの強誘電体キャパシタＣの分極方向は反対であり，ダミーメモリセルＤＭＣ２ｎ＋１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎ＋２の強誘電体キャパシタＣの分極方向は反対である。
【００５８】
＜時刻ｔ１１＞
ダミープレート線ＤＰＬ２ｎをＬレベルとし，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＬレベルとする。
【００５９】
＜時刻ｔ１２＞
ダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。
【００６０】
以上が第１の実施の形態にかかる強誘電体メモリのデータ読み出し動作である。この強誘電体メモリは，１Ｔ／１Ｃタイプであるにも関わらず安定的なデータ読み出し動作が可能である。次に，その仕組みについて説明する。
【００６１】
図３は，各メモリセル（ダミーメモリセルを含む）を構成する強誘電体キャパシタの電圧−電荷特性を示している。横軸は強誘電体キャパシタへの印加電圧であり縦軸はチャージされた電荷量を示している。また，ＶａとＶｂは，格納データが読み出される選択メモリセル（ここではメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２）によって誘起される選択メモリセル領域（ここでは第１領域ａ１）側のビット線（ここではビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２）の電位を示している。
【００６２】
上述のように第１の実施の形態にかかる強誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞれ略同一に構成された回路を備えており，さらに各領域の構成要素，すなわちビット線，メモリセル，ダミーメモリセル等もすべて略同一のサイズで形成されている。ビット線について言えば各領域間でビット線容量が等しく，メモリセルおよびダミーメモリセルについて言えば各領域間で強誘電体キャパシタの容量が等しい。したがって，時刻ｔ２において，参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起されることになる。
【００６３】
ところで，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，時刻ｔ２においてビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。同様に，ダミーメモリセルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には相違する情報が格納されているため，時刻ｔ２においてビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。
【００６４】
続く時刻ｔ３において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，短絡部ｓ２ａによって短絡されるが，これらのビット線は同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となる。同様に，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２の電位Ｖａｖｅも（Ｖａ＋Ｖｂ）／２となる。この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に与えられる参照電位Ｖｒｅｆとして最適である。したがって，第１の実施の形態にかかる強誘電体メモリおよびその駆動方法によれば，１Ｔ／１Ｃタイプでありながらデータ読み出しについて高い信頼性を得ることができる。しかも，予め参照電位Ｖｒｅｆの値を設定する必要がないため，設計および製造が容易化されることになる。
【００６５】
以上，第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出す場合に即して本実施の形態にかかる強誘電体メモリの動作を説明したが，第２領域ａ２に属するメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２から格納データを読み出す場合も同様に動作する。このとき，第１領域ａ１に属するダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２が参照電位Ｖｒｅｆの発生源として利用される。
【００６６】
ここで，隣り合うビット線を短絡する短絡部ｓ１ａ，ｓ１ｂ，ｓ２ａ，ｓ２ｂのオン（短絡）タイミングについて説明する。
【００６７】
図２を用いて説明したデータ読み出し動作では，まず時刻ｔ１，ｔ２において，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２によって各ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を電位Ｖａまたは電位Ｖｂに調整している。そして，時刻ｔ３において短絡部制御線ＳＷＬ２をＨレベルとして，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２をそれぞれ短絡している（方法１）。
【００６８】
これとは別に，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２をそれぞれ短絡した後，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２によって短絡されたビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎの電位，並びに，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２の電位を調整することも可能である（方法２）。
【００６９】
ただし，方法１を採用した場合，参照電位発生領域のビット線の電位は正確に電位Ｖａと電位Ｖｂとの中間値に調整されるのに対して，方法２を採用した場合，必ずしも中間値に調整されるとは限らない。つまり，方法１を採用することによってデータ読み出し精度がより高まることになる。なお，方法２に基づくデータ読み出し動作は，上述の特開平７−９３９７８号公報の図２２に示されている。
【００７０】
ここで式を用いて方法１と方法２によって得られるビット線電位の違いを説明する。
【００７１】
第１のダミーメモリセル（例えば，ダミーメモリセルＤＭＣ２ｎ−１）の強誘電体キャパシタの容量をＣｆとし，第２のダミーメモリセル（例えば，ダミーメモリセルＤＭＣ２ｎ）の強誘電体キャパシタの容量をＣｆ’とする。なお，第１のダミーメモリセルが備える強誘電体キャパシタの分極方向と第２のダミーメモリセルが備える強誘電体キャパシタの分極方向は相違しており，この分極方向の違いを２つの線形な容量で表している。
【００７２】
方法１の場合，第１のダミーメモリセルが接続されている第１のビット線（例えば，ビット線ＢＬ２ｎ−１）と第２のビット線（例えば，ビット線ＢＬ２ｎ）は，開放状態のままそれぞれ第１のダミーメモリセル，第２のダミーメモリセルによって電位が調整される。
【００７３】
短絡前の第１のビット線の電位Ｖｂｌと第２のビット線の電位Ｖｂｌ’は次のように表される。なお，Ｖｐｌはプレート線の電位である。
【００７４】
Vbl=Cf*Vpl/(Cf+Cb)
Vbl'=Cf'*Vpl/(Cf'+Cb)
【００７５】
第１のビット線と第２のビット線を短絡させると，両ビット線の電位は，
【００７６】
1/2*V*((Cf/(Cf+Cb)+Cf'/(Cf'+Cb))...(1)
【００７７】
となる。そして，これは（Ｖａ＋Ｖｂ）／２に一致する。
【００７８】
一方，方法２の場合，短絡されている第１のビット線と第２のビット線の電位を第１のダミーメモリセルと第２のダミーメモリセルによって調整することになる。各ダミーメモリセルが備える強誘電体キャパシタの合成容量はＣｆ＋Ｃｆ’であり，第１のビット線と第２のビット線の合成容量は２＊Ｃｂである。したがって，短絡された両ビット線の電位は，
【００７９】
(Cf+Cf')*V/(Cf+Cf'+2*Cb)...(2)
【００８０】
となる。この式（２）は，式（１）と異なる。したがって，方式２を採用した場合，第１のビット線の電位と第２のビット線の電位は，電位Ｖａと電位Ｖｂの中間値（Ｖａ＋Ｖｂ）／２とはならない。
【００８１】
さらに，第１の実施の形態にかかる強誘電体メモリは，次の利点を有する。この強誘電体メモリのメモリセルアレイには，選択メモリセル領域（ここでは第１領域ａ１）と参照電位発生領域（ここでは第２領域ａ２）がセンスアンプの両サイドに配置されているという特徴がある。この構成によれば，選択メモリセル領域側に属する選択メモリセルからビット線へデータを読み出す動作と，参照電位発生領域におけるダミーメモリセルからビット線へデータを読み出す動作を同時進行させることが可能となる。したがって，データの読み出し時間を短縮させることが可能となる。
【００８２】
また，第１の実施の形態にかかる強誘電体メモリのメモリセルアレイにおいて，一の短絡部によって短絡される２本のビット線は，隣り合うようにして配置されている。したがって，短絡部を２本のビット線の間に配置することが可能となる。この結果，回路構成が単純化され，メモリの製造における歩留まり向上にも繋がる。
【００８３】
［第２の実施の形態］
上で説明したように，本発明の実施の形態にかかる強誘電体メモリのデータ読み出し動作によれば，その最終段階において，参照電位Ｖｒｅｆの発生源として用いられたダミーメモリセルに対するデータの再書き込みが行われる。
【００８４】
第１の実施の形態にかかる強誘電体メモリのデータ読み出し動作においては，データ読み出し動作毎に，各ダミーメモリセルに予め格納されていたデータと同じデータが各ダミーメモリセルに対して書き込まれる。この動作を具体的説明する。
【００８５】
予め第２領域ａ２に属する各ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２の強誘電体キャパシタＣをそれぞれ↓↑↓↑方向に分極させておく。そして，これらのダミーメモリセルを参照電位Ｖｒｅｆの発生源として用いて第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出した後，時刻ｔ９以降において，各ダミーメモリセルが備える強誘電体キャパシタＣをそれぞれ再度↓↑↓↑方向に分極させる。
【００８６】
このように，第１の実施の形態にかかる強誘電体キャパシタのデータ読み出し動作によれば，各ダミーメモリセルが備える強誘電体キャパシタＣは，データ読み出し動作が行われる毎に同じ方向に分極することになる。
【００８７】
これに対して，参照電位Ｖｒｅｆの発生源として用いられたダミーメモリセルが備える強誘電体キャパシタの分極方向を，データ読み出し動作の最終段階で毎回反転させるようにしてもよい。以下，この方法を採用した場合の強誘電体メモリの動作を図４を用いて説明する。なお，ここでは第１の実施の形態と同様に，第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出す場合に即して説明する。
【００８８】
＜時刻ｔ１〜ｔ８＞
図４に示すように，時刻ｔ１から時刻ｔ８までに行われるメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出し動作および各メモリセルのデータ復元動作は，図２を用いて説明したデータ読み出し動作と同様である。
【００８９】
時刻ｔ８までの動作によって，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出しが完了する。その後，このデータ読み出し動作に用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２について，格納データの再書き込み動作が行われる。ただしここでは，このデータ読み出し動作が開始される時点での各ダミーメモリセルに格納されていたデータが再度書き込まれるのではなく，それぞれ逆論理のデータが書き込まれる。次に，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２に対するデータ再書き込み動作を説明する。
【００９０】
＜時刻ｔ９＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００９１】
＜時刻ｔ１０＞
第２領域ａ２に属するダミープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレート線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は，図１に示した矢印の逆となる。なお，この時点でのダミーメモリセルＤＭＣ２ｎ−１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎの強誘電体キャパシタＣの分極方向は反対であり，ダミーメモリセルＤＭＣ２ｎ＋１の強誘電体キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎ＋２の強誘電体キャパシタＣの分極方向は反対であり，この点については，図２を用いて説明したデータ書き込み動作と同じである。
【００９２】
このように，第２の実施の形態にかかるデータ読み出し動作によれば，時刻ｔ１０に参照電位発生領域（ここでは第２領域ａ２）において，電位レベルが遷移するダミープレート線とビット線については，データ読み出し動作毎に変化する。具体的な動作は以下の通りである。
【００９３】
あるデータ読み出し動作の時刻ｔ１０において，第２領域ａ２に属するダミープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとして（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持），ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向を図１に示すように↓↑↓↑とした場合を考える。
【００９４】
その後，参照電位Ｖｒｅｆの発生源としてダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を用いたデータ読み出し動作が行われたとき，その時刻ｔ１０において，今度はダミープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレート線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は反転し，↑↓↑↓となる。以後同様にデータ読み出し動作毎にダミーメモリセルの強誘電体キャパシタの分極方向を反転させていく。
【００９５】
＜時刻ｔ１１＞
ダミープレート線ＤＰＬ１ｎ（またはダミープレート線ＤＰＬ２ｎ）をＬレベルとし，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２（またはビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１）をＬレベルとする。
【００９６】
＜時刻ｔ１２＞
ダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。
【００９７】
以上が第２の実施の形態にかかる強誘電体メモリのデータ読み出し動作である。このデータ読み出し動作によれば，第１の実施の形態にかかるデータ読み出し動作と同様にデータを安定的に読み出すことが可能となる。
【００９８】
ところで，強誘電体キャパシタに対して一方向のみの電圧が繰り返し印加されると，強誘電体のヒステリシス特性が悪化する「インプリント現象」が発生し，誤ったデータが読み出される可能性が高まる。この点，第２の実施の形態にかかるデータ読み出し動作によれば，データ読み出し動作を繰り返す毎にダミーメモリセルが有する強誘電体キャパシタの分極方向が反転するため，インプリント現象の発生が防止される。したがって，強誘電体メモリの信頼性がさらに向上することになる。
【００９９】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１００】
【発明の効果】
以上説明したように，本発明にかかる半導体メモリおよびその駆動方法によれば，強誘電体キャパシタを有するメモリセルから成るメモリセルアレイを１Ｔ／１Ｃタイプで構成しつつ精度の高いデータ読み出し動作を保証することが可能となる。しかも，予め参照電位の値を設定する必要がないため，半導体メモリの設計および製造が容易化される。さらに本発明にかかる半導体メモリの駆動方法によれば，インプリント現象の発生が防止される。したがって，半導体メモリの信頼性がさらに向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２】図１の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図３】強誘電体キャパシタの電圧−電荷特性を示す特性曲線図である。
【図４】本発明の第２の実施の形態にかかる強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図５】一般的な強誘電体メモリのメモリセル構成を示す回路図である。
【符号の説明】
ａ１：第１領域
ａ２：第２領域
ＢＬ１ｎ，ＢＬ２ｎ：ビット線
ＤＭＣ１ｎ，ＤＭＣ２ｎ：ダミーメモリセル
ＤＰＬ１１，ＤＰＬ２１：ダミープレート線
ＤＷＬ１１，ＤＷＬ２１：ダミーワード線
ＭＣ１ｎ，ＭＣ２ｎ：メモリセル
ＰＬ１ｎ，ＰＬ２ｎ：プレート線
ｓ１ａ，ｓ２ａ：短絡部
ＳＡｎ：センスアンプ
ＳＷＬ１，ＳＷＬ２：短絡部制御線
ＷＬ１ｎ，ＷＬ２ｎ：ワード線
Claims (4)
- 第１端子と第２端子を備え，前記第１端子の電位と前記第２端子の電位を比較し，当該比較結果に応じて，前記第１端子および前記第２端子それぞれに対して増幅された電圧を出力する第１センスアンプと，
第３端子と第４端子を備え，前記第３端子の電位と前記第４端子の電位を比較し，当該比較結果に応じて，前記第３端子および前記第４端子それぞれに対して増幅された電圧を出力する第２センスアンプと，
前記第１端子に接続され，第１領域に属する第１ビット線と，
前記第２端子に接続され，前記第１領域に重ならない第２領域に属する第２ビット線と，
前記第３端子に接続され，前記第１領域に属する第３ビット線と，
前記第４端子に接続され，前記第２領域に属する第４ビット線と，
前記第１ビット線に接続され，強誘電体キャパシタを有する第１メモリセルと，
第１ダミーワード線、第１ダミープレート線及び前記第２ビット線に接続され，第１方向に分極した強誘電体キャパシタを有する第１ダミーメモリセルと，
前記第３ビット線に接続され，強誘電体キャパシタを有する第２メモリセルと，
第２ダミーワード線、第２ダミープレート線及び前記第４ビット線に接続され，前記第１方向と反対の第２方向に分極した強誘電体キャパシタを有する第２ダミーメモリセルと，
前記第２ビット線と前記第４ビット線を短絡させることが可能な第１短絡手段と，
を備えたことを特徴とする，半導体メモリ。 - さらに，
前記第１ビット線に接続され，第３方向に分極した強誘電体キャパシタを有する第３ダミーメモリセルと，
前記第２ビット線に接続され，強誘電体キャパシタを有する第３メモリセルと，
前記第３ビット線に接続され，前記第３方向と反対の第４方向に分極した強誘電体キャパシタを有する第４ダミーメモリセルと，
前記第４ビット線に接続され，強誘電体キャパシタを有する第４メモリセルと，
前記第１ビット線と前記第３ビット線を短絡させることが可能な第２短絡手段と，
を備えたことを特徴とする，請求項１に記載の半導体メモリ。 - 第１メモリセルに格納されている情報を読み出して，第１ビット線に第１電位を誘起する第１工程と，
第１方向に分極した強誘電体キャパシタを有し、第１ダミーワード線によって選択された第１ダミーメモリセルから、第１ダミープレート線への電圧の印加により格納されている情報を読み出して，第２ビット線に第２電位を誘起する第２工程と，
前記第１方向と反対の第２方向に分極した強誘電体キャパシタを有し、第２ダミーワード線によって選択された第２ダミーメモリセルから、第２ダミープレート線への電圧の印加により格納されている情報を読み出して，第４ビット線に第４電位を誘起する第３工程と，
前記第２ビット線と前記第４ビット線を第１短絡手段によって短絡する第４工程と，
短絡している前記第２ビット線と前記第４ビット線を開放する第５工程と，
第１センスアンプを活性化し，前記第１ビット線の電位と前記第２ビット線の電位を比較し，当該比較結果に応じて前記第１ビット線および前記第２ビット線それぞれに対して増幅された電圧を出力する第６工程と，
を含むことを特徴とする，半導体メモリの駆動方法。 - さらに，前記第６工程の後に実施される，
前記第１ダミーメモリセルが有する強誘電体キャパシタが前記第２方向に分極するように，前記第１ダミーメモリセルに対して所定の情報を書き込む第７工程と，
前記第２ダミーメモリセルが有する強誘電体キャパシタが前記第１方向に分極するように，前記第２ダミーメモリセルに対して所定の情報を書き込む第８工程と，
を含むことを特徴とする，請求項３に記載の半導体メモリの駆動方法。
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