KR100631923B1 - 반도체 메모리에서의 레퍼런스전압 공급장치 및 그의구동방법 - Google Patents

반도체 메모리에서의 레퍼런스전압 공급장치 및 그의구동방법 Download PDF

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Abstract

본 발명은 안정된 레퍼런스전압을 공급시켜 반도체 소자의 신뢰성을 개선하기 위한 반도체 메모리에서의 레퍼런스전압 공급장치 및 그의 구동방법에 관한 것으로, 본 발명에 따른 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스전압을 공급하는 레퍼런스전압 공급장치는, 강유전체 커패시터와 액세스 트랜지스터를 포함하여 구성되는 레퍼런스 셀과; 상기 레퍼런스 셀을 구성하는 상기 액세스 트랜지스터를 제어하는 레퍼런스 워드라인과; 상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일 단자에 연결되는 레퍼런스 플레이트 라인과; 상기 레퍼런스 셀의 데이터에 상응하는 레퍼런스 전압이 여기되는 비트라인과; 액티브 모드에서는 상기 강유전체 커패시터의 비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터를 상기 레퍼런스 셀에 저장한 후 상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 레퍼런스 셀에 저장하여 동작모드에 따라 상기 강유전체 커패시터의 분극상태를 변화시키는 레퍼런스 전압 제어부를 구비한다.
레퍼런스 전압, 레퍼런스 셀, 임프린트, 강유전체

Description

반도체 메모리에서의 레퍼런스전압 공급장치 및 그의 구동방법{Apparatus for reference voltage providing for use in semiconductor memory and method for driving the same}
도 1은 일반적인 강유전 물질의 히스테리시스 커브(curve)곡선
도 2는 종래의 일반적인 강유전체 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 회로도
도 3은 종래의 비스위칭 커패시턴스를 이용하는 레퍼런스 공급장치를 포함하는 강유전체 메모리 장치의 블록도
도 4는 상기 도 3의 동작 타이밍도
도 5는 종래의 비스위칭 커패시턴스와 스위칭 커패시턴스를 이용하는 레퍼런스 공급장치를 포함하는 강유전체 메모리 장치의 블록도
도 6은 상기 도 5의 동작타이밍도
도 7은 본 발명의 일 실시예에 따른 비스위칭 커패시턴스를 이용하는 레퍼런스 공급장치를 포함하는 강유전체 메모리 장치의 블록도
도 8는 상기 도 7의 동작 타이밍도
도 9는 본 발명의 일 실시예에 따른 비스위칭 커패시턴스와 스위칭 커패시턴 스를 이용하는 레퍼런스 공급장치를 포함하는 강유전체 메모리 장치의 블록도
도 10은 상기 도 9의 동작타이밍도
*도면의 주요 부분에 대한 부호의 설명*
122a,122b,122c,122d : 워드라인 디코더 및 드라이버 회로
124 : 플레이트 라인 드라이버 회로
MC : 메모리 셀 RC : 레퍼런스 셀
112a,112b : 레퍼런스 워드라인 디코더 및 드라이버 회로
114 : 레퍼런스 플레이트 라인 드라이버 회로
본 발명은 반도체 메모리에서의 레퍼런스 전압 공급장치 및 그의 구동방법에 관한 것으로서, 특히 메모리 셀에 저장된 데이터의 '리드(READ) 동작 시에 감지 증폭 동작의 기준이 되는 레퍼런스 전압을 안정적으로 공급하기 위한 레퍼런스 전압 공급 장치 및 그의 구동방법에 관한 것이다.
최근에 강유전체(Ferroelectric) 박막을 커패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.
상기 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(Ferroelectric Capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'를 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 상기 강유전 물질의 분극 상태가 변하는 스위칭 쓰레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 리드(read)하기 위해서, 강유전체 커패시터의 양 전극들 사이에 전위차가 발생하도록 전압을 인가하여 비트라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다.
도 1은 상기 강유전체 커패시터를 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)곡선을 나타낸 것이다.
도 1에 도시된 바와 같이, 접지 전압(Vss 또는 0V)이 인가되어서 강유전 물질에 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)으로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)으로 변한다.
도 2는 종래의 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 것이다.
도 2에 도시된 바와 같이, 메모리 셀은 하나의 액세스 트랜지스터(M1)와 하나의 강유전체 커패시터(CFE)로 구성된다. 상기 액세스 트랜지스터(M1)는 강유전체 커패시터(CFE)의 하나의 단자와 비트라인(BL) 사이에 각각 연결된 두 개의 단자들, 즉 소오스 단자와 드레인 단자를 가지며, 워드라인(WL)에 게이트가 연결된다. 하나의 단자에 상기 액세스 트랜지스터(M1)가 연결된 강유전체 커패시터(CFE)의 다른 단자는 플레이트 라인(PL)에 연결된다.
상기한 바와 같이 전계를 발생하기 위한 전압이 두 단자 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 영(zero)이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.
상기 강유전체 커패시터에 양(plus)의 방향으로 전압이 인가되었다가 제거되면, 상기 강유전체 커패시터를 구성하는 강유전 물질의 잔류 분극은 +Qr 의 상태로 된다. 또한, 상기 강유전체 커패시터에 음의 방향으로 전압이 인가되었다가 제거될 경우에는, 상기 강유전 물질의 잔류분극은 -Qr 상태가 된다. 여기서, 잔류 분극이 +Qr의 상태 즉 상태점(B)에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태, 즉 상태점(D)에 있을 때의 논리 상태는 데이터 '1'을 나타낸다. 따라서, 상태점(A)에서 상태점(B)로 변화될 때의 전하량 차이, 즉 비스위칭 커패시턴스(Qnsw) 만큼에 해당되는 전압과 상태점(D)에서 상태점(A)으로 변할 때의 전하량의 차이 즉, 스위칭 커패시턴스(Qsw) 만큼에 해당되는 전압을 구별하여 메모리 셀에 저장된 데이터를 리드하게 된다.
상기와 같은 메모리 셀에 저장된 데이터를 리드하는 일반적인 동작에 있어서, 센스앰프에서 비트라인에 여기되는 미세한 전압 변화를 감지하여 증폭하기 위해 데이터 '1'을 읽을 때의 비트라인 전압값과 데이터 '0'을 읽을 때의 비트라인 전압값 사이의 중간정도의 전압값의 레퍼런스 전압을 발생시키는 별도의 레퍼런스 전압 발생 장치가 필요하다.
상기의 레퍼런스 전압을 발생시키는 방법은 레퍼런스 셀을 상유전체 커패시터를 이용하여 구성하는 방법과 강유전체 커패시터를 이용하여 구성하는 방법이 있다. 이중 유전율이 작은 상유전체 커패시터를 이용하는 방법은 커패시터의 면적이 커짐으로써 칩사이즈에 부담을 주게 됨으로 고집적 메모리에는 적합하지 않다. 반면에, 강유전체 커패시터를 이용하는 방법은 다시 두가지로 나뉘어지는데, 강유전체 커패시터의 사이즈를 조절하여 상기 도 1의 히스테리시스 커브곡선의 비스위칭(non-switching)영역의 커패시턴스, 즉 Qnsw 값을 레퍼런스 전압으로 이용하는 방법과 스위칭 커패시턴스와 비스위칭 커패시턴스를 모두 사용하여 두 값의 절반 값을 이용하는 방법이 있다. 추가적으로 상기 도 1의 히스테리시스 커브곡선의 스위칭(switching)영역의 커패시턴스, 즉 Qsw 값을 레퍼런스 전압으로 이용하는 방법도 있다. 그러나, 이러한 강유전체 커패시터를 이용하는 경우에 칩 사이즈 면에서는 유리하나, 강유전체의 태생적인 특성에 기인하여 안정적인 레퍼런스 전압을 공급하기가 어렵다. 따라서, 메모리 소자의 신뢰성을 저하시키는 원인이 되고 있다.
도 3은 종래의 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 사용한 레퍼런스 전압 발생장치를 구비하는 강유전체 메모리 장치를 나타낸 것이다.
도 3에 도시된 바와 같이, 종래의 레퍼런스 전압 발생 장치를 구비하는 강유전체 메모리 장치는 크게 복수 개의 강유전체 메모리 셀들(MC)을 갖는 메인 메모리 셀 어레이와, 워드라인 디코더 및 드라이버 회로(22a,22b,22c,22d), 플레이트 라인 드라이버회로(24) 및 레퍼런스 셀들(RC)을 구비하는 레퍼런스 셀 어레이를 구비하는 레퍼런스 전압 공급장치(10)와, 센스앰프(S/A)를 포함한다.
상기 메인 메모리 셀 어레이는 상기 도 2와 같은 구조를 가지는 메모리 셀 들로 구성된다. 즉, 하나의 강유전체 커패시터(CFE)와 하나의 액세스 트랜지스터(M1)로 구성되는 메모리 셀(MC)들이 워드라인과 비트라인의 교차점에 배열되어 구성된다. 또한, 각 메모리 셀들(MC)을 구성하는 액세스 트랜지스터에는 하나의 워드라인(SWL0,SWL1,SWL2,SWL3)이 연결되며, 각 메모리 셀(MC)을 구성하는 강유전체 커패시터의 일단에는 플레이트 라인(PL0)이 연결되고, 각 메모리 셀(MC)을 구성하는 상기 강유전체 커패시터의 타단은 상기 액세스 트랜지스터를 통해 비트라인(BL0, BL1,BL2,BL3)에 연결된다.
상기 워드라인들(SWL0,SWL1,SWL2,SWL3)은 각각의 워드라인 디코더 및 드라이버 회로(22a,22b,22c,22d)와 연결된다. 상기 플레이트 라인(PL0)은 플레이트 드라이버 인에이블 신호에 응답하여 상기 플레이트 라인(PL0)에 플레이트 라인 인에이블 신호를 제공하는 플레이트 라인 드라이버 회로(24)에 연결된다.
상기 레퍼런스 전압 공급 장치(10)는 레퍼런스 셀 어레이와, 레퍼런스 워드라인(RSWL0,RSWL1)에 레퍼런스 워드라인 인에이블 신호를 제공하는 레퍼런스 워드 라인 디코더 및 드라이버 회로(12a,12b)와 레퍼런스 플레이트 라인(RPL)에 레퍼런스 플레이트 라인 인에이블 신호를 제공하는 레퍼런스 플레이트 라인 드라이버(14)를 포함한다.
상기 레퍼런스 셀 어레이를 구성하는 레퍼런스 셀(RC)은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되어, 강유전체 메인 메모리 셀(MC)의 구성과 동일 또는 유사한 구조를 가진다.
상기 레퍼런스 셀(RC)을 구성하는 강유전체 커패시터는 상기 메모리 셀(MC)을 구성하는 강유전체 커패시터보다 더 큰 커패시턴스를 갖는다.
상기 레퍼런스 셀 어레이는 상기 메인 메모리 셀의 구성과 동일 또는 유사한 구조를 갖는 레퍼런스 셀들(RC)이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 레퍼런스 셀(RC)의 액세스 트랜지스터에는 각각 레퍼런스 워드라인(RSWL0, RSWL1)이 연결되고, 각 레퍼런스 셀(RC)의 강유전체 커패시터의 일단에는 레퍼런스 플레이트 라인(RPL)이 연결되며, 각 레퍼런스 셀(RC)의 강유전체 커패시터의 타단은 액세스 트랜지스터를 통해 비트라인(BL0,BL1,BL2,BL3)에 연결된다.
상기 레퍼런스 워드라인 디코더 및 드라이버 회로(12a,12b)들은 상기 레퍼런스 워드라인들(RSWL0,RSWL1)과 연결되어 상기 레퍼런스 워드라인들(RSWL0,RSWL1)에 레퍼런스 워드라인 인에이블 신호를 제공한다.
상기 레퍼런스 플레이트 라인 드라이버 회로(14)는 레퍼런스 플레이트 라인 드라이버 인에이블 신호에 응답하여 일정 레벨의 레퍼런스 플레이트 라인 인에이블 신호를 상기 레퍼런스 플레이트 라인(RPL)들에 제공한다.
상기 센스앰프(S/A)들은 상기 메인 메모리 셀들(MC) 및 레퍼런스 셀들(RC)과 공통 연결된 비트라인들(BL0,BL1,BL2,BL3)과 대응되게 연결되고, 상기 메인 메모리 셀(MC)에 연결된 정비트라인(BL) 전압 레벨과 상기 레퍼런스 셀에 연결된 부비트라인(BLB) 전압 레벨을 비교하여 센싱함으로써 선택된 메인 메모리 셀의 데이터를 판독한다.
추가적으로 상기 비트라인들(BL0,BL1,BL2,BL3)을 프리차아지 시키기 위한 트랜지스터 들(N1,N2,N3,N4)이 구비될 수 있다.
도 4는 상기 도 3의 종래의 강유전체 메모리 장치에서 메인 메모리 셀에 데이터를 리드하기 위한 동작 타이밍도를 나타낸 것이다.
이하에서는, 상기 도 3의 비트라인(BL0)에 연결되어 있는 메모리 셀(20)에 저장되어 있는 데이터를 리드하는 경우를 구간별로 설명하기로 한다. 여기서, 편의상 상기 메모리 셀(20)에 연결된 비트라인(BL0)을 정비트라인(BL)으로 칭하고 레퍼런스 셀(10a)이 연결된 비트라인(BL1)을 부비트라인(BLB)으로 칭하기로 한다. 상기 정비트라인(BL)은 리드하고자 선택된 메모리 셀(MC)에 연결된 비트라인을 말하며 부비트라인(BLB)은 상기 선택된 메모리 셀(MC)에 대응하여 레퍼런스 전압을 제공하기 위한 레퍼런스 셀(RC)이 연결된 비트라인을 말한다.
도 3 및 도 4에 도시된 바와 같이, 리드 동작 개시 전에는 메모리 셀(20)에 연결된 정비트라인(BL) 및 레퍼런스 셀(10a)에 연결된 부비트라인(BLB)의 프리차아지 신호(BL_PR,RBL_PR)가 인에이블되어 비트라인들(BL.BLB)을 프리차아지한다.
구간 "Ⅰ"에서는, 우선 칩 셀렉터 신호(CS)가 인에이블 되어 리드 동작이 개 시되면, 정비트라인(BL) 및 부비트라인 프리차아지 신호(BL_PR,RBL_PR)는 디세이블(disable)된다. 이와 동시에 상기 비트라인들(BL.BLB)과 센스앰프(S/A)는 제어신호들(SA_PATH,RSA_PATH)에 의하여 전기적으로 연결된다.
다음으로, 워드라인 인에이블 신호 및 레퍼런스 워드라인 인에이블 신호에 의하여 선택된 워드라인(SWL0) 및 레퍼런스 워드라인(RSWL1)이 인에이블된다.
구간 "Ⅱ"에서는 플레이트 라인(PL) 및 레퍼런스 플레이트 라인(RPL)이 일정레벨의 전압으로 인에이블 되면, 선택된 메인 메모리 셀(20)의 데이터에 대응되는 전압(Data'1' 또는 Data'0')이 정비트라인(BL)에 여기되고, 레퍼런스 셀(10a)이 연결된 부비트라인(BLB)에 레퍼런스 전압이 제공된다.
구간 "Ⅲ"에서는, 센스 앰프 인에이블 신호(SAEN)에 의하여 센스앰프(S/A)가 구동되어 상기 레퍼런스 전압을 기준으로 하여 상기 메모리 셀(20)의 데이터를 센싱하여 증폭하게 된다.
구간 "Ⅳ"에서는, 상기 센스앰프(S/A)에서 데이터의 센싱 동작이 끝나기 전에 부 비트라인(BLB) 프리차아지 신호(RBL_PR)는 인에이블되어 메모리 셀(20)에 저장된 데이터가 데이터 '0'인 경우에 레퍼런스 셀(10a)의 데이터가 반전되지 않도록 한다.
구간 "Ⅴ"에서는 레퍼런스 플레이트 라인(RPL) 및 상기 플레이트 라인(PL0)이 디세이블 되고 된 후에 워드라인(SWL0)이 디세이블되어 상기 메모리 셀(20)의 데이터는 원래의 데이터로 복귀하게 된다. 이후 정비트라인 프리차아지 신호(BL_PR)가 인에이블되고 센스앰프 인에이블 신호(SAEN)는 디세이블 된다. 이후에 칩 셀렉터 신호(CS)는 디세이블 되게 된다. 이상의 동작에 의하여 메모리 셀(20)에 저장된 데이터의 리드동작이 행해진다.
도 5은 종래의 비스위칭 커패시턴스와 스위칭 커패시턴스를 이용하는 레퍼런스 공급장치를 포함하는 강유전체 메모리 장치의 블록도를 나타낸 것이다.
도 5에 도시된 바와 같이, 종래의 레퍼런스 전압 발생 장치를 구비하는 강유전체 메모리 장치는 크게 복수 개의 강유전체 메모리 셀들(MC)을 갖는 메인 메모리 셀 어레이와, 워드라인 디코더 및 드라이버 회로(42a,42b,42c,42d), 플레이트 라인 드라이버회로(44) 및 레퍼런스 셀(30) 들을 구비하는 레퍼런스 셀 어레이를 구비하는 레퍼런스 전압 공급장치(30)와, 센스앰프(S/A)를 포함한다.
상기 메인 메모리 셀 어레이는 상기 도 2와 같은 구조를 가지는 메모리 셀 들로 구성된다. 즉, 하나의 강유전체 커패시터(CFE)와 하나의 액세스 트랜지스터(M1)로 구성되는 메모리 셀(MC)들이 워드라인(SWL0,SWL1,SWL2,SWL3)과 비트라인(BL0,BL1,BL2,BL3)의 교차점에 배열되어 구성된다. 또한, 각 메모리 셀들(MC)을 구성하는 액세스 트랜지스터에는 하나의 워드라인(SWL0,SWL1,SWL2,SWL3)이 연결되며, 각 메모리 셀(MC)을 구성하는 강유전체 커패시터의 일단에는 플레이트 라인(PL0)이 연결되고, 각 메모리 셀(MC)을 구성하는 상기 강유전체 커패시터의 타단은 상기 액세스 트랜지스터를 통해 비트라인(BL0, BL1,BL2,BL3)에 연결된다.
상기 워드라인들(SWL0,SWL1,SWL2,SWL3)은 각각의 워드라인 디코더 및 드라이버 회로(42a,42b,42c,42d)와 연결된다. 상기 플레이트 라인(PL0)은 플레이트 드라 이버 인에이블 신호에 응답하여 상기 플레이트 라인(PL0)에 플레이트 라인 인에이블 신호를 제공하는 플레이트 라인 드라이버 회로(44)에 연결된다.
상기 레퍼런스 전압 공급 장치(30)는 레퍼런스 셀 어레이와, 레퍼런스 워드라인(RSWL0)에 레퍼런스 워드라인 인에이블 신호를 제공하는 레퍼런스 워드라인 디코더 및 드라이버 회로(32)와 레퍼런스 플레이트 라인(RPL)에 레퍼런스 플레이트 라인 인에이블 신호를 제공하는 레퍼런스 플레이트 라인 드라이버(34)를 포함한다. 또한, 각종 제어신호들(RP,RS,EQ)을 발생시키는 회로들을 포함한다.
상기 레퍼런스 셀 어레이는 상기 메인 메모리 셀의 구성과 동일 또는 유사한 구조를 갖는 레퍼런스 셀들(30a)이 행과 열의 교차점에 배열되어 구성된다. 여기서 상기 비트라인 (BL1,BL3)에 연결되는 레퍼런스 셀은 도시되지 아니하였다.
상기 레퍼런스 셀 어레이를 구성하는 레퍼런스 셀(30a)은 하나의 강유전체 커패시터(CREF0), 하나의 액세스 트랜지스터(N33) 및 하나의 제어트랜지터(N34)를 구비하여 비스위칭 커패시턴스에 상응하는 전압을 비트라인(BL2)으로 제공하는 제1레퍼런스 셀(33a)과, 하나의 강유전체 커패시터(CREF1), 하나의 액세스 트랜지스터(N31) 및 하나의 제어트랜지터(N32)를 구비하여 스위칭 커패시턴스에 상응하는 전압을 비트라인(BL0)으로 제공하는 제2레퍼런스 셀(31a)을 구비한다.
상기 제1레퍼런스 셀(33a) 및 제2레퍼런스 셀(31a)을 구성하는 강유전체 커패시터(CREF1,CREF0)와 상기 액세스 트랜지스터(N31,N33)는 강유전체 메인 메모리 셀(MC)의 구성과 동일 또는 유사한 구조로써 레퍼런스 워드라인(RSWL0) 및 레퍼런스 플레이트 라인(RPL)에 연결된다. 즉, 각각의 액세스 트랜지스터(N31,N33)에는 레퍼런스 워드라인(RSWL0)이 연결되고, 각 레퍼런스 셀(RC)의 강유전체 커패시터의 일단에는 레퍼런스 플레이트 라인(RPL)이 연결되며, 각 레퍼런스 셀(RC)의 강유전체 커패시터의 타단은 액세스 트랜지스터를 통해 비트라인(BL0,BL2)에 연결된다.
상기 제어 트랜지스터(N32,N34)는 제어신호(RP)에 의해 제어되며, 제1레퍼런스 셀(33a)을 구성하는 제어트랜지스터(N34)는 일단이 레퍼런스 플레이트 라인(RPL)에 연결된 강유전체 커패시터(CREF0)의 타단과 접지사이에 연결되며, 제2레퍼런스 셀(31a)을 구성하는 제어트랜지스터(N32)는 일단이 레퍼런스 플레이트 라인(RPL)에 연결된 강유전체 커패시터(CREF1)의 타단과 제어신호(RS)가 인가되는 라인 사이에 연결된다.
상기 레퍼런스 워드라인 디코더 및 드라이버 회로(32)는 상기 레퍼런스 워드라인들(RSWL0)과 연결되어 상기 레퍼런스 워드라인들(RSWL0)에 레퍼런스 워드라인 인에이블 신호를 제공한다.
상기 레퍼런스 플레이트 라인 드라이버 회로(34)는 레퍼런스 플레이트 라인 드라이버 인에이블 신호에 응답하여 일정 레벨의 레퍼런스 플레이트 라인 인에이블 신호를 상기 레퍼런스 플레이트 라인(RPL)들에 제공한다.
상기 제어신호(EQ)는 제어트랜지스터(N9)을 제어하여 상기 레퍼런스 셀(30a)에서 상기 비트라인(BL0,BL2)을 통하여 제공되는 레퍼런스 전압의 평균값을 구하여 사기 센스앰프(S/A)에 제공되도록 한다.
상기 센스앰프(S/A)들은 상기 메인 메모리 셀들(MC) 및 레퍼런스 셀(30a)과 공통 연결된 비트라인들(BL0,BL1,BL2,BL3)과 대응되게 연결되고, 상기 메인 메모리 셀(MC)에 연결된 정비트라인(BL) 전압 레벨과 상기 레퍼런스 셀에 연결된 부비트라인(BLB) 전압 레벨을 비교하여 센싱함으로써 선택된 메인 메모리 셀의 데이터를 판독한다.
추가적으로 상기 비트라인들(BL0,BL1,BL2,BL3)을 프리차아지 시키기 위한 트랜지스터 들(N5,N6,N7,N8)이 구비될 수 있다.
도 6는 상기 도 5의 종래의 강유전체 메모리 장치에서 메인 메모리 셀에 데이터를 리드하기 위한 동작 타이밍도를 나타낸 것이다.
이하에서는 상기 도 5의 비트라인(BL1)에 연결되어 있는 메모리 셀(40)에 저장되어 있는 데이터를 리드하는 경우를 구간별로 설명하기로 한다. 편의상 상기 메모리 셀(40)에 연결된 비트라인(BL1)을 정비트라인(BL)으로 칭하고 레퍼런스 셀(30a)이 연결된 비트라인(BL0,BL2)을 부비트라인(BLB)으로 칭하기로 한다. 여기서 상기 정비트라인(BL)은 리드하고자 선택된 메모리 셀(MC)에 연결된 비트라인을 말하며 부비트라인(BLB)은 상기 선택된 메모리 셀(MC)에 대응하여 레퍼런스 전압을 제공하기 위한 레퍼런스 셀이 연결된 비트라인을 말한다.
도 6 및 도 5에 도시된 바와 같이, 리드 동작 개시 전에는 메모리 셀(40)에 연결된 정비트라인(BL) 및 레퍼런스 셀(30a)에 연결된 부비트라인(BLB)의 프리차아지 신호(BL_PR)가 인에이블되어 비트라인들(BL.BLB)을 프리차아지한다.
구간 "Ⅰ"에서는, 우선 칩 셀렉터 신호(CS)가 인에이블 되어 리드 동작이 개 시되면, 비트라인 프리차아지 신호(BL_PR)는 디세이블(disable)된다. 이와 동시에 상기 비트라인들(BL0.BL1,BL2)과 센스앰프(S/A)는 제어신호들(SA_PATH)에 의하여 전기적으로 연결된다.
다음으로, 워드라인 인에이블 신호 및 레퍼런스 워드라인 인에이블 신호에 의하여 선택된 워드라인(SWL1) 및 레퍼런스 워드라인(RSWL0)이 인에이블된다.
구간 "Ⅱ"에서는 플레이트 라인(PL) 및 레퍼런스 플레이트 라인(RPL)도 일정레벨의 전압으로 인에이블 되면, 선택된 메인 메모리 셀(40)의 데이터에 대응되는 전압(Data'1' 또는 Data'0')이 정비트라인(BL)에 여기되고, 레퍼런스 셀(30a)이 연결된 부비트라인(BLB)에 레퍼런스 전압이 제공된다. 여기서 상기 제1레퍼런스 셀(33a)에서 제공되는 비스위칭 커패시턴스에 상응되는 레퍼런스 전압은 비트라인(BL2)에 제공되고 상기 제2레퍼런스 셀(31a)에서 제공되는 스위칭 커패시턴스에 상응되는 레퍼런스 전압은 비트라인(BL0)에 제공된다. 상기 레퍼런스 전압이 부비트라인(BLB)에 제공되면 제어신호(EQ)가 인에이블 되어 상기 제어트랜지스터(N9)를 동작시킴에 의하여 상기 비트라인들(BL0,BL2)에 제공되는 각 레퍼런스 전압의 평균값을 상기 부비트라인(BLB)에 제공한다. 이후 상기 제어신호(EQ)는 디세이블 된다.
구간 "Ⅲ" 및 구간 "Ⅳ"에서는, 센스 앰프 인에이블 신호(SAEN)에 의하여 센스앰프(S/A)가 구동되어 레퍼런스 전압을 기준으로 하여 상기 메모리 셀(40)의 데이터를 센싱하여 증폭하게 된다.
구간 "Ⅴ"에서는 상기 레퍼런스 플레이트 라인(RPL) 및 상기 플레이트 라인(PL0)이 디세이블 되고 된 후에 워드라인(SWL1)이 디세이블되어 상기 메모리 셀 (40)의 데이터는 원래의 데이터로 복귀하게 된다. 또한, 상기 레퍼런스 워드라인(RSWL0)이 디세이블 되고 제어신호(RP)가 인에이블 되어 상기 제어트랜지스터들(N32,N34)을 구동시키게 된다. 따라서 상기 제1레퍼런스 셀(33a)에는 비스위칭 커패시턴스에 상응하는 데이터가 유지되고, 제어신호(RS)가 인에이블 됨에 따라 제2레퍼런스 셀(31a)에는 스위칭 커패시턴스에 상응하는 데이터가 유지되게 된다. 이후 비트라인 프리차아지 신호(BL_PR)가 인에이블되고 센스앰프 인에이블 신호(SAEN)는 디세이블 된다. 이후에 칩 셀렉터 신호(CS)는 디세이블 되게 된다. 이상의 동작에 의하여 메모리 셀(40)에 저장된 데이터의 리드동작이 행해진다.
상기와 같은 레퍼런스 전압 공급장치에서는 안정된 레퍼런스 전압을 공급하는 것이 중요하다. 그러나 상기 도 3내지 도 6의 레퍼런스 전압 공급장치의 경우에는 강유전체의 비스위칭 커패시턴스가 이용된다. 이 경우에 장시간 같은 분극상태를 유지함으로 인하여 임프린트(imprint) 현상이 발생된다.
임프린트 현상이란, 강유전체가 한 쪽 분극 상태에서 장시간 유지되는 경우에 히스테리시스 곡선이 전압축을 따라서 한쪽 방향으로 이동하는 현상을 말한다. 임프린트 현상이 일어난 강유전체는 이동방향에 따라 임프린트 현상이 일어나기 전의 초기 상태점과는 다른 상태점를 갖음으로 인하여, 레퍼런스 셀의 레퍼런스 전압의 변화를 가져오게 된다. 따라서, 리드 동작시에 소자의 신뢰성을 저하시키는 원인이 되고 있다.
따라서, 본 발명의 목적은 종래기술의 문제점을 극복할 수 있는 반도체 메모리에서의 레퍼런스전압 공급장치 및 그의 구동방법을 제공하는 데 있다.
본 발명의 다른 목적은 안정된 레퍼런스전압을 공급시키는 레퍼런스전압 공급장치 및 그의 구동방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 임프린트 현상을 방지 또는 최소하하여 리드 동작시에 소자의 신뢰성을 유지할 수 있는 레퍼런스전압 공급장치 및 그의 구동방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스전압을 공급하는 레퍼런스전압 공급장치는, 강유전체 커패시터와 액세스 트랜지스터를 포함하여 구성되는 레퍼런스 셀과; 상기 레퍼런스 셀을 구성하는 상기 액세스 트랜지스터를 제어하는 레퍼런스 워드라인과; 상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일 단자에 연결되는 레퍼런스 플레이트 라인과; 상기 레퍼런스 셀의 데이터에 상응하는 레퍼런스 전압이 여기되는 비트라인과; 액티브 모드에서는 상기 강유전체 커패시터의 비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터를 상기 레퍼런스 셀에 저장한 후 상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 레퍼런스 셀에 저장하여 동작모드에 따라 상기 강유전체 커패시터의 분극상태를 변화시키는 레퍼런스 전압 제어부를 구비한다.
상기 레퍼런스 전압 제어부는, 상기 레퍼런스 워드라인을 통하여 상기 레퍼 런스 셀을 제어하는 레퍼런스 워드라인 디코더 및 드라이버회로와; 상기 레퍼런스 플레이트 라인을 통하여 상기 레퍼런스 셀을 제어하는 레퍼런스 플레이트 라인 드라이버 회로를 구비하며, 상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터는 상기 액세스 트랜지스터와 상기 레퍼런스 플레이트 라인 사이에 연결되며, 상기 액세스 트랜지스터는 상기 강유전체 커패시터와 상기 비트라인 사이에 연결될 수 있다. 또한, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 커패시터보다 더 큰 값의 커패시턴스를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스와 스위칭 영역의 커패시턴스의 평균값을 레퍼런스전압으로 하여 공급하는 레퍼런스전압 공급장치는, 제1논리상태의 데이터인 비스위칭 커패시턴스에 상응하는 전압을 제1레퍼런스 전압으로 제공하기 위한 제1레퍼런스 셀과, 상기 제1논리 상태와 반대되는 제2논리 상태의 데이터가 저장되어 스위칭 커패시턴스에 상응하는 전압을 제2레퍼런스 전압으로 제공하는 제2레퍼런스 셀을 포함하는 레퍼런스 셀과; 상기 레퍼런스 셀을 구성하는 액세스 트랜지스터들을 제어하는 레퍼런스 워드라인과; 상기 레퍼런스 셀을 구성하는 강유전체 커패시터들의 일 단자에 연결되는 레퍼런스 플레이트 라인과; 상기 제1레퍼런스 전압 및 상기 제2레퍼런스 전압이 여기되는 비트라인들과; 액티브 모드에서는 상기 제1레퍼런스 셀에 상기 제1논리 상태의 데이터를 저장하고 이에 상응하는 제1레퍼런스 전압이 공급되도록 하여, 상기 제2레퍼런스 셀에서 제공되는 상기 제2레퍼런스 전압과 상기 제1레퍼런스 전압과의 평균값을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1레퍼런스 셀에 상기 제2논리상태의 데이터를 저장하여 상기 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태를 변화시키는 레퍼런스 전압 제어부를 구비한다.
상기 제1레퍼런스 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터를 적어도 포함하며, 상기 제2레퍼런스 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터를 적어도 포함할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스전압을 공급하는 레퍼런스전압 공급장치의 구동방법은, 칩 셀렉터 신호가 인에이블되어 액티브 모드가 개시되는 단계와; 비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터를 레퍼런스 셀에 저장하여 상기 강유전체 커패시터의 분극상태를 변화시키는 단계와; 상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하는 단계와; 칩 셀렉터 신호가 디세이블되어 스탠바이 모드가 개시되는 단계와; 상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 레퍼런스 셀에 저장하여 상기 강유전체 커패시터의 분극상태를 다시 변화시키는 단계를 구비한다.
상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 커패시터보다 더 큰 값의 커패시턴스를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스와 스위칭 영역의 커패시턴스의 평균값을 레퍼런스전압으로 하여 공급하는 레퍼런스전압 공급장치의 구동방법은, 칩 셀렉터 신호가 인에이블되어 액티브 모드가 개시되는 단계와; 제1논리상태의 데이터인 비스위칭 커패시턴스에 상응하는 전압을 제1레퍼런스 전압으로 제공하기 위한 제1레퍼런스 셀에 제1논리 상태의 데이터를 저장하여 상기 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태를 변화시키는 단계와; 상기 제1레퍼런스 셀에서 여기되는 제1레퍼런스 전압과 상기 제1논리 상태와 반대되는 스위칭 커패시턴스에 상응하는 제2논리 상태의 데이터가 저장된 제2레퍼런스 셀에서 여기되는 제2레퍼런스 전압의 평균값을 레퍼런스 전압으로 공급하는 단계와; 칩 셀렉터 신호가 디세이블되어 스탠바이 모드가 개시되는 단계와; 상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 제1레퍼런스 셀에 저장하여 상기 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태를 다시 변화시키는 단계를 구비한다.
상기한 장치적 및 방법적 구성에 따르면, 안정된 레퍼런스전압의 공급을 통하여 반도체 소자의 신뢰성을 개선시킬 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 7 내지 도 10을 참조로 설명되어질 것이다.
도 7은 본 발명의 일 실시예에 따른 강유전체 커패시터의 비스위칭 커패시턴스만을 이용하는 레퍼런스전압 공급장치를 구비하는 강유전체 메모리장치의 블록도을 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 레퍼런스 전압 공급장치를 포함하는 강유전체 메모리 장치는 크게 복수 개의 강유전체 메모리 셀(MC)들을 갖는 메인 메모리 셀 어레이와, 레퍼런스 전압 공급 장치(110)와, 센스앰프(S/A)들을 포함한다.
상기 메인 메모리 셀 어레이는 상기 도 2와 같은 구조를 가지는 메모리 셀 들로 구성된다. 즉, 하나의 강유전체 캐패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀(MC)들이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 메모리 셀의 트랜지스터에는 하나의 워드라인(SWL0, SWL1, SWL2 또는 SWL3)이 연결되며, 각 메모리 셀의 강유전체 캐패시터의 일단에는 플레이트 라인(PL0)이 연결되고, 각 메모리 셀의 강유전체 캐패시터의 타단에는 액세스 트랜지스터를 통해 비트라인(BL0, BL1, BL2, BL3)이 연결된다.
상기 워드라인들(SWL0, SWL1, SWL2 및 SWL3)은 워드라인 선택 신호(S0, S1, S2 및 S3)를 검출하여 워드라인을 인에이블하는 각각의 워드라인 디코더 및 드라이버 회로(122a, 122b,122c,122d)와 연결되고, 상기 워드라인 디코더 및 드라이버 회로(122a, 122b,122c,122d)들은 메인 워드라인 신호(MWL0)에 의하여 워드라인 선택신호(S0, S1, S2 및 S3)를 공급받는다. 상기 플레이트 라인(PL0)은 플레이트 인에이블 신호에 응답하여 상기 플레이트 라인들(PL0)에 플레이트 라인 전압을 제공하는 플레이트 라인 드라이버 회로(124)에 공통 연결된다.
상기 레퍼런스 전압 공급 장치(110)는 레퍼런스 셀 어레이와, 레퍼런스 전압제어부인 레퍼런스 워드라인 디코더 및 드라이버 회로(112a,112b), 레퍼런스 플레이트 라인 드라이버 회로(114), 및 제어신호(REV)에 응답하는 제어트랜지스터들(N201,N202,N203,N204)을 포함한다.
상기 레퍼런스 셀 어레이를 구성하는 레퍼런스 셀(RC)은 하나의 강유전체 캐패시터와 하나의 액세스 트랜지스터로 구성되어, 강유전체 메인 메모리 셀(MC)의 구성과 동일 또는 유사한 구조를 갖는다. 상기 레퍼런스 셀(RC)은 하나의 제어트랜지스터를 더 추가하여 구성될 수 있으며 그 외에 다양한 방법에 의하여 구현될 수 있다.
레퍼런스 셀(RC)을 구성하는 강유전체 커패시터는 상기 메모리 셀(MC)을 구성하는 강유전체 커패시터보다 더 큰 커패시턴스를 갖는다.
상기 레퍼런스 셀 어레이는 상기 강유전체 메인 메모리 셀(MC)의 구성과 동일 또는 유사한 구조를 갖는 레퍼런스 셀(RC)들이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 레퍼런스 셀의 트랜지스터에는 각각 레퍼런스 워드라인(RSWL0, RSWL1)이 연결되고, 각 레퍼런스 셀의 강유전체 캐패시터의 일단에는 레퍼런스 플레이트 라인(RPL)이 연결되며, 각 레퍼런스 셀의 강유전체 캐패시터의 타단에는 액세스 트랜지스터를 통해 비트라인(BL0, BL1, BL2, BL3)이 연결된다.
상기 레퍼런스 전압 제어부에서는, 액티브 모드에서 상기 강유전체 커패시터의 비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터(예를 들면, 데이터 '0')를 저장한 후 상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1논리상태와 반대되는 제2논리상태의 데이터(예를 들면, 데이터 '1')를 상기 레퍼런스 셀에 저장한다.
상기 레퍼런스 워드라인 디코더 및 드라이버 회로들(112a,112b)은 상기 레퍼런스 워드라인들(RSWL0, RSWL1)과 연결되고, 레퍼런스 메인 워드라인 신호(RMWL) 및 워드라인 선택 신호(S0, S1, S2 또는 S3)에 응답하여 선택된 레퍼런스 워드라인들을 인에이블한다. 예컨대, 레퍼런스 메인 워드라인 신호(RMWL)가 “H”로 인가되고, 워드라인 선택신호(S0,S3)가 선택되면 상기 레퍼런스 워드라인 디코더 및 드라이버 회로(112b)는 레퍼런스 워드라인(RSWL1)을 인에이블한다.
상기 레퍼런스 플레이트 라인 드라이버 회로(114)는 레퍼런스 플레이트 라인 인에이블 신호에 응답하여 일정 레벨의 레퍼런스 플레이트 라인 전압을 상기 레퍼런스 플레이트 라인(RPL)들에 제공한다.
상기 제어트랜지스터 들(N201,N202,N203,N204)은 스탠바이 모드에서 상기 레퍼런스 셀에 제2논리 상태의 데이터를 저장하기 위하여 제어신호(REV)에 의하여 동작된다.
상기 센스앰프(S/A)들은 상기 메인 메모리 셀들(MC) 및 레퍼런스 셀들(RC)과 공통 연결된 비트라인들(BL0,BL1,BL2,BL3)과 대응되게 연결되고, 상기 메인 메모리 셀에 연결된 비트라인 전압 레벨과 상기 레퍼런스 셀에 연결된 레퍼런스 비트라인 전압 레벨을 비교하여 센싱함으로써 선택된 메인 메모리 셀의 데이터를 판독한다. 또한, 상기 센스앰프(S/A)들은 센스앰프 패스 신호(SA_PATH) 또는 상보 센스앰프 패스 신호(RSA_PATH)에 응답하여 센스앰프와 비트라인들을 연결하는 엔모스 트랜지스터에 연결되어 구성된다.
추가적으로 비트라인 프리차아지 신호(BL_PR,RBL_PR)에 응답하여 상기 비트라인들(BL0,BL1,BL2,BL3)을 프리차아지 시키기 위한 트랜지스터 들(N101,N102,N103,N104)이 구비될 수 있다.
도 8은 상기 도 7의 리드동작시의 동작 타이밍도를 나타낸 것이다.
이하에서는 도 7의 비트라인(BL0)에 연결되어 있는 메모리 셀(120)에 저장되어 있는 데이터를 리드하는 경우를 구간별로 설명하기로 한다. 여기서, 편의상 상기 메모리 셀(120)에 연결된 비트라인(BL0)을 정비트라인(BL)으로 칭하고 레퍼런스 셀(110a)이 연결된 비트라인(BL1)을 부비트라인(BLB)으로 칭하기로 한다. 상기 정비트라인(BL)은 리드하고자 선택된 메모리 셀(MC)에 연결된 비트라인을 말하며 부비트라인(BLB)은 상기 선택된 메모리 셀(MC)에 대응하여 레퍼런스 전압을 제공하기 위한 레퍼런스 셀(RC)이 연결된 비트라인을 말한다.
도 7 및 도 8에 도시된 바와 같이, 칩 셀렉터 신호(CS)가 인에이블 되기 전에는 스탠바이 모드로써 메모리 셀(120)에 연결된 정비트라인(BL) 및 레퍼런스 셀(110a)에 연결된 부비트라인(BLB)의 프리차아지 신호(BL_PR)가 인에이블되어 비트라인들(BL.BLB)을 프리차아지한다.
구간 "Ⅰ'"에서는 칩 셀렉터 신호(CS)가 인에이블 되면 액티브 모드가 개시되고, 상기 레퍼런스 셀(110a)에 제1논리 상태의 데이터를 저장하기 위한 동작이 행해진다. 우선 레퍼런스 워드라인(RSWL1)이 인에이블 되어 레퍼런스 셀(RSWL1)을 선택하고 정비트라인(BL) 및 부 비트라인(BLB)이 프리차아지된 상태에서 레퍼런스 플레이트 라인이 인에이블 되었다가 일정시간 경과후에 디세이블 됨에 의하여 상기 레퍼런스 셀(110a)에 상기 제1논리 상태의 데이터가 저장되게 된다.
상기 레퍼런스 셀에 상기 제1논리 상태의 데이터를 저장하는 동작은 비트라인에 펄스를 인가하는 등의 다양한 방법에 의하여 행해질 수 있다. 또한, 상기 레 퍼런스 셀에 제1논리 상태의 데이터를 저장하는 상기 구간 "Ⅰ'"에서의 동작은 레퍼런스 셀 어레이의 선택된 메모리 블록(block)이 바뀌는 경우에만 한번씩 행해지도록 할 수 있다.
구간 "Ⅰ"에서는 비트라인(BL) 및 부비트라인(BLB) 프리차아지 신호(BL_PR,RBL_PR)는 디세이블(disable)된다. 이와 동시에 정센스앰프 및 부센스앰프 패스 신호(SA_PATH, RSA_PATH)가 인에이블(enable)되어 상기 비트라인들(BL.BLB)과 센스앰프(S/A)는 전기적으로 연결된다. 그리고, 메인 워드라인 신호(MWL0) 및 워드라인 선택신호(S0) 신호가 인에이블 되어 인가됨에 따라, 워드라인 디코더 및 드라이버 회로(122a)에 의하여 워드라인(SWL0)이 선택되어 인에이블 된다. 또한, 상기 워드라인 선택신호(S0)에 의하여 레퍼런스 워드라인 디코더 및 드라이버 회로(112b)가 선택되어 레퍼런스 워드라인(RSWL1)이 인에이블 된다.
구간 "Ⅱ"에서는 플레이트 라인(PL0) 및 레퍼런스 플레이트 라인(RPL)이 일정레벨의 전압으로 인에이블 된다. 여기서 상기 레퍼런스 플레이트 라인(RPL)의 전압 레벨을 조절함에 의하여 상기 레퍼런스 셀(110a)에서 여기되는 레퍼런스 전압의 레벨을 조절할 수 있다.
이후에 선택된 메인 메모리 셀(120)의 데이터에 대응되는 전압(Data"1" 또는 Data"0")이 정비트라인(BL)에 여기되고, 레퍼런스 셀(110a)이 연결된 부비트라인(BLB)에 레퍼런스 전압이 제공된다. 상기 레퍼런스 전압은 상기 레퍼런스 셀(110a)의 제1논리 상태의 데이터에 상응하는 전압이다.
상기 레퍼런스 전압은 상기 메모리 셀(120)에 저장될 수 있는 데이터인 데이 터 "0" 또는 데이터 "1"에 상응하는 전압들의 중간값 정도로 설정될 수 있으며, 이는 상기 레퍼런스 셀(110a)을 구성하는 강유전체 커패시터의 커패시턴스의 값이 메모리 셀(120)을 구성하는 강유전체 커패시터의 커패시턴스 값보다 크기 때문에 상기 레퍼런스 플레이트 라인(RPL)의 전압레벨을 조절하거나 기타의 제어방법에 의하여 가능하다.
구간 "Ⅲ"에서는, 센스앰프 인에이블 신호(SAEN)에 응답하여 센스앰프(S/A)에서 비트라인들(BL0, BL1)의 전압차를 센싱하여 증폭한다.
상기 센스 앰프(S/A)의 증폭작용에 의하여 데이터 "0"이 센싱된 경우에는 정비트라인(BL)의 전압은 접지전압으로 되고 부 비트라인(BLB)의 전압은 전원전압의 레벨을 가진다. 또한, 데이터"1"이 센싱된 경우에는 정비트라인(BL)의 전압은 전원전압의 레벨을 가지게되고 부비트라인(BLB)의 전압을 접지전압의 레벨을 가지게 된다.
구간 "Ⅳ"에서는, 부센스앰프 패스 신호(RSA_PATH)가 디세이블되어 상기 센스앰프와 부비트라인(BLB)이 차단되고, 부비트라인 프리챠지 신호(RBL_PR)가 인에이블되어 부비트라인(BLB)을 접지시킴으로써 선택된 레퍼런스 셀(110a)의 데이터가 역전되는 현상을 방지한다.
구간 "Ⅴ"에서는 레퍼런스 플레이트 라인(RPL) 및 상기 플레이트 라인(PL0)이 디세이블 되고 된 후에 워드라인(SWL0) 디세이블되어 상기 메모리 셀(120)의 데이터는 원래의 데이터로 복귀하게 된다. 또한 레퍼런스 워드라인(RSWL1)도 디세이블 된다. 그리고, 정비트라인 프리차아지 신호(BL_PR)가 인에이블되고 센스앰프 인 에이블 신호(SAEN)는 디세이블 된다. 이후에 칩 셀렉터 신호(CS)는 디세이블 되게 된다. 이상의 동작에 의하여 액티브 모드에서의 동작이 수행된다.
구간 "Ⅴ'"에서는 칩 셀렉터 신호가 디세이블 됨에 따라 스탠바이모드가 개시된다.
스탠바이 모드가 개시되면, 정 비트라인 프리차아지신호(BL_PR) 및 부비트라인 프리차아지신호(RBL_PR)가 다시 인에이블 되고, 이후에 레퍼런스 워드라인(RSWL1)이 인에이블된다. 다음으로, 제어신호(REV)가 인에이블 되어 제어트랜지스터 (N201,N202,N203,N204)가 동작되어 상기 정비트라인(BL) 및 부비트라인(BLB)의 레벨이 전원전압 레벨이 되게 된다. 이에 따라 상기 레퍼런스 셀(110a)에는 상기 제1논리 상태에 반대되는 제2논리 상태의 데이터가 저장되게 된다.
이 상태에서 일정시간 경과후에 상기 제어신호(REV)가 디세이블 되고 이에따라 상기 정비트라인 프리차아지신호(BL_PR) 및 부비트라인 프리차아지신호(RBL_PR)가 다시 디세이블 된다.
이상의 동작에 의하여 상기 도 7에 도시된 바와 같은 반도체 메모리 장치에서의 리드동작이 완료되게 된다. 상기의 반도체 메모리 장치에서의 레퍼런스 전압 공급장치에서는 레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태가 오랜시간동안 일정하게 유지되는 것을 방지하여 강유전체 커패시터의 임프린트 현상을 방지 또는 최소화할 수 있어 안정된 레퍼런스 전압의 공급이 가능하다.
반면, 워드라인 선택신호(S0) 대신에 워드라인 선택신호(S1)가 선택된 경우에는 정비트라인(BL)이 비트라인(BL1)이 되어 메인 메모리 셀의 데이터가 여기되 고, 비트라인(BL0)가 부비트라인(BLB)이 되어 레퍼런스 전압이 여기되게 된다.
도 9는 본 발명의 일 실시예에 따른 비스위칭 커패시턴스와 스위칭 커패시턴스를 이용하는 레퍼런스 공급장치를 포함하는 강유전체 메모리 장치의 블록도를 나타낸 것이다.
도 9에 도시된 바와 같이, 본 발명의 실시예에 따른 레퍼런스 전압 공급장치를 포함하는 강유전체 메모리 장치는 크게 복수 개의 강유전체 메모리 셀(MC)들을 갖는 메인 메모리 셀 어레이와, 레퍼런스 전압 공급 장치(130)와, 센스앰프(S/A)들을 포함한다.
상기 메인 메모리 셀 어레이는 상기 도 2와 같은 구조를 가지는 메모리 셀 들로 구성된다. 즉, 하나의 강유전체 캐패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀(MC)들이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 메모리 셀의 트랜지스터에는 하나의 워드라인(SWL0, SWL1, SWL2 또는 SWL3)이 연결되며, 각 메모리 셀의 강유전체 캐패시터의 일단에는 플레이트 라인(PL0)이 연결되고, 각 메모리 셀의 강유전체 캐패시터의 타단에는 액세스 트랜지스터를 통해 비트라인(BL0, BL1, BL2, BL3)이 연결된다.
상기 워드라인들(SWL0, SWL1, SWL2 및 SWL3)은 워드라인 선택 신호(S0, S1, S2 및 S3)를 검출하여 워드라인을 인에이블하는 각각의 워드라인 디코더 및 드라이버 회로(142a,142b,142c,142d)와 연결되고, 상기 워드라인 디코더 및 드라이버 회로(142a,142b,142c,142d)들은 메인 워드라인 신호(MWL0)에 의하여 워드라인 선택신호(S0, S1, S2 및 S3)를 공급받는다. 상기 플레이트 라인(PL0)은 플레이트 인에이 블 신호에 응답하여 상기 플레이트 라인들(PL0)에 플레이트 라인 전압을 제공하는 플레이트 라인 드라이버 회로(144)에 공통 연결된다.
상기 레퍼런스 전압 공급 장치(130)는 레퍼런스 셀 어레이와, 레퍼런스 전압을 제공하기 위한 레퍼런스 전압 제어부인 레퍼런스 워드라인(RSWL0)에 레퍼런스 워드라인 인에이블 신호를 제공하는 레퍼런스 워드라인 디코더 및 드라이버 회로(132)와 레퍼런스 플레이트 라인(RPL)에 레퍼런스 플레이트 라인 인에이블 신호를 제공하는 레퍼런스 플레이트 라인 드라이버(134)를 포함한다. 또한, 각종 제어신호들(RP0,RP1,RS,REV,EQ)을 발생시키는 회로들을 포함한다.
상기 레퍼런스 셀 어레이는 상기 메인 메모리 셀의 구성과 동일 또는 유사한 구조를 갖는 레퍼런스 셀들(130a)이 행과 열의 교차점에 배열되어 구성된다. 여기서 상기 비트라인 (BL1,BL3)에 연결되는 레퍼런스 셀은 도시되지 아니하였다.
상기 레퍼런스 셀 어레이를 구성하는 레퍼런스 셀(130a)은 하나의 강유전체 커패시터(CREF0), 하나의 액세스 트랜지스터(N133) 및 하나의 제어트랜지터(N134)를 구비하여 비스위칭 커패시턴스에 상응하는 전압을 비트라인(BL2)으로 제공하는 제1레퍼런스 셀(133a)과, 하나의 강유전체 커패시터(CREF1), 하나의 액세스 트랜지스터(N31) 및 하나의 제어 트랜지터(N32)를 구비하여 스위칭 커패시턴스에 상응하는 전압을 비트라인(BL0)으로 제공하는 제2레퍼런스 셀(131a)을 구비한다.
상기 제1레퍼런스 셀(133a) 및 제2레퍼런스 셀(131a)을 구성하는 강유전체 커패시터(CREF1,CREF0)와 상기 액세스 트랜지스터(N131,N133)는 강유전체 메인 메모리 셀(MC)의 구성과 동일 또는 유사한 구조로써 레퍼런스 워드라인(RSWL0) 및 레퍼런스 플레이트 라인(RPL)에 연결된다. 즉, 각각의 액세스 트랜지스터(N131,N133)에는 레퍼런스 워드라인(RSWL0)이 연결되고, 각 레퍼런스 셀(RC)의 강유전체 커패시터의 일단에는 레퍼런스 플레이트 라인(RPL)이 연결되며, 각 레퍼런스 셀(RC)의 강유전체 커패시터의 타단은 액세스 트랜지스터를 통해 비트라인(BL0,BL2)에 연결된다.
상기 제어 트랜지스터(N132,N134)는 제어신호(RP0,RP1)에 의해 제어되며, 제1레퍼런스 셀(133a)을 구성하는 제어트랜지스터(N134)는 일단이 레퍼런스 플레이트 라인(RPL)에 연결된 강유전체 커패시터(CREF0)의 타단과 제어신호(REV)가 인가되는 라인사이에 연결되며, 제2레퍼런스 셀(131a)을 구성하는 제어트랜지스터(N132)는 일단이 레퍼런스 플레이트 라인(RPL)에 연결된 강유전체 커패시터(CREF1)의 타단과 제어신호(RS)가 인가되는 라인 사이에 연결된다.
상기 레퍼런스 워드라인 디코더 및 드라이버 회로(132)는 상기 레퍼런스 워드라인(RSWL0)과 연결되고, 레퍼런스 메인 워드라인 신호(RMWL) 및 워드라인 선택 신호(S1,S2)에 응답하여 선택된 레퍼런스 워드라인들을 인에이블한다. 예컨대, 레퍼런스 메인 워드라인 신호(RMWL)가 “H”로 인가되고, 워드라인 선택신호(S1,S2)가 선택되면 상기 레퍼런스 워드라인 디코더 및 드라이버 회로(132)는 레퍼런스 워드라인(RSWL0)을 인에이블한다.
상기 레퍼런스 플레이트 라인 드라이버 회로(134)는 레퍼런스 플레이트 라인 드라이버 인에이블 신호에 응답하여 일정 레벨의 레퍼런스 플레이트 라인 인에이블 신호를 상기 레퍼런스 플레이트 라인(RPL)들에 제공한다.
상기 제어신호(EQ)는 제어트랜지스터(N109)을 제어하여 상기 레퍼런스 셀(130a)에서 상기 비트라인(BL0,BL2)을 통하여 제공되는 레퍼런스 전압의 평균값을 구하여 상기 센스앰프(S/A)에 제공되도록 한다.
상기 레퍼런스 전압 제어부에서는, 제1논리상태의 데이터인 비스위칭 커패시턴스에 상응하는 전압을 제1레퍼런스 전압으로 제공하기 위한 제1레퍼런스 셀(133a)과, 상기 제1논리 상태와 반대되는 제2논리 상태의 데이터가 저장되어 스위칭 커패시턴스에 상응하는 전압을 제2레퍼런스 전압으로 제공하는 제2레퍼런스 셀(131a)을 제어한다. 즉, 제2레퍼런스 셀(131a)에는 제2논리 상태의 데이터가 저장된 상태에서, 액티브 모드에서는 상기 제1레퍼런스 셀(133a)에 상기 제1논리 상태의 데이터를 저장한 후 상기 제1레퍼런스 전압과 상기 제2레퍼런스 전압의 평균값을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1레퍼런스 셀(133a)에 상기 제2논리상태의 데이터를 저장하도록 제어한다.
상기 센스앰프(S/A)들은 상기 메인 메모리 셀들(MC) 및 레퍼런스 셀들과 공통 연결된 비트라인들(BL0,BL1,BL2,BL3)과 대응되게 연결되고, 상기 메인 메모리 셀에 연결된 비트라인 전압 레벨과 상기 레퍼런스 셀에 연결된 레퍼런스 비트라인 전압 레벨을 비교하여 센싱함으로써 선택된 메인 메모리 셀의 데이터를 판독한다. 또한, 상기 센스앰프(S/A)들은 센스앰프 패스 신호(SA_PATH)에 응답하여 센스앰프와 비트라인들을 연결하는 엔모스 트랜지스터에 연결되어 구성된다.
추가적으로 비트라인 프리차아지 신호(BL_PR,RBL_PR)에 응답하여 상기 비트 라인들(BL0,BL1,BL2,BL3)을 프리차아지 시키기 위한 트랜지스터 들(N105,N106,N107,N108)이 구비될 수 있다.
도 10은 상기 도 9의 반도체 메모리 장치에서 메인 메모리 셀에 데이터를 리드하기 위한 동작 타이밍도를 나타낸 것이다.
이하에서는 상기 도 9의 비트라인(BL1)에 연결되어 있는 메모리 셀(140)에 저장되어 있는 데이터를 리드하는 경우를 구간별로 설명하기로 한다. 편의상 상기 메모리 셀(140)에 연결된 비트라인(BL1)을 정비트라인(BL)으로 칭하고 레퍼런스 셀(130a)이 연결된 비트라인(BL0,BL2)을 부비트라인(BLB)으로 칭하기로 한다. 여기서 상기 정비트라인(BL)은 리드하고자 선택된 메모리 셀(MC)에 연결된 비트라인을 말하며 부비트라인(BLB)은 상기 선택된 메모리 셀(MC)에 대응하여 레퍼런스 전압을 제공하기 위한 레퍼런스 셀이 연결된 비트라인을 말한다.
도 9 및 도 10에 도시된 바와 같이, 칩 셀렉터 신호가 인에이블 되기 전에는 스탠바이 모드로써 메모리 셀(140)에 연결된 정비트라인(BL) 및 레퍼런스 셀(130a)에 연결된 부비트라인(BLB)의 프리차아지 신호(BL_PR)가 인에이블되어 비트라인들(BL.BLB)을 프리차아지한다.
구간 "Ⅰ'"에서는 우선 칩 셀렉터 신호(CS)가 인에이블 되어 액티브 모드가 개시되고, 상기 제1레퍼런스 셀(133a)에 제1논리 상태의 데이터를 저장하기 위한 동작이 행해진다. 정비트라인(BL) 및 부 비트라인(BLB)이 프리차아지된 상태에서 제어신호(RP0)가 인에이블 되고 레퍼런스 플레이트 라인(RPL)이 인에이블 된다. 이후 일정시간 경과 후에 상기 제어신호(RP0) 및 레퍼런스 플레이트 라인(RPL)이 디 세이블 됨에 의하여 상기 레퍼런스 셀(130a)에 상기 제1논리 상태의 데이터가 저장되게 된다.
상기 제1레퍼런스 셀(133a)에 상기 제1논리 상태의 데이터를 저장하는 동작은 본 발명의 실시예와는 달리 비트라인에 펄스를 인가하는 등의 다양한 방법에 의하여 행해질 수 있다. 또한, 상기 제1레퍼런스 셀(133a)에 제1논리 상태의 데이터를 저장하는 상기 구간 "Ⅰ'"에서의 동작은 레퍼런스 셀 어레이의 선택된 메모리 블록(block)이 바뀌는 경우에만 한번씩 행해지도록 할 수 있다.
구간 "Ⅰ"에서는 종래와 같이 리드동작이 개시된다. 비트라인 프리차아지 신호(BL_PR)는 디세이블(disable)되고, 이와 동시에 센스앰프 패스 신호(SA_PATH)가 인에이블(enable)되어 상기 비트라인들(BL.BLB)과 센스앰프(S/A)는 전기적으로 연결된다. 그리고, 메인 워드라인 신호(MWL0) 및 워드라인 선택신호(S1) 신호가 인에이블 되어 인가됨에 따라, 워드라인 디코더 및 드라이버 회로(142b)에 의하여 워드라인(SWL1)이 선택되어 인에이블 된다. 또한, 상기 워드라인 선택신호(S1)에 의하여 레퍼런스 워드라인 디코더 및 드라이버 회로(132)가 선택되어 레퍼런스 워드라인(RSWL0)이 인에이블 된다.
구간 "Ⅱ"에서는 플레이트 라인(PL0) 및 레퍼런스 플레이트 라인(RPL)이 일정레벨의 전압으로 인에이블 된다. 선택된 메인 메모리 셀(140)의 데이터에 대응되는 전압(Data'1' 또는 Data'0')이 정비트라인(BL)에 여기되고, 레퍼런스 셀(130a)이 연결된 부비트라인(BLB)에 레퍼런스 전압이 제공된다. 여기서 상기 제1레퍼런스 셀(133a)에서 제공되는 비스위칭 커패시턴스에 상응되는 제1레퍼런스 전압은 비트 라인(BL2)에 제공되고 상기 제2레퍼런스 셀(131a)에서 제공되는 스위칭 커패시턴스에 상응되는 제2레퍼런스 전압은 비트라인(BL0)에 제공된다. 상기 레퍼런스 전압이 부비트라인(BLB)에 제공되면 제어신호(EQ)가 인에이블 되어 상기 제어트랜지스터(N109)를 동작시킴에 의하여 상기 부 비트라인(BLB)인 비트라인들(BL0,BL2)에 제공되는 각 레퍼런스 전압의 평균값을 상기 부비트라인(BLB)에 제공한다. 이후 상기 제어신호(EQ)는 디세이블 된다.
구간 "Ⅲ" 및 구간 "Ⅳ"에서는, 센스 앰프 인에이블 신호(SAEN)에 의하여 센스앰프(S/A)가 구동되어 레퍼런스 전압을 기준으로 하여 상기 메모리 셀(140)의 데이터를 센싱하여 증폭하게 된다. 상기 센스 앰프(S/A)의 증폭작용에 의하여 데이터 "0"이 센싱된 경우에는 정비트라인(BL)의 전압은 접지전압으로 되고 부 비트라인(BLB)의 전압은 전원전압의 레벨을 가진다. 또한, 데이터"1"이 센싱된 경우에는 정비트라인(BL)의 전압은 전원전압의 레벨을 가지게되고 부비트라인(BLB)의 전압을 접지전압의 레벨을 가지게 된다.
구간 "Ⅴ"에서는 상기 레퍼런스 플레이트 라인(RPL) 및 상기 플레이트 라인(PL0)이 디세이블 되고 일정시간 경과후에 워드라인(SWL1)이 디세이블되어 상기 메모리 셀(140)의 데이터는 원래의 데이터로 복귀하게 된다. 또한, 상기 레퍼런스 워드라인(RSWL0)이 디세이블 되고 제어신호들(RP0,RP1)이 인에이블 되어 상기 제어트랜지스터들(N132,N134)을 구동시키며, 제어신호(REV)는 디세이블 상태를 유지한 상태에서 제어신호(RS)가 인에이블 된다. 상기와 같은 제어신호들(RP0,RP1,RS)은 일정시간 경과 후에 다시 디세이블 되며, 이에 의하여 상기 제1레퍼런스 셀(133a)에 는 비스위칭 커패시턴스에 상응하는 제1논리 상태의 데이터가 유지되고, 제2레퍼런스 셀(131a)에는 스위칭 커패시턴스에 상응하는 제2논리 상태의 데이터가 유지되게 된다. 이후 상기 워드라인(SWL1)이 디세이블됨과 동시에 비트라인 프리차아지 신호(BL_PR)가 인에이블되고 센스앰프 인에이블 신호(SAEN)는 디세이블 된다. 이상의 동작에 의하여 액티브 모드에서의 동작이 수행된다.
구간 "Ⅴ'"에서는 칩 셀렉터 신호가 디세이블 됨에 따라 스탠바이모드가 개시된다.
스탠바이 모드가 개시되면, 제어신호(RP0)가 인에이블 되고 제어신호(REV)가 인에이블 되어 일정시간 경과후에 다시 디세이블 됨에 의하여 상기 제1레퍼런스 셀(133a)에 제2논리 상태의 데이터를 저장한다.
이상의 동작에 의하여 상기 도 9에 도시된 바와 같은 반도체 메모리 장치에서의 리드동작이 완료되게 된다. 상기의 반도체 메모리 장치에서의 레퍼런스 전압 공급장치에서는 비스위칭 커패시턴스를 이용하는 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태가 오랜시간동안 일정하게 유지되는 것을 방지하여 강유전체 커패시터의 임프린트 현상을 방지 또는 최소화할 수 있어 안정된 레퍼런스 전압의 공급이 가능하다.
반면, 워드라인 선택신호(S1) 대신에 다른 워드라인 선택신호(S0,S2,S4)가 선택된 경우에는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 용이하게 정비트라인 및 부 비트라인이 구별될 수 있을 것이다.
본 발명의 일 실시예에서는, 도 1의 히스테리시스 루프의 상태점(B)에 데이 터 "0"이 대응되고, 상태점(D)에 데이터 "1"이 대응되는 경우를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 상태점(B)에 데이터 "1"이 대응되고 상태점(D)에 데이터 "0"이 대응되도록 할 수 있다. 또한, 본 발명의 실시예에서는 본 발명에 따른 레퍼런스 공급장치 및 그의 구동방법에 대하여 강유전체 메모리장치에 적용된 경우만을 설명하였으나 DRAM 이나 기타 반도체 메모리 장치에 적용될 수 있음은 당연한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 액티브 모드에서는 통상적인 리드 동작의 개시에 앞서서 비스위칭 커패시턴스에 상응하는 레퍼런스 전압을 공급하는 레퍼런스 셀에 제1논리 상태의 데이터를 저장하도록 하고, 스탠바이 모드에서는 제2논리 상태의 데이터를 저장하도록 함에 의하여 레퍼런스 셀을 구성하는 강유전체 커패시터의 임프린트 현상을 방지 또는 최소화하여 안정된 레퍼런스 전압을 공급함에 의하여 소자의 신뢰성을 개선시킬 수 있게 된다.

Claims (15)

  1. 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스전압을 공급하는 레퍼런스전압 공급장치에 있어서:
    강유전체 커패시터와 액세스 트랜지스터를 포함하여 구성되는 레퍼런스 셀과;
    상기 레퍼런스 셀을 구성하는 상기 액세스 트랜지스터를 제어하는 레퍼런스 워드라인과;
    상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일 단자에 연결되는 레퍼런스 플레이트 라인과;
    상기 레퍼런스 셀의 데이터에 상응하는 레퍼런스 전압이 여기되는 비트라인과;
    액티브 모드에서는 상기 강유전체 커패시터의 비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터를 상기 레퍼런스 셀에 저장한 후 상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 레퍼런스 셀에 저장하여 동작모드에 따라 상기 강유전체 커패시터의 분극상태를 변화시키는 레퍼런스 전압 제어부를 구비함을 특징으로 하는 레퍼런스 전압 공급장치.
  2. 제1항에 있어서, 상기 레퍼런스 전압 제어부는
    상기 레퍼런스 워드라인을 통하여 상기 레퍼런스 셀을 제어하는 레퍼런스 워드라인 디코더 및 드라이버회로와;
    상기 레퍼런스 플레이트 라인을 통하여 상기 레퍼런스 셀을 제어하는 레퍼런스 플레이트 라인 드라이버 회로를 구비함을 특징으로 하는 레퍼런스 전압 공급장치.
  3. 제2항에 있어서,
    상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터는 상기 액세스 트랜지스터와 상기 레퍼런스 플레이트 라인 사이에 연결되며, 상기 액세스 트랜지스터는 상기 강유전체 커패시터와 상기 비트라인 사이에 연결됨을 특징으로 하는 레퍼런스전압 공급장치.
  4. 제3항에 있어서,
    상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 커패시터보다 더 큰 값의 커패시턴스를 가짐을 특징으로 하는 레퍼런스전압 공급장치.
  5. 제4항에 있어서,
    상기 레퍼런스 셀에서 공급되는 레퍼런스전압은, 상기 메모리 셀에서 데이터가 상기 메모리 셀에 연결된 비트라인에 여기됨과 동시에 상기 레퍼런스 셀에 연결된 비트라인에 여기되어 공급됨을 특징으로 하는 레퍼런스전압 공급장치.
  6. 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스와 스위칭 영역의 커패시턴스의 평균값을 레퍼런스전압으로 하여 공급하는 레퍼런스전압 공급장치에 있어서:
    제1논리상태의 데이터인 비스위칭 커패시턴스에 상응하는 전압을 제1레퍼런스 전압으로 제공하기 위한 제1레퍼런스 셀과, 상기 제1논리 상태와 반대되는 제2논리 상태의 데이터가 저장되어 스위칭 커패시턴스에 상응하는 전압을 제2레퍼런스 전압으로 제공하는 제2레퍼런스 셀을 포함하는 레퍼런스 셀과;
    상기 레퍼런스 셀을 구성하는 액세스 트랜지스터들을 제어하는 레퍼런스 워드라인과;
    상기 레퍼런스 셀을 구성하는 강유전체 커패시터들의 일 단자에 연결되는 레퍼런스 플레이트 라인과;
    상기 제1레퍼런스 전압 및 상기 제2레퍼런스 전압이 여기되는 비트라인들과;
    액티브 모드에서는 상기 제1레퍼런스 셀에 상기 제1논리 상태의 데이터를 저장하고 이에 상응하는 제1레퍼런스 전압이 공급되도록 하여, 상기 제1레퍼런스 전압과 상기 제2레퍼런스 셀에서 제공되는 상기 제2레퍼런스 전압의 평균값을 레퍼런스 전압으로 공급하고, 스탠바이 모드에서는 상기 제1레퍼런스 셀에 상기 제2논리상태의 데이터를 저장하여 상기 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태를 변화시키는 레퍼런스 전압 제어부를 구비함을 특징으로 하는 레퍼런스 전압 공급장치.
  7. 제6항에 있어서, 상기 레퍼런스 전압 제어부는
    상기 레퍼런스 워드라인을 통하여 상기 레퍼런스 셀을 제어하는 레퍼런스 워드라인 디코더 및 드라이버회로와;
    상기 레퍼런스 플레이트 라인을 통하여 상기 레퍼런스 셀을 제어하는 레퍼런스 플레이트 라인 드라이버 회로를 구비함을 특징으로 하는 레퍼런스 전압 공급장치.
  8. 제7항에 있어서,
    상기 제1레퍼런스 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터를 적어도 포함하며, 상기 제2레퍼런스 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터를 적어도 포함함을 특징으로 하는 레퍼런스전압 공급장치.
  9. 제8항에 있어서,
    상기 레퍼런스 셀에서 공급되는 레퍼런스전압은, 상기 메모리 셀에서 데이터가 상기 메모리 셀에 연결된 비트라인에 여기됨과 동시에 상기 레퍼런스 셀에 연결된 비트라인들에 여기되어 공급됨을 특징으로 하는 레퍼런스전압 공급장치.
  10. 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스전압을 공급하는 레퍼런스전압 공급장치의 구동방법에 있어서:
    칩 셀렉터 신호가 인에이블되어 액티브 모드가 개시되는 단계와;
    비스위칭 영역의 커패시턴스에 상응하는 제1논리 상태의 데이터를 레퍼런스 셀에 저장하여 상기 강유전체 커패시터의 분극상태를 변화시키는 단계와;
    상기 제1논리상태의 데이터에 상응하는 전압을 레퍼런스 전압으로 공급하는 단계와;
    칩 셀렉터 신호가 디세이블되어 스탠바이 모드가 개시되는 단계와;
    상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 레퍼런스 셀에 저장함에 의해 상기 강유전체 커패시터의 분극상태를 다시 변화시키는 단계를 구비함을 특징으로 하는 레퍼런스 전압 공급장치의 구동방법.
  11. 제10항에 있어서,
    상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 커패시터보다 더 큰 값의 커패시턴스를 가짐을 특징으로 하는 레퍼런스전압 공급장치의 구동방법.
  12. 제11항에 있어서,
    상기 레퍼런스 셀에서 공급되는 레퍼런스전압은, 상기 메모리 셀에서 데이터가 상기 메모리 셀에 연결된 비트라인에 여기됨과 동시에 상기 레퍼런스 셀에 연결된 비트라인에 여기되어 공급됨을 특징으로 하는 레퍼런스전압 공급장치의 구동방법.
  13. 메모리 셀의 데이터를 리드하기 위해, 강유전체 커패시터의 비스위칭 영역의 커패시턴스와 스위칭 영역의 커패시턴스의 평균값을 레퍼런스전압으로 하여 공급하는 레퍼런스전압 공급장치의 구동방법에 있어서:
    칩 셀렉터 신호가 인에이블되어 액티브 모드가 개시되는 단계와;
    제1논리상태의 데이터인 비스위칭 커패시턴스에 상응하는 전압을 제1레퍼런스 전압으로 제공하기 위한 제1레퍼런스 셀에 제1논리 상태의 데이터를 저장하여 상기 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태를 변화시키는 단계와;
    상기 제1레퍼런스 셀에서 여기되는 제1레퍼런스 전압과 상기 제1논리 상태와 반대되는 스위칭 커패시턴스에 상응하는 제2논리 상태의 데이터가 저장된 제2레퍼런스 셀에서 여기되는 제2레퍼런스 전압의 평균값을 레퍼런스 전압으로 공급하는 단계와;
    칩 셀렉터 신호가 디세이블되어 스탠바이 모드가 개시되는 단계와;
    상기 제1논리상태와 반대되는 제2논리상태의 데이터를 상기 제1레퍼런스 셀에 저장함에 의해 상기 제1레퍼런스 셀을 구성하는 강유전체 커패시터의 분극상태를 다시 변화시키는 단계를 구비함을 특징으로 하는 레퍼런스 전압 공급장치의 구동방법.
  14. 상기 제1레퍼런스 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터를 적어도 포함하며, 상기 제2레퍼런스 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터를 적어도 포함함을 특징으로 하는 레퍼런스전압 공급장치의 구동방법.
  15. 제14항에 있어서,
    상기 레퍼런스 셀에서 공급되는 레퍼런스전압은, 상기 메모리 셀에서 데이터가 상기 메모리 셀에 연결된 비트라인에 여기됨과 동시에 상기 레퍼런스 셀에 연결된 비트라인들에 여기되어 공급됨을 특징으로 하는 레퍼런스전압 공급장치의 구동방법.
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