JP3917299B2 - 強誘電体メモリ装置及びそのデータ保護方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ装置に関するものであり、詳しくはスイッチングトランジスターと強誘電体キャパシターで構成されたメモリセルを具備した強誘電体メモリ装置及びそれのデータ保護方法に関するものである。
【０００２】
【従来の技術】
最近（ｒｅｃｅｎｔｌｙ）、電源オフする時までもデータを維持する機能を持つ不揮発性メモリはヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すＰＺＴのような強誘電物質の使用を通じて実現されてきた。メモリセルにそのような強誘電物質を使用するにより、不揮発性メモリは簡単な構造で具現されている。強有電体ラムメモリ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は不揮発性の特性を持ち、高速低電圧動作が可能できるので、多くのメモリチップメーカーの関心と競争が高まっている。
【０００３】
強誘電体キャパシターＣFとスイッチングトランジスターＴｒで構成されたメモリセルは強誘電体キャパシター（ＣF：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｃａｐａｃｉｔｏｒ）の電気的分極状態によりデータの論理的状態（’１’あるいは’０’）を貯蔵する。強誘電体キャパシターＣFの両断に電圧が印加される時、電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）の方向により強誘電物質が分極（ｐｏｌａｒｉｚａｔｉｏｎ）され、そのような分極状態が変わるスイッチングスレショルド電圧（ｓｗｉｔｃｈｉｎｇ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を強制電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）とする。そして、メモリセルに貯蔵されたデータを読出するためには強誘電体キャパシターＣFの両断電極に電圧差を印加してビットラインに励起される電荷量の変化にメモリセルに貯蔵されたデータの状態を感知する。
【０００４】
前記した応用の幾つの例が日本特許ＮＯｓ．６３−２０１９９８ａｎｄ１−１５８６９１に、そして、論文ー”Ａ ２５６Ｋｂ Ｎｏｎーｖｏｌａｔｉｌｅ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ ａｔ ３Ｖ ａｎｄ １００ｎｓ”（ＩＳＳＣＣ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ。２６８−２６９、１９９４，２月）ーに掲載された。
【０００５】
図１は１Ｔ／１Ｃ強誘電体メモリセルを示す。メモリセルＭＣはスイッチングトランジスターＴｒと強誘電体キャパシターＣF（１ビット当１−トランジスター及び１ーキャパシター：１Ｔ／１Ｃ）から構成される。スイッチングトランジスターＴｒは共有電体キャパシターＣFの一つの電極とビットラインＢＬに各々接続された二つの主電極、すなわち、ドレーン電極とソース電極を持ち、ワードラインＷＬに接続されたゲート電極を持つ。強誘電体キャパシターＣFの他の電極はプレートラインＰＬに接続される。
【０００６】
メモリセルＭＣの読出／書込動作は図２及び図３を参照して説明される。図２及び図３に図示されたように、強誘電体キャパシターＣFはそれの両断電圧に対してヒステリシス特性を示す。それで、１−ビットデータはＶ＝０である時、状態点（ｓｔａｔｅ ｐｏｉｎｔｓ）ａ及びｅの間の分極Ｐ差として強誘電体キャパシターＣF に貯蔵される。特に、１−ビットデータの値である’１’及び’０’は分極状態点ａ及びｅ各々に対応する。この関係は次の例で利用される。
【０００７】
図２に図示されたように、分極状態が点ａにある強誘電体キャパシターＣFにデータ’１’が貯蔵されていると仮定する。スイッチングトランジスターＴｒが高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬに印加されるにより、導電ＯＮになり、陰の電圧−ＶｅがビットラインＢＬとプレートラインＰＬを通じて強誘電体キャパシターＣFに印加される時、強誘電体キャパシターＣFの分極Ｐは状態点ａで状態点ｂ及びｃを通じて状態点ｄに変わる。この状態遷移に該当する電荷Ｑ１はスイッチングトランジスターＴｒを通じてビットラインＢＬと強誘電体キャパシターＣFの間に伝達される。電荷伝達（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ）はビットラインと接続された感知増幅器（図５参照）により検出され、それはデータ値’１’がメモリセルＭＣから読出されることを意味する。メモリセルＭＣからデータ’１’を読出した後、ビットラインＢＬ上の同一なデータ’１’はプレートラインＰＬの電圧を低くするによりメモりセルＭＣに再記入（ｗｒｉｔｅ ｂａｃｋ、あるいはｒｅｗｒｉｔｅ）される。この書込結果は状態点ｆ及びｇを通じて状態点ｅから状態点ｈに逆状態遷移（ｒｅｖｅｒｓｅ ｓｔａｔｅ ｔｒａｎｓｉｅｎｔ）を伴う。
【０００８】
反面、図３に図示されたように、分極状態が点ｅにある強誘電体キャパシターＣFにデータ’０’が貯蔵された場合、前の仮定のように、スイッチングトランジスターＴｒが高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬに印加されるにより、導電ＯＮされ、陰の電圧−ＶｅがビットラインＢＬとプレートラインＰＬを通じて強誘電体キャパシターＣFに印加される時、それの分極Ｐは状態点ｅから状態点ｃを通じて状態点ｄに変わる。この状態遷移に該当する電荷Ｑ０は電荷伝達トランジスターＴｒを通じてビットラインＢＬと強誘電体キャパシターＣFの間に伝達される。電荷伝達はビットラインＢＬと接続された感知増幅器により検出され、それはデータ値’０’がメモリセルＭＣから読出されることを意味する。
【０００９】
メモリセルの状態はデータ値’１’に対した読出動作を遂行しながら、それの強誘電体キャパシターの状態が変化するようになり、前で説明されたように、強誘電体キャパシターＣFの分極状態が変わるようになる。従って、データ値’１’に対した読出動作が遂行された後、状態が遷移された強誘電体キャパシターＣFの分極状態を読出動作以前のデータ状態で再記入が要求される。すなわち、読出動作を遂行するにより、強誘電体キャパシターに貯蔵されたデータが破壊される。このような特性を持つ強誘電体メモリ装置は停電や願わない電源（外部電源電圧）（ｐｏｗｅｒ ｓｕｐｐｌｙ）除去する時、致命的な影響を受ける。すなわち、メモリセルのデータ読出動作を遂行する間に電源が消える場合、読出されたデータに対した再記入動作が不可能になり、その結果、メモリセルのデータを失うようになる場合が発生される。これは電源が除去された場合でもデータを保存しなければならない不揮発性メモリ装置の特性の観点から見る時、不揮発性メモリ装置と言えない。
【００１０】
図４を参照すると、このような問題点を解決するための関連技術による強誘電体メモリ装置のデータ保護回路を示す回路図が図示されている。
【００１１】
図４を参照すると、関連技術による強誘電体メモリ装置はロー制御器（ｒｏｗｃｏｎｔｒｏｌｌｅｒ）２，アドレスバッファー（ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）４，ローデコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）６，そして、メモリセル保護回路８からなったワードライン制御回路１０と電源電圧検出器１２を含む。ロー制御器２はアドレスバッファー４の入力／出力動作及びロー制御信号ＸＣに基礎になったローデコーダー６のデコーディング動作を制御する。ローアドレスデータＡＤｘはアドレスバッファー４にラッチされ、その次にローデコーダー６により選択信号（ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）及び非選択信号（ｎｏｎ−ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）にデコーディングされる。言い換えれば、ローデコーダー６はワードラインＷＬ１ーＷＬｎ中、一つを選択し、そして、アドレスバッファー４に貯蔵されたローアドレスデータＡＤｘをデコーディングするにより、選択されたワードラインに選択信号を出力する。
【００１２】
メモリセル保護回路８はｎ個のスイッチングトランジスターＳＴｒ１ーＳＴｒｎ及び一つのインバーター回路ＩＶ１で構成される。各ワードラインＷＬ１ーＷＬｎはスイッチングトランジスターＳＴｒ１ーＳＴｒｎを通じてグラウンドレベルに接続される。スイッチングトランジスターＳＴｒ１ーＳＴｒｎのゲート電極はインバーター回路ＩＶ１を通じて電源電圧検出器１２に共通に接続される。この場合、スイッチングトランジスターＳＴｒ１ーＳＴｒｎは高い電圧がそれのゲート電極に印加される時、”ＯＮ”状態になる。
【００１３】
万一、電源電圧が予め設定されたレベル以下に落ちる場合、電源電圧検出器１２からグラウンドレベルの低電圧検出信号Ｖｅｄが出力される。それで、電源電圧検出器１２からグラウンドレベルの低電圧検出信号Ｖｅｄを入力を受ける時、スイッチングトランジスターＳＴｒ１−ＳＴｒｎはワードラインＷＬ１ーＷＬｎをグラウンドレベルに設定するために同時に導電される。言い換えれば、非選択信号が全てのワードラインＷＬ１ーＷＬｎに出力されるにより、メモリセルに対した書込／読出動作が強制に止まるようになる。
【００１４】
上述した関連技術によるデータ保護方法は外部電源電圧制御する時、強制に選択されたメモリセルのワードラインをグラウンドレベルに維持させるようになる。従って、万一選択されたメモリセルが読出動作以前の状態に再記入動作が遂行されない視点で電源電圧が消えたり低くなったりすると、選択されたメモリセルはデータを失うようになる。従って、電源が消える場合、不揮発性特性を持たないようになる。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は正常的な動作の間、外部電源電圧が消える時、安定された不揮発性メモリ装置及びそれのデータ保護方法を提供することである。
【００１６】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、メモリ装置において、一つのスイッチングトランジスターと一つの強誘電体キャパシターで構成されたメモリセルを複数含むメモリセルアレイと、メモリ装置に電源を供給するための電源供給部と、電源供給部の電源がオン／オフされたかを知らせる第１及び第２検出信号を発生するために電源供給部の電源を検出する手段と、メモリセルに貯蔵されたデータを感知増幅するための手段と、第１検出信号及びチップ活性化信号に応答して感知増幅手段を活性化させるための感知増幅活性化信号を発生する手段と、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生するが、メモリ装置の正常的な読出／書込動作の間に電源がオフされたり、電源が所定の基準電圧より低くなる時に、強誘電体キャパシターのデータを保護するためにチップ活性化信号、検出信号、感知増幅活性化信号、及び、内部チップ活性化信号に応答して、メモリ装置の読出／書込動作に必要な最小時間内の間に内部チップ活性化信号を活性化状態に維持させるための手段とを含むことを特徴とする。
【００１７】
この実施の形態において、第１検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時には、検出信号のレベルはグラウンド電位に該当するレベルに遷移されることを特徴とする。
【００１８】
この実施の形態において、第２検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時には、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時に、検出信号のレベルは電源に該当するレベルによって動くことを特徴とする。
【００１９】
この実施の形態において、感知増幅活性化信号発生手段は、電源が基準電圧より高い時には、チップ活性化信号に同期された信号として感知増幅活性化信号を発生し、電源が基準電圧より低い時には、第１感知信号により非活性化される感知増幅活性化信号を発生することを特徴とする。
【００２０】
この実施の形態において、データ保護手段は、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する手段と、正常的な書込／読出動作の間、電源が基準電圧より高いレベルに維持される時、内部チップ活性化信号の状態を遷移させるための感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、正常的な書込／読出の間、電源が消えたり、基準電圧のレベルより低い時、第１検出信号、内部チップ活性化信号及び第１遷移制御信号に応答して内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段及び、第１検出信号に応答して第１及び第２遷移制御信号中、一つを選択的に内部チップ活性化信号の遷移のための信号として内部活性化信号発生手段に伝達する手段を含むことを特徴とする。
【００２１】
この実施の形態において、内部チップ活性化信号発生手段は、チップ活性化信号が活性化される時、第１ショットパルス信号を発生するショットパルス発生手段と、第２検出信号により初期化され、選択手段を通じて印加される遷移制御信号とショットパルス信号中、一つによりトグルされた状態を維持するラッチ手段と、ラッチ手段の出力を反転させた内部チップ活性化信号を出力する反転手段を含むことを特徴とする。
【００２２】
この実施の形態において、第１遷移制御手段は、感知増幅活性化信号を反転させるための反転手段と、感知増幅活性化信号が活性化される時、反転手段の出力に応答して第１遷移制御信号としてショットパルス信号を発生するショットパルス発生手段を含むことを特徴とする。
【００２３】
この実施の形態において、第２遷移制御手段は、感知端子と出力端子を持ち、第２検出信号により初期化されるラッチ手段と、第２ショットパルス信号及び第１検出信号に応答してラッチ手段の入力端子に入力信号を提供するための入力手段と、ラッチ手段の出力と内部チップ活性化信号に応答して内部チップ活性化信号の遷移のための信号として第２遷移制御信号を出力する出力手段を含むことを特徴とする。
【００２４】
本発明の他の特徴によると、メモリ装置は、複数のメモリセルを含むメモリセルアレイとを具備し、各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターとで構成され、強誘電体キャパシターの一方の電極はスイッチングトランジスターを通じてデータラインに接続され、他方の電極はセル電極ラインに接続され、スイッチングトランジスターの制御電極は選択ラインに接続され、スイッチングトランジスターは選択信号が選択ラインに現れる時に、導電状態とされ、非選択信号が選択ラインに現れる時には、非導電状態とされ、メモリ装置に電源を供給するための電源供給部と、電源供給部の電源が所定の電圧より高いか低いかを知らせる第１及び第２検出信号を発生するために電源供給部の電源を検出する手段と、基準電圧のレベルは電源がオン／オフされることの基準になるレベルであり、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する手段と、メモリセルに貯蔵されたデータを感知増幅するための手段と、第１検出信号及びチップ活性化信号に応答して感知増幅手段を活性化させるための感知増幅活性化信号を発生する手段と、メモリ装置の正常的な読出／書込動作の間に電源がオフされたり、基準電圧のレベルより低くなる時、強有電体キャパシターのデータを保護するためにチップ活性化信号、第１検出信号と第２検出信号、そして、内部チップ活性化信号に応答してメモリ装置の読出／書込動作に必要な最小時間の間、内部チップ活性化信号の活性化状態が維持させる手段とを含むことを特徴とする。
【００２５】
この実施の形態において、第１検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時には、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時、検出信号のレベルはグラウンド電位に該当するレベルに遷移されることを特徴とする。
【００２６】
この実施の形態において、第２検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時には、検出信号のレベルは電源に該当するレベルによって動くことを特徴とする。
【００２７】
この実施の形態において、感知増幅活性化信号発生手段は、電源が基準電圧より高い時には、チップ活性化信号に同期された信号として感知増幅活性化信号を発生し、電源が基準電圧より低い時には、第１感知信号により非活性化される感知増幅活性化信号を発生することを特徴とする。
【００２８】
この実施の形態において、データ保護制御手段は、正常的な書込／読出動作の間、電源が基準電圧より高いレベルで維持される時、内部チップ活性化信号の状態を遷移させるための感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、正常的な書込／読出の間、電源が消えたり、基準電圧のレベルより低い時、第１検出信号、内部チップ活性化信号及び第１遷移制御信号に応答して内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段及び、第１検出信号に応答して第１及び第２遷移制御信号中、一つを内部チップ活性化信号の遷移のための信号として内部活性化信号発生手段に伝達する手段を含むことを特徴とする。
【００２９】
この実施の形態において、内部チップ活性化信号発生手段は、チップ活性化信号が活性化される時、ショットパルス信号を発生するショットパルス発生手段と、第２検出信号により初期化され、選択手段を通じて印加される遷移制御信号とショットパルス信号中、一つによりトグルされた状態を維持するラッチ手段と、ラッチ手段の出力を反転させた内部チップ活性化信号を出力する反転手段を含むことを特徴とする。
【００３０】
この実施の形態において、第１遷移制御手段は、感知増幅活性化信号を反転させるための反転手段と、感知増幅活性化信号が活性化される時、反転手段の出力に応答して第１遷移制御信号としてショットパルス信号を発生するショットパルス発生手段を含むことを特徴とする。
【００３１】
この実施の形態において、第２遷移制御手段は、入力端子と出力端子を持ち、第２検出信号により初期化されるラッチ手段と、第２ショットパルス信号及び第１検出信号に応答してラッチ手段の入力端子に入力信号を提供するための入力手段と、ラッチ手段の出力と内部チップ活性化信号に応答して内部チップ活性化信号の遷移のための信号として第２遷移制御信号を出力する出力手段を含むことを特徴とする。
【００３２】
本発明の他の特徴によると、メモリ装置は、複数のメモリセルを含むメモリセルアレイを具備し、各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターで構成され、強誘電体キャパシターの一方の電極はスイッチングトランジスターを通じてビットラインに接続され、他方の電極はセル電極ラインに各々接続され、スイッチングトランジスターの制御ゲートはワードライン各々接続され、スイッチングトランジスターは制御ゲートはワードラインに接続され、スイッチングトランジスターは選択信号がワードラインに現れる時導電状態とされ、非選択信号がワードラインに非導電状態とされ、外部電源電圧がオン／オフされたかを知らせる第１検出信号及び第２検出信号を発生するために外部電源電圧を検出する手段と、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する手段と、メモリセルに貯蔵されたデータを感知増幅するための手段と、第１検出信号及びチップ活性化信号に応答して感知増幅手段を活性化させるための感知増幅活性化信号を発生する手段と、正常的な書込／読出動作の間、外部電源がメモリ装置の所定の動作電圧より高いレベルに維持される時、内部チップ活性化信号の状態を遷移させるための感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、正常的な書込／読出動作の間、電源が動作電圧のレベルより低くなる時、第１検出信号、内部チップ活性化信号及び第１遷移制御信号に応答して内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段及び第１検出信号に応答して第１及び第２遷移制御信号中、一つを内部チップ活性化信号の遷移のための信号として内部活性化信号発生手段に伝達する手段とを含むことを特徴とする。
【００３３】
この実施の形態において、第１検出信号ｔ６お第２検出信号とは電源がメモリ装置の所定の動作電圧より低い時、第１レベルであり、動作電圧より高い時、電源のレベルを従って動いて、電源がオフされる時、第２検出信号は電源のレベルを従って動くことを特徴とする。
【００３４】
この実施の形態において、感知増幅活性化信号発生手段は電源が基準電圧より高い時、チップ活性化信号に同期された信号として感知増幅活性化信号を発生し、電源が基準電圧より低い時、第１検出信号により非活性化されることを特徴とする。
【００３５】
この実施の形態において、第１遷移制御信号は正常的な書込み／読出動作の間、電源が基準電圧のレベルより低くなる時、第１検出信号に制御された感知増幅活性化信号に同期される信号であることを特徴とする。
【００３６】
本発明の他の特徴によると、複数のメモリセルを含むメモリセルアレイとを具備し、各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターとで構成され、強誘電体キャパシターの一つの電極はスイッチングトランジスターを通じてデータラインにそして、それの他の電極はセル電極ラインに各々接続され、スイッチングトランジスターの制御電極は選択ラインに接続され、スイッチングトランジスターは選択信号が選択ラインに現れる時に導電状態とされ、そして、非選択信号が選択ラインに現れる時には非導電状態とされ、メモリ装置に電源を供給するための電源供給部を含む強誘電体メモリ装置のデータ保護方法において、電源がオン／オフされたかを知らせるために電源を検出する段階と、検出した結果として、電源がオン状態である場合、メモリ装置に対した正常的な読出／書込動作を遂行する段階と、万一メモリ装置の正常的な読出／書込動作が遂行される間、検出した結果として電源がオフ状態である場合、動作に必要な最小時間の間、読出／書込動作を維持させる段階を含むことを特徴とする。
【００３７】
このような装置及び方法により、正常動作の間に外部電源電圧が消えても動作に必要な時間の間、内部チップ活性化信号を維持させることができる。
【００３８】
以下、本発明の実施の形態による参照図面図５ないし図１１に依拠して詳細に説明する。
【００３９】
図５を参照すると、本発明の好ましい実施の形態による強誘電体メモリ装置の構成を示すブロック図が図示されている。本発明による強誘電体メモリ装置は電源オン／オフ検出回路（ｐｏｗｅｒ ｏｎ／ｏｆｆ ｄｅｔｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１００，チップエーブル（チップ活性化）バッファー及びデータ保護回路（ｃｈｉｐ ｅｎａｂｌｅ ｂｕｆｆｅｒ ａｎｄ ｄａｔａ ｐｒｏｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔ）２００，ローアドレスラッチ（ｒｏｗ ａｄｄｒｅｓｓ ｌａｔｃｈ）３００，カラムアドレスラッチ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｌａｔｃｈ）４００，感知増幅（センスアンプ）活性化及び制御回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｅｎａｂｌｅ ａｎｄ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）５００，入出力ラッチ（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｌａｔｃｈ）：Ｉ／Ｏラッチ６００，カラムコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）７００，感知増幅（センスアンプ）ブロック（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｂｌｏｃｋ）８００，ローデコーダー及びプレートライン駆動器（ｒｏｗ ｄｅｃｏｄｅｒ ａｎｄ ｐｌａｔｅ ｌｉｎｅ ｄｒｉｖｅｒ）９００，そして、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０００を含む。そして、メモリ装置に電源を供給するための電源供給部１１００をより含む。
【００４０】
強誘電体メモリ装置はチップ活性化信号（ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＸＣＥ、ローアドレスＸＡｉ、ローアドレスＸＡｊ、書込活性化信号（ｗｒｉｔｅ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＸＷＥ、出力活性化信号（ｏｕｔｐｕｔ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＸＯＥ、そして、データ入出力信号であるＩ／Ｏの外部信号を持つ。
【００４１】
電源オン／オフ検出回路１００は外部電源がオン／オフされたかを知らせる第１及び第２検出信号（ＰＯＦＦＬ）及び（ＰＯＮＨ）を発生するために外部電源電圧を検出する。検出信号ＰＯＦＦＬ及びＰＯＮＨのレベルは外部電源電圧が所定レベルの電圧（以下、基準電圧と称する）より低い時、グラウンド電位（ｇｒｏｕｎｄ ｐｏｔｅｎｔｉａｌ）に該当するレベルであり、電源が基準電圧より高い時、信号ＰＯＦＦＬ及びＰＯＮＨのレベルは外部電源電圧より高い時、信号ＰＯＦＦＬ及びＰＯＮＨのレベルは外部電源電圧のレベルを従って動く。外部電源電圧が消えたり基準電圧より低くなる時、第１検出信号ＰＯＦＦＬのレベルはグラウンド電位に該当するレベルに遷移され、そして、第２検出信号ＰＯＮＨのレベルは外部電源電圧に該当するレベルを従って動く。ここで、通常的に、外部電源電圧がオフされるにかかる時間の段位はｍＳであり、半導体メモリ装置の正常的な動作が遂行されるにかかる最小時間の段位はｎＳである。
【００４２】
チップ活性化バッファー及びデータ保護回路２００はメモリ装置のラッチ回路をセット／リセットさせるための外部チップ活性化信号ＸＣＥに同期されたチップ活性化及び内部チップ活性化信号ＣＥ及びＩＣＥを発生する。そして、メモリ装置の正常的な読出／書込動作の間に外部電源電圧がオフされたり、電源が基準電圧より低くなる時、強誘電体キャパシターのデータを保護するためにチップ活性化信号ＣＥ、検出信号ＰＯＦＦＬ及びＰＯＮＨ、感知増幅活性化信号ＳＡＥＮ、そして、内部チップ活性化信号ＩＣＥに応答してメモリ装置の読出／書込動作に必要な最初時間の間に内部チップ活性化信号ＩＣＥを活性化状態に維持させる特徴を持つ。
【００４３】
ここで、信号ＩＣＥは内部チップ活性化信号（ｉｎｔｅｒｎａｌ ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）として信号ＣＥと共に信号ＸＣＥに同期される。すなわち、信号ＸＣＥがハイレベルからローレベルに活性化される時、信号ＣＥ及びＩＣＥはローレベルからハイレベルに活性化される。そして、信号ＩＣＥがローレベルである時、ラッチ３００及び４００そして、メモリ装置のラッチ回路は信号ＩＣＥによりセット／リセット（ｓｅｔ／ｒｅｓｅｔ）される。すなわち、信号ＩＣＥがローレベルに維持される間に全ての内部回路は動作を止めてスタンバイ状態を維持するようになる。反面、信号ＩＣＥがハイレベルに維持される時、全ての内部回路は正常的な動作を遂行するようになる。
【００４４】
感知増幅活性化及び制御回路５００は第１検出信号ＰＯＦＦＬ、チップ活性化信号ＣＥ、内部チップ活性化信号ＩＣＥ、そして、信号ＸＷＥ及びＸＯＥが入力され、感知増幅器ブロック８００及び入出力ラッチ６００を制御するようになる。すなわち、感知増幅器ブロック８００及び入出力ラッチ６００を制御するようになる。すなわち、感知増幅器ブロック８００は回路５００で発生された感知増幅活性化信号ＳＡＥＮにより活性化されたり非活性化される。ここで、ローアドレスラッチ３００，カラムアドレスラッチ４００，カラムデコーダー７００，ローデコーダー及びプレートライン駆動器９００及びメモリセルアレイ１００はこの分野の通常的な知識を持っている者によく知られているのでそれに対した説明が省略される。
【００４５】
図６を参照すると、電源オン／オフ検出回路１００に対した詳細回路図が図示されている。電源オン／オフ検出回路１００は三つのＰＭＯＳトランジスターＭ４，Ｍ６及びＭ８，四つのＮＭＯＳトランジスターＭ５，Ｍ７，Ｍ９及びＭ１０、三つのインバーターＩＶ３、ＩＶ４及びＩＶ５、そして、三つのＭＯＳキャパシターＣ１〜Ｃ３を含む。トランジスターＭ４及びＭ５のチャンネルは外部電源電圧と接地電位の間に直列に形成され、それらのゲートはチャンネルの間の接続点Ｎ１に共通に連結される。トランジスターＭ６のゲートは接地されているし、トランジスターＭ７のゲートは接続点Ｎ１に連結され、トランジスターＭ６及びＭ７のチャンネルは外部電源電圧と接地電位の間に直列に形成される。トランジスターＭ６及びＭ７の間の接続点Ｎ２に入力端子と接続されたインバーターＩＶ３は第１検出信号ＰＯＦＦＬの出力のための端子Ｎ３に出力端子が接続される。ＭＯＳキャパシターＣ１は外部電源電圧と接続点Ｎ２の間に連結されている。
【００４６】
トランジスターＭ８，Ｍ９及びＭ１０のチャンネルは外部電源電圧と接地電位の間に直列に形成され、トランジスターＭ８及びＭ９のゲートは接続点Ｎ２に共通に接続される。トランジスターＭ８及びＭ９の間の接続点Ｎ４に入力端子が接続されたインバーターＩＶ４はインバーターＩＶ５を通じて第２検出信号ＰＯＮＨの出力のための端子Ｎ５にそれの出力端子が接続される。そして、トランジスターＭ１０のゲートはインバーターＩＶ４の出力端子に接続される。ＭＯＳキャパシターＣ２は接続点Ｎ４と接地電位の間に接続され、ＭＯＳトランジスターＣ３は外部電源電圧とインバーターＩＶ４の出力端子の間に接続される。
【００４７】
ＭＯＳキャパシターＣ１〜Ｃ３は外部電源電圧がオン／オフされる瞬間、接続点Ｎ２、Ｎ４及びＮ６の電圧レベルが正常的な論理的なレベルに設定される時まで外部電源電圧あるいはグラウンド電位に該当する状態を維持させる役割をする。電源オン／オフ検出回路１００で発生される第２検出信号ＰＯＮＨは外部電源電圧が印加された後、所定レベルの電圧までグラウンド電位に該当するローレベルに維持され、外部電源電圧が所定レベルの電圧より高くなると、外部電源電圧に遷移する。万一、外部電源電圧が消えると、キャパシターＣ２及びＣ３により外部電源電圧のレベルを従って維持される特性を持つ。
【００４８】
そして、第１検出信号ＰＯＦＦＬは外部電源電圧が印加された後、基準電圧までローレベルに維持され、外部電源電圧が基準電圧より高くなると、外部電源電圧に遷移する。万一、電源が消えると、基準電圧まで外部電源電圧のレベルを従って動いてその以下に外部電源電圧が低くなると、ローレベルに維持される特性を持つ。ここで、基準電圧のレベルは任意に調整されることはこの分野の通常的な知識を持つ者に自明なことである。
【００４９】
図７を参照すると、本発明の好ましい実施の形態による図５のチップ活性化バッファー及びデータ保護回路２００を示す回路図が図示されている。回路２００はチップ活性化バッファー（ｃｈｉｐ ｅｎａｂｌｅ ｂｕｆｆｅｒ）２１０，内部チップ活性化信号ＩＣＥを発生するための内部チップ活性化信号発生部２１２，第１遷移制御信号発生部２１８，第２遷移制御信号発生部２２２，そして、選択部２３０を含む。チップ活性化バッファー２１０は外部から印加される信号ＸＣＥを反転させたチップ活性化信号ＣＥを出力するためのインバーターＩＶ６で構成される。
【００５０】
内部チップ活性化信号発生部２１２は強誘電体メモリ装置のラッチ回路はセット／リセットさせるためのチップインエーブル信号ＣＥに同期された内部チップ活性化信号ＩＣＥを発生し、ショットパルス発生部（ｓｈｏｒｔ ｐｕｌｓｅ ｇｅｎｅｒａｔｏｒ：ＳＰＧ）２１４，ラッチ２１６及びインバーターＩＶ１０からなっている。ショットパルス発生部２１４は三つのインバーターＩＶ１７〜ＩＶ１９とナンドゲートＧ６で構成される。インバーターＩＶ７〜ＩＶ９はチップ活性化信号ＣＥを反転させ、遅延させるためのインバーターチェーンとして動作し、ナンドゲートＧ１の一つの端子はチップ活性化信号ＣＥが印加され、それの他の端子はインバーターチェーンに連結される。ショットパルス発生部２１４はチップ活性化信号ＣＥがローレベルからハイレベルに遷移される時、所定幅を持つローレベルのショットパルスを発生する。
【００５１】
ラッチ２１６は相互交差接続された二つのナンドゲートＧ２及びＧ３で構成され、インバーターＩＶ１０を通じて内部チップ活性化信号ＩＣＥが出力される。ラッチ２１６は第２検出信号ＰＯＮＨがローレベルである時、初期化され内部チップ活性化信号ＩＣＥをローレベルに設定するようになる。そして、選択部２３０を通じて印加される信号ＴＣＳ１あるいはＴＣＳ２あるいはパルスＳＰＧがローレベルに遷移される時、それの出力状態が変わる。
【００５２】
第１遷移制御信号発生部２１８は正常的な書込／読出動作の間、外部電源電圧が検出回路１００の検出基準になる電圧より高いレベルに維持される時、内部チップ活性化信号ＩＣＥの状態を遷移させるための感知増幅活性化信号ＳＡＥＮに同期された第１遷移制御信号ＴＣＳ１を発生する。発生部２１８はインバーターＩＶ１１とショットパルス発生部２２０を含む。ショットパルス発生部２２０は三つのインバーターＩＶ１２〜ＩＶ１４と一つのナンドゲートＧ４で構成される。インバーターＩＶ１２〜ＩＶ１４はインバーターＩＶ１１を通じて反転された感知増幅活性化信号ＳＡＥＮを遅延させるためのインバーターチェーンとして動作する。そして、インバーターＩＶ１１の出力端子に一つの入力端子が接続されたナンドゲートＧ４の他の入力端子はインバーターチェーンに接続され、それの出力端子から第１遷移制御信号ＴＣＳ１が出力される。
【００５３】
第２遷移制御信号発生部２２２は正常的な書込／読出動作の間、外部電源電圧が消えるが、基準電圧のレベルより低くなる時、第１検出信号ＰＯＦＦＬ、内部チップ活性化信号ＩＣＥ及び第１遷移制御信号ＴＣＳ１に応答して内部チップ活性化信号ＩＣＥの状態を遷移させるための第２遷移制御信号ＴＣＳ２を発生する。発生部２２２は入力部２２４，ラッチ２２６及び出力部２２８を含む。
【００５４】
入力部２２４は二つのインバーターＩＶ１５及びＩＶ１６と一つのナンドゲートＧ５から構成される。ナンドゲートＧ５の一つの入力端子は第１検出信号ＰＯＦＦＬを反転させるためのインバーターＩＶ１５の出力端子に接続され、それの他の入力端子は第１遷移制御信号ＴＣＳ１を反転させるためのインバーターＩＶ１６の出力端子に接続される。ラッチ２２６は二つのナンドゲートＧ６及びＧ７で構成され、第２検出信号ＰＯＮＨがローレベルに印加される時、それの出力をローレベルに初期化させながら、入力部２２４の出力レベルがローレベルである時、ラッチ２２６の出力レベルが変わるようになる。出力部２２８は一つの入力端子がラッチが出力に接続され、他の入力端子にインバーターＩＶ１７を通じて内部チップ活性化信号ＩＣＥが印加されるノアゲートＧ８を含み、ノアゲートＧ８は第２遷移制御信号ＴＣＳ２を出力する。
【００５５】
そして、選択部２３０は第１検出信号ＰＯＦＦＬに応答して第１及び第２遷移制御信号ＴＣＳ１及びＴＣＳ２中、一つを選択して内部チップ活性化信号ＩＣＥの遷移のための遷移制御信号ＴＣＳとして内部活性化信号発生部２１６のラッチ２１６に伝達する。選択部２３０は二つのインバーターＩＶ１８及びＩＶ１９、二つのＰＭＯＳトランジスターＭ１１及びＭ１２と二つのＮＭＯＳトランジスターＭ１３及びＭ１４を含んだ第１反転器２３２，二つのＰＭＯＳトランジスターＭ１５及びＭ１６と二つのＮＭＯＳトランジスターＭ１７及びＭ１８を含んだ第２反転器２３４から構成される。第１反転器２３２のＰＭＯＳトランジスターＭ１１及びＭ１２のチャンネルは電源電圧と接続点Ｎ７の間に直列に形成され、それらのゲートに各々第２遷移制御信号ＴＣＳ２と第１検出信号ＰＯＦＦＬが印加される。
【００５６】
ＮＭＯＳトランジスターＭ１３及びＭ１４のチャンネルは接続点Ｎ７と接地電位の間に形成され、それらのゲートに各々第１検出信号ＰＯＦＦＬ及び第１遷移制御信号ＴＣＳ１が印加される。第２反転器２３４のＰＭＯＳトランジスターＭ１５及びＭ１６のチャンネルは電源電圧と接続点Ｎ７の間に直列に形成され、それらのゲートに各々インバーターＩＶ１８を通じて第１検出信号ＰＯＦＦＬと、第１遷移制御信号ＴＣＳ１が印加される。ＮＭＯＳトランジスターＭ１７及びＭ１８のチャンネルは接続点Ｎ７と接地電位の間に直列に形成され、それらのゲートに各々インバーターＩＶ１８を通じて第１検出信号ＰＯＦＦＬと、第２遷移制御信号ＴＣＳ２が印加される。インバーターＩＶ１９の入力端子は接続点Ｎ７に連結され、それらの出力端子を通じて遷移制御信号ＴＣＳが出力される。
【００５７】
第１検出信号ＰＯＦＦＬがハイレベル、すなわち、外部電源電圧のレベルが予め設定されたレベルより高い時、選択部２３０は信号ＴＣＳ１及びＴＣＳ２中、信号ＴＣＳ１を遷移制御信号ＴＣＳとして出力する。すなわち、ハイレベルの第１検出信号ＰＯＦＦＬとローレベルのパルスである信号ＴＣＳ１に制御されるトランジスターＭ１５及びＭ１６とインバーターＩＶ１９を通じてローレベルの遷移制御信号ＴＣＳを出力する。反面、第１検出信号ＰＯＦＦＬがローレベル、すなわち、外部電源電圧がレベルが予め設定された基準レベルより低い時と外部電源電圧が消える時、選択部２３０は信号ＴＣＳ１及びＴＣＳ２中、信号ＴＣＳ２を遷移制御信号ＴＣＳとして出力する。すなわち、ローレベルの第１検出信号ＰＯＦＦＬ及びローレベルの信号ＴＣＳ１に制御されるトランジスターＭ１１及びＭ１２とインバーターＩＶ１９を通じてローレベルの遷移制御信号ＴＣＳを出力する。
【００５８】
図８を参照すると、本発明の好ましい実施の形態による感知増幅活性化信号の動作を示すタイミング図が図示されている。図８に図示されたように、感知増幅活性化回路８１０はチップ活性化信号ＣＥ、内部チップ活性化信号ＩＣＥ、そして、第１検出信号ＰＯＦＦＬに応答して感知増幅活性化信号ＳＡＥＮを発生する。図８に図示されたように、感知増幅活性化信号ＳＡＥＮは第１検出信号ＰＯＦＦＬがハイレベルに維持される間、チップ活性化信号ＣＥに同期される。そして、内部チップ活性化信号ＩＣＥはチップ活性化信号ＣＥにより活性化され、感知増幅活性化信号ＳＡＥＮにより非活性化される。
【００５９】
反面、チップ活性化信号ＣＥがハイレベルに維持される間、第１検出信号ＰＯＦＦＬがローレベルに遷移されると、感知増幅活性化信号ＳＡＥＮはチップ活性化信号ＣＥにより活性化され、メモリ装置の動作に必要な最小の時間が経過した後、第１検出信号ＰＯＦＦＬにより非活性化される。
【００６０】
図９は外部チップ活性化信号ＸＣＥがハイレベル、すなわち、スタンバイ状態にある時、外部電源電圧がオフされる場合、本発明の好ましい実施の形態による動作タイミング図である。図１０は外部チップ活性化信号ＸＣＥがローレベル、すなわち、正常的な読出／書込動作状態にある時、外部電源電圧がオフされる場合、本発明の好ましい実施の形態による動作タイミング図である。以下、本発明によるデータ保護動作が図５から図１０までによって説明される。
【００６１】
外部電源電圧が予め設定された電圧まで昇圧される前にオン／オフ検出回路１００はローレベルの第１及び第２検出信号ＰＯＦＦＬ及びＰＯＮＨを発生する。図７のラッチ２１６及び２２６はローレベルの第２検出信号ＰＯＮＨにより初期化される。これにより、内部チップ活性化信号ＩＣＥ、感知増幅活性化信号ＳＡＥＮ及びラッチ２２６の出力はローレベルを持つようになる。以後、外部電源電圧が予め設定された電圧より高い時、検出信号ＰＯＦＦＬ及びＰＯＮＨは図６で知られるようにローレベルからハイレベルに遷移される。従って、ハイレベルの第１検出信号ＰＯＦＦＬを入力してもらう選択部２３０は第１遷移制御信号発生部２１８の信号ＴＣＳ１を遷移制御信号ＴＣＳとして出力する。この時、第２遷移制御信号発生部２２２の出力は選択部２３０により遮断されるので、それの出力は遷移制御信号ＴＣＳとして作用しない。
【００６２】
以後、外部チップ活性化信号ＸＣＥのレベルにより信号ＣＥ、ＩＣＥ及びＳＡＥＮのレベルが変化される。万一、信号ＸＣＥがローレベルの正常的な動作状態になると、信号ＣＥ及びＩＣＥはハイレベルに遷移される。ここで、ハイレベルの信号ＩＣＥによりメモリ装置の全ての内部ラッチ（例えば、ロー及びカラムアドレスラッチ）が動作可能な状態に設定され、信号ＳＡＥＮは信号ＣＥが遷移され、所定時間が経過されが後、ハイレベルに遷移されるによりメモリ装置は正常的な読出／書込動作を遂行するようになる。
【００６３】
万一、信号ＸＣＥがハイレベルであると、信号ＣＥはローレベルにされ、感知増幅活性化信号ＳＡＥＮをローレベルに設定させるようになる。又、信号ＳＡＥＮがハイレベルからローレベルに遷移される時、ローレベルのパルスである第１遷移制御信号ＴＣＳ１が発生し、第１検出信号ＰＯＦＦＬがハイレベルの状態にあるので、選択部２３０を通じてラッチ２１６をリセットして内部チップ活性化信号ＩＣＥをローレベルに設定するようになる。このような一連の動作により正常的な書込／読出動作を止めるようになり、信号ＸＣＥがハイレベルに維持される間、メモリ装置はスタンバイ状態を維持するようになる。
【００６４】
前記のような正常的な動作の間に外部電源電圧が消えたり、予め設定された電圧より低くなる時、第１遷移制御信号発生部２２２が動作するようになる。外部電源電圧が予め設定された電圧まで落ちた時、第１検出信号ＰＯＦＦＬはハイレベルからローレベルに遷移される。第１検出信号ＰＯＦＦＬがローレベルに遷移されると、一番まず出力部２２８は内部チップ活性化信号ＩＣＥのレベルを認識するようになる。図９に図示されたように、万一内部チップ活性化信号ＩＣＥがローレベルであると、選択部２３０は第１遷移制御信号発生部２２２から出力されたローレベルの信号ＴＣＳ２を内部チップ活性化信号発生部２１２に伝達する。従って、発生部２１２のラッチ２１６が初期化され、内部チップ活性化信号ＩＣＥを続いてローレベルに維持させるようになる。
【００６５】
これで、信号ＸＣＥのレベルに関係なくメモリ装置の全てのラッチ（例えば、ロー及びカラムアドレスラッチ）をリセットしてそれ以上の読出／書込動作を防止するにより、低い電源電圧で正常的な読出／書込動作によるメモリセルの強誘電体キャパシターに貯蔵されたデータが破壊されることを防止するようになる。又、第１検出信号ＰＯＦＦＬがローレベルにあると、信号ＸＣＥのどのような変化にもメモリ装置の内部回路はローレベルの信号ＩＣＥ及びＣＥによりスタンバイ状態に維持され、低電源電圧状態で読出／書込動作によるメモリセルデータの電荷減少によるセンシングマージン減少及びフェイル（ｆａｉｌ）を防止するようになる。
【００６６】
図１０に図示されたように、万一時間ｔ０から第１検出信号ＰＯＦＦＬがハイレベルからローレベルに遷移される時、内部チップ活性化信号ＩＣＥがハイレベル、すなわち、正常的なメモリ読出／書込動作状態であると、第１遷移制御信号発生部２２２の出力部２２８は入力部２２４により変化されたラッチ２２６の出力により決定される。すなわち、内部チップ活性化信号ＩＣＥがハイレベルになると、現在設定されたメモリセルのデータを保護するために感知増幅活性化信号ＳＡＥＮがハイレベルからローレベルに遷移する時まで、すなわち、内部メモリ装置の現在動作状態が終わる始点までラッチ２２６の出力が待機される。
【００６７】
そして、ハイレベルからローレベルに遷移される感知増幅活性化信号ＳＡＥＮにより第１遷移制御信号発生部２１８から発生されたショットパルスの第１遷移制御信号ＴＣＳ１とローレベルの第１検出信号ＰＯＦＦＬによりラッチ２２６の出力はローレベルからハイレベルに遷移される。従って、出力部２２８はローレベルの第２遷移制御信号ＴＣＳ２を出力する。
【００６８】
続いて、選択部２３０はローレベルの第１検出信号ＰＯＦＦＬと第２遷移制御信号ＴＣＳ２により第１反転器２３０のＰＭＯＳトランジスターＭ１１及びＭ１２とインバーターＭ１９を通じてローレベルの遷移制御信号ＴＣＳをラッチ２１６に印加するにより、内部チップ活性化信号ＩＣＥをハイレベルからローレベルに遷移させる。ここで、予め説明されたように、外部電源電圧がオフされる時間の段位がｍＳである反面、メモリ装置の動作に必要な最小時間の段位がｎＳであるので、一連の動作による強誘電体キャパシターから読出されたデータは十分にそれで再記入されることができる。従って、信号ＸＣＥに関係なく、メモリ装置の全てのラッチをリセットしてそれ以上の読出／書込み動作を防止して低い電圧状態動作によるメモリセルデータ破壊を防止する。
【００６９】
図１１は本発明による外部電源電圧が消える場合、セルデータ保護のための流れ図である。
【００７０】
図１１を参照すると、まずチップは外部電源電圧が消えたり、予め設定された電圧より低くなることを感知する。外部電源電圧が予め設定された電圧より高い時、外部チップ活性化信号ＸＣＥが活性化状態であるが、非活性化状態であるかを感知して活性化状態であると、正常的な動作を遂行し、非活性化状態であると、スタンバイモードになる一般的なメモリ動作を遂行するようになる。又、外部電源電圧が消えたり、予め設定された電圧より低くなる場合、信号ＸＣＥが活性化状態であると、現在の動作状態に必要な最小の時間を維持するにより、再記入動作を完了した後、チップオフ状態に進入して読出／書込動作を防止するようになる。又、外部電源電圧が消えたり、予め設定された電圧より低くなる場合、信号ＸＣＥが非活性化されると、メモリセルの状態変化がないので、どのような動作も必要ないようになる。従って、チップをオフさせるにより、読出／書込動作を防止するようになり、低電源電圧状態でメモリセルデータを保護するようになる。
【００７１】
このように、本発明による電源オン／オフ検出回路１００及びデータ保護回路２００を通じて強誘電体キャパシターを利用した不揮発性半導体メモリ装置で、メモリ装置に印加される外部電源電圧が除去されたり、予め設定された電圧より低くなる場合、正常的な読出／書込動作中に発生するメモリセルデータのチャージ減少によるセンシングマージン減少及びフェイル誘発を予め防止することができる。すなわち、外部電源電圧の状態を感知して電源が除去される中に予め設定された電圧以下で遂行されることができる読出／書込動作を防止する。そして、予め読出／書込動作が進行されている場合に現在進行中であるメモリセルのデータ保護のために安全に読出／書込動作が遂行された後、読出／書込動作を防止させ、完全な不揮発性特性を持つ不揮発性強誘電体メモリ装置を具現することができる。
【００７２】
【発明の効果】
前記したように、メモリ装置の正常的な動作状態で電源が消える場合、動作のための最小時間を保障するにより、メモリセルに貯蔵されたデータが破壊されることを防止することができる。そして、低電源電圧状態で読出／書込動作によるメモリセルデータの電荷減少によるセンシングマージン減少及びフェイルを防止することができる。
【図面の簡単な説明】
【図１】 １Ｔ／１Ｃ強誘電体メモリセルを示す回路図である。
【図２】 データ’１’の読出動作を説明するための強誘電体キャパシターのヒステリシス特性を示す図面である。
【図３】 データ’０’の読出動作を説明するための強誘電体キャパシターのヒステリシス特性を示す図面である。
【図４】 関連技術によるデータ保護回路の構成を示すブロック図である。
【図５】 本発明による強誘電体メモリ装置の構成を示すブロック図である。
【図６】 本発明の好ましい実施の形態による電源オン／オフ検出回路を示す回路図である。
【図７】 本発明の好ましい実施の形態によるチップ活性化バッファー及びデータ保護回路を示す回路図である。
【図８】 本発明の好ましい実施の形態による感知増幅活性化回路の動作タイミング図である。
【図９】 スタンバイ状態で外部電源電圧が消える実施の形態による動作タイミング図である。
【図１０】 正常的な読出／書込動作状態で外部電源電圧が消える場合、本発明の好ましい実施の形態による動作タイミング図である。
【図１１】 本発明によるセルデータ保護のための流れ図である。
【符号の説明】
１００：電源オン／オフ検出回路
２００：チップ活性化バッファー及びデータ保護回路
３００：ローアドレスラッチ
４００：カラムアドレスラッチ
５００：感知増幅活性化及び制御回路
６００：入出力ラッチ
７００：カラムデコーダー
８００：感知増幅ブロック
９００：ローデコーダー及びプレートライン駆動器
１０００：メモリセルアレイ
【発明の属する技術分野】
本発明は不揮発性メモリ装置に関するものであり、詳しくはスイッチングトランジスターと強誘電体キャパシターで構成されたメモリセルを具備した強誘電体メモリ装置及びそれのデータ保護方法に関するものである。
【０００２】
【従来の技術】
最近（ｒｅｃｅｎｔｌｙ）、電源オフする時までもデータを維持する機能を持つ不揮発性メモリはヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すＰＺＴのような強誘電物質の使用を通じて実現されてきた。メモリセルにそのような強誘電物質を使用するにより、不揮発性メモリは簡単な構造で具現されている。強有電体ラムメモリ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は不揮発性の特性を持ち、高速低電圧動作が可能できるので、多くのメモリチップメーカーの関心と競争が高まっている。
【０００３】
強誘電体キャパシターＣFとスイッチングトランジスターＴｒで構成されたメモリセルは強誘電体キャパシター（ＣF：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｃａｐａｃｉｔｏｒ）の電気的分極状態によりデータの論理的状態（’１’あるいは’０’）を貯蔵する。強誘電体キャパシターＣFの両断に電圧が印加される時、電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）の方向により強誘電物質が分極（ｐｏｌａｒｉｚａｔｉｏｎ）され、そのような分極状態が変わるスイッチングスレショルド電圧（ｓｗｉｔｃｈｉｎｇ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を強制電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）とする。そして、メモリセルに貯蔵されたデータを読出するためには強誘電体キャパシターＣFの両断電極に電圧差を印加してビットラインに励起される電荷量の変化にメモリセルに貯蔵されたデータの状態を感知する。
【０００４】
前記した応用の幾つの例が日本特許ＮＯｓ．６３−２０１９９８ａｎｄ１−１５８６９１に、そして、論文ー”Ａ ２５６Ｋｂ Ｎｏｎーｖｏｌａｔｉｌｅ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ ａｔ ３Ｖ ａｎｄ １００ｎｓ”（ＩＳＳＣＣ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ。２６８−２６９、１９９４，２月）ーに掲載された。
【０００５】
図１は１Ｔ／１Ｃ強誘電体メモリセルを示す。メモリセルＭＣはスイッチングトランジスターＴｒと強誘電体キャパシターＣF（１ビット当１−トランジスター及び１ーキャパシター：１Ｔ／１Ｃ）から構成される。スイッチングトランジスターＴｒは共有電体キャパシターＣFの一つの電極とビットラインＢＬに各々接続された二つの主電極、すなわち、ドレーン電極とソース電極を持ち、ワードラインＷＬに接続されたゲート電極を持つ。強誘電体キャパシターＣFの他の電極はプレートラインＰＬに接続される。
【０００６】
メモリセルＭＣの読出／書込動作は図２及び図３を参照して説明される。図２及び図３に図示されたように、強誘電体キャパシターＣFはそれの両断電圧に対してヒステリシス特性を示す。それで、１−ビットデータはＶ＝０である時、状態点（ｓｔａｔｅ ｐｏｉｎｔｓ）ａ及びｅの間の分極Ｐ差として強誘電体キャパシターＣF に貯蔵される。特に、１−ビットデータの値である’１’及び’０’は分極状態点ａ及びｅ各々に対応する。この関係は次の例で利用される。
【０００７】
図２に図示されたように、分極状態が点ａにある強誘電体キャパシターＣFにデータ’１’が貯蔵されていると仮定する。スイッチングトランジスターＴｒが高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬに印加されるにより、導電ＯＮになり、陰の電圧−ＶｅがビットラインＢＬとプレートラインＰＬを通じて強誘電体キャパシターＣFに印加される時、強誘電体キャパシターＣFの分極Ｐは状態点ａで状態点ｂ及びｃを通じて状態点ｄに変わる。この状態遷移に該当する電荷Ｑ１はスイッチングトランジスターＴｒを通じてビットラインＢＬと強誘電体キャパシターＣFの間に伝達される。電荷伝達（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ）はビットラインと接続された感知増幅器（図５参照）により検出され、それはデータ値’１’がメモリセルＭＣから読出されることを意味する。メモリセルＭＣからデータ’１’を読出した後、ビットラインＢＬ上の同一なデータ’１’はプレートラインＰＬの電圧を低くするによりメモりセルＭＣに再記入（ｗｒｉｔｅ ｂａｃｋ、あるいはｒｅｗｒｉｔｅ）される。この書込結果は状態点ｆ及びｇを通じて状態点ｅから状態点ｈに逆状態遷移（ｒｅｖｅｒｓｅ ｓｔａｔｅ ｔｒａｎｓｉｅｎｔ）を伴う。
【０００８】
反面、図３に図示されたように、分極状態が点ｅにある強誘電体キャパシターＣFにデータ’０’が貯蔵された場合、前の仮定のように、スイッチングトランジスターＴｒが高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬに印加されるにより、導電ＯＮされ、陰の電圧−ＶｅがビットラインＢＬとプレートラインＰＬを通じて強誘電体キャパシターＣFに印加される時、それの分極Ｐは状態点ｅから状態点ｃを通じて状態点ｄに変わる。この状態遷移に該当する電荷Ｑ０は電荷伝達トランジスターＴｒを通じてビットラインＢＬと強誘電体キャパシターＣFの間に伝達される。電荷伝達はビットラインＢＬと接続された感知増幅器により検出され、それはデータ値’０’がメモリセルＭＣから読出されることを意味する。
【０００９】
メモリセルの状態はデータ値’１’に対した読出動作を遂行しながら、それの強誘電体キャパシターの状態が変化するようになり、前で説明されたように、強誘電体キャパシターＣFの分極状態が変わるようになる。従って、データ値’１’に対した読出動作が遂行された後、状態が遷移された強誘電体キャパシターＣFの分極状態を読出動作以前のデータ状態で再記入が要求される。すなわち、読出動作を遂行するにより、強誘電体キャパシターに貯蔵されたデータが破壊される。このような特性を持つ強誘電体メモリ装置は停電や願わない電源（外部電源電圧）（ｐｏｗｅｒ ｓｕｐｐｌｙ）除去する時、致命的な影響を受ける。すなわち、メモリセルのデータ読出動作を遂行する間に電源が消える場合、読出されたデータに対した再記入動作が不可能になり、その結果、メモリセルのデータを失うようになる場合が発生される。これは電源が除去された場合でもデータを保存しなければならない不揮発性メモリ装置の特性の観点から見る時、不揮発性メモリ装置と言えない。
【００１０】
図４を参照すると、このような問題点を解決するための関連技術による強誘電体メモリ装置のデータ保護回路を示す回路図が図示されている。
【００１１】
図４を参照すると、関連技術による強誘電体メモリ装置はロー制御器（ｒｏｗｃｏｎｔｒｏｌｌｅｒ）２，アドレスバッファー（ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）４，ローデコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）６，そして、メモリセル保護回路８からなったワードライン制御回路１０と電源電圧検出器１２を含む。ロー制御器２はアドレスバッファー４の入力／出力動作及びロー制御信号ＸＣに基礎になったローデコーダー６のデコーディング動作を制御する。ローアドレスデータＡＤｘはアドレスバッファー４にラッチされ、その次にローデコーダー６により選択信号（ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）及び非選択信号（ｎｏｎ−ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）にデコーディングされる。言い換えれば、ローデコーダー６はワードラインＷＬ１ーＷＬｎ中、一つを選択し、そして、アドレスバッファー４に貯蔵されたローアドレスデータＡＤｘをデコーディングするにより、選択されたワードラインに選択信号を出力する。
【００１２】
メモリセル保護回路８はｎ個のスイッチングトランジスターＳＴｒ１ーＳＴｒｎ及び一つのインバーター回路ＩＶ１で構成される。各ワードラインＷＬ１ーＷＬｎはスイッチングトランジスターＳＴｒ１ーＳＴｒｎを通じてグラウンドレベルに接続される。スイッチングトランジスターＳＴｒ１ーＳＴｒｎのゲート電極はインバーター回路ＩＶ１を通じて電源電圧検出器１２に共通に接続される。この場合、スイッチングトランジスターＳＴｒ１ーＳＴｒｎは高い電圧がそれのゲート電極に印加される時、”ＯＮ”状態になる。
【００１３】
万一、電源電圧が予め設定されたレベル以下に落ちる場合、電源電圧検出器１２からグラウンドレベルの低電圧検出信号Ｖｅｄが出力される。それで、電源電圧検出器１２からグラウンドレベルの低電圧検出信号Ｖｅｄを入力を受ける時、スイッチングトランジスターＳＴｒ１−ＳＴｒｎはワードラインＷＬ１ーＷＬｎをグラウンドレベルに設定するために同時に導電される。言い換えれば、非選択信号が全てのワードラインＷＬ１ーＷＬｎに出力されるにより、メモリセルに対した書込／読出動作が強制に止まるようになる。
【００１４】
上述した関連技術によるデータ保護方法は外部電源電圧制御する時、強制に選択されたメモリセルのワードラインをグラウンドレベルに維持させるようになる。従って、万一選択されたメモリセルが読出動作以前の状態に再記入動作が遂行されない視点で電源電圧が消えたり低くなったりすると、選択されたメモリセルはデータを失うようになる。従って、電源が消える場合、不揮発性特性を持たないようになる。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は正常的な動作の間、外部電源電圧が消える時、安定された不揮発性メモリ装置及びそれのデータ保護方法を提供することである。
【００１６】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、メモリ装置において、一つのスイッチングトランジスターと一つの強誘電体キャパシターで構成されたメモリセルを複数含むメモリセルアレイと、メモリ装置に電源を供給するための電源供給部と、電源供給部の電源がオン／オフされたかを知らせる第１及び第２検出信号を発生するために電源供給部の電源を検出する手段と、メモリセルに貯蔵されたデータを感知増幅するための手段と、第１検出信号及びチップ活性化信号に応答して感知増幅手段を活性化させるための感知増幅活性化信号を発生する手段と、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生するが、メモリ装置の正常的な読出／書込動作の間に電源がオフされたり、電源が所定の基準電圧より低くなる時に、強誘電体キャパシターのデータを保護するためにチップ活性化信号、検出信号、感知増幅活性化信号、及び、内部チップ活性化信号に応答して、メモリ装置の読出／書込動作に必要な最小時間内の間に内部チップ活性化信号を活性化状態に維持させるための手段とを含むことを特徴とする。
【００１７】
この実施の形態において、第１検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時には、検出信号のレベルはグラウンド電位に該当するレベルに遷移されることを特徴とする。
【００１８】
この実施の形態において、第２検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時には、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時に、検出信号のレベルは電源に該当するレベルによって動くことを特徴とする。
【００１９】
この実施の形態において、感知増幅活性化信号発生手段は、電源が基準電圧より高い時には、チップ活性化信号に同期された信号として感知増幅活性化信号を発生し、電源が基準電圧より低い時には、第１感知信号により非活性化される感知増幅活性化信号を発生することを特徴とする。
【００２０】
この実施の形態において、データ保護手段は、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する手段と、正常的な書込／読出動作の間、電源が基準電圧より高いレベルに維持される時、内部チップ活性化信号の状態を遷移させるための感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、正常的な書込／読出の間、電源が消えたり、基準電圧のレベルより低い時、第１検出信号、内部チップ活性化信号及び第１遷移制御信号に応答して内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段及び、第１検出信号に応答して第１及び第２遷移制御信号中、一つを選択的に内部チップ活性化信号の遷移のための信号として内部活性化信号発生手段に伝達する手段を含むことを特徴とする。
【００２１】
この実施の形態において、内部チップ活性化信号発生手段は、チップ活性化信号が活性化される時、第１ショットパルス信号を発生するショットパルス発生手段と、第２検出信号により初期化され、選択手段を通じて印加される遷移制御信号とショットパルス信号中、一つによりトグルされた状態を維持するラッチ手段と、ラッチ手段の出力を反転させた内部チップ活性化信号を出力する反転手段を含むことを特徴とする。
【００２２】
この実施の形態において、第１遷移制御手段は、感知増幅活性化信号を反転させるための反転手段と、感知増幅活性化信号が活性化される時、反転手段の出力に応答して第１遷移制御信号としてショットパルス信号を発生するショットパルス発生手段を含むことを特徴とする。
【００２３】
この実施の形態において、第２遷移制御手段は、感知端子と出力端子を持ち、第２検出信号により初期化されるラッチ手段と、第２ショットパルス信号及び第１検出信号に応答してラッチ手段の入力端子に入力信号を提供するための入力手段と、ラッチ手段の出力と内部チップ活性化信号に応答して内部チップ活性化信号の遷移のための信号として第２遷移制御信号を出力する出力手段を含むことを特徴とする。
【００２４】
本発明の他の特徴によると、メモリ装置は、複数のメモリセルを含むメモリセルアレイとを具備し、各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターとで構成され、強誘電体キャパシターの一方の電極はスイッチングトランジスターを通じてデータラインに接続され、他方の電極はセル電極ラインに接続され、スイッチングトランジスターの制御電極は選択ラインに接続され、スイッチングトランジスターは選択信号が選択ラインに現れる時に、導電状態とされ、非選択信号が選択ラインに現れる時には、非導電状態とされ、メモリ装置に電源を供給するための電源供給部と、電源供給部の電源が所定の電圧より高いか低いかを知らせる第１及び第２検出信号を発生するために電源供給部の電源を検出する手段と、基準電圧のレベルは電源がオン／オフされることの基準になるレベルであり、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する手段と、メモリセルに貯蔵されたデータを感知増幅するための手段と、第１検出信号及びチップ活性化信号に応答して感知増幅手段を活性化させるための感知増幅活性化信号を発生する手段と、メモリ装置の正常的な読出／書込動作の間に電源がオフされたり、基準電圧のレベルより低くなる時、強有電体キャパシターのデータを保護するためにチップ活性化信号、第１検出信号と第２検出信号、そして、内部チップ活性化信号に応答してメモリ装置の読出／書込動作に必要な最小時間の間、内部チップ活性化信号の活性化状態が維持させる手段とを含むことを特徴とする。
【００２５】
この実施の形態において、第１検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時には、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時、検出信号のレベルはグラウンド電位に該当するレベルに遷移されることを特徴とする。
【００２６】
この実施の形態において、第２検出信号のレベルは、電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、電源が基準電圧より高い時、検出信号のレベルは電源に該当するレベルであり、電源が消えたり、基準電圧より低くなる時には、検出信号のレベルは電源に該当するレベルによって動くことを特徴とする。
【００２７】
この実施の形態において、感知増幅活性化信号発生手段は、電源が基準電圧より高い時には、チップ活性化信号に同期された信号として感知増幅活性化信号を発生し、電源が基準電圧より低い時には、第１感知信号により非活性化される感知増幅活性化信号を発生することを特徴とする。
【００２８】
この実施の形態において、データ保護制御手段は、正常的な書込／読出動作の間、電源が基準電圧より高いレベルで維持される時、内部チップ活性化信号の状態を遷移させるための感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、正常的な書込／読出の間、電源が消えたり、基準電圧のレベルより低い時、第１検出信号、内部チップ活性化信号及び第１遷移制御信号に応答して内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段及び、第１検出信号に応答して第１及び第２遷移制御信号中、一つを内部チップ活性化信号の遷移のための信号として内部活性化信号発生手段に伝達する手段を含むことを特徴とする。
【００２９】
この実施の形態において、内部チップ活性化信号発生手段は、チップ活性化信号が活性化される時、ショットパルス信号を発生するショットパルス発生手段と、第２検出信号により初期化され、選択手段を通じて印加される遷移制御信号とショットパルス信号中、一つによりトグルされた状態を維持するラッチ手段と、ラッチ手段の出力を反転させた内部チップ活性化信号を出力する反転手段を含むことを特徴とする。
【００３０】
この実施の形態において、第１遷移制御手段は、感知増幅活性化信号を反転させるための反転手段と、感知増幅活性化信号が活性化される時、反転手段の出力に応答して第１遷移制御信号としてショットパルス信号を発生するショットパルス発生手段を含むことを特徴とする。
【００３１】
この実施の形態において、第２遷移制御手段は、入力端子と出力端子を持ち、第２検出信号により初期化されるラッチ手段と、第２ショットパルス信号及び第１検出信号に応答してラッチ手段の入力端子に入力信号を提供するための入力手段と、ラッチ手段の出力と内部チップ活性化信号に応答して内部チップ活性化信号の遷移のための信号として第２遷移制御信号を出力する出力手段を含むことを特徴とする。
【００３２】
本発明の他の特徴によると、メモリ装置は、複数のメモリセルを含むメモリセルアレイを具備し、各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターで構成され、強誘電体キャパシターの一方の電極はスイッチングトランジスターを通じてビットラインに接続され、他方の電極はセル電極ラインに各々接続され、スイッチングトランジスターの制御ゲートはワードライン各々接続され、スイッチングトランジスターは制御ゲートはワードラインに接続され、スイッチングトランジスターは選択信号がワードラインに現れる時導電状態とされ、非選択信号がワードラインに非導電状態とされ、外部電源電圧がオン／オフされたかを知らせる第１検出信号及び第２検出信号を発生するために外部電源電圧を検出する手段と、メモリ装置のラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する手段と、メモリセルに貯蔵されたデータを感知増幅するための手段と、第１検出信号及びチップ活性化信号に応答して感知増幅手段を活性化させるための感知増幅活性化信号を発生する手段と、正常的な書込／読出動作の間、外部電源がメモリ装置の所定の動作電圧より高いレベルに維持される時、内部チップ活性化信号の状態を遷移させるための感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、正常的な書込／読出動作の間、電源が動作電圧のレベルより低くなる時、第１検出信号、内部チップ活性化信号及び第１遷移制御信号に応答して内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段及び第１検出信号に応答して第１及び第２遷移制御信号中、一つを内部チップ活性化信号の遷移のための信号として内部活性化信号発生手段に伝達する手段とを含むことを特徴とする。
【００３３】
この実施の形態において、第１検出信号ｔ６お第２検出信号とは電源がメモリ装置の所定の動作電圧より低い時、第１レベルであり、動作電圧より高い時、電源のレベルを従って動いて、電源がオフされる時、第２検出信号は電源のレベルを従って動くことを特徴とする。
【００３４】
この実施の形態において、感知増幅活性化信号発生手段は電源が基準電圧より高い時、チップ活性化信号に同期された信号として感知増幅活性化信号を発生し、電源が基準電圧より低い時、第１検出信号により非活性化されることを特徴とする。
【００３５】
この実施の形態において、第１遷移制御信号は正常的な書込み／読出動作の間、電源が基準電圧のレベルより低くなる時、第１検出信号に制御された感知増幅活性化信号に同期される信号であることを特徴とする。
【００３６】
本発明の他の特徴によると、複数のメモリセルを含むメモリセルアレイとを具備し、各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターとで構成され、強誘電体キャパシターの一つの電極はスイッチングトランジスターを通じてデータラインにそして、それの他の電極はセル電極ラインに各々接続され、スイッチングトランジスターの制御電極は選択ラインに接続され、スイッチングトランジスターは選択信号が選択ラインに現れる時に導電状態とされ、そして、非選択信号が選択ラインに現れる時には非導電状態とされ、メモリ装置に電源を供給するための電源供給部を含む強誘電体メモリ装置のデータ保護方法において、電源がオン／オフされたかを知らせるために電源を検出する段階と、検出した結果として、電源がオン状態である場合、メモリ装置に対した正常的な読出／書込動作を遂行する段階と、万一メモリ装置の正常的な読出／書込動作が遂行される間、検出した結果として電源がオフ状態である場合、動作に必要な最小時間の間、読出／書込動作を維持させる段階を含むことを特徴とする。
【００３７】
このような装置及び方法により、正常動作の間に外部電源電圧が消えても動作に必要な時間の間、内部チップ活性化信号を維持させることができる。
【００３８】
以下、本発明の実施の形態による参照図面図５ないし図１１に依拠して詳細に説明する。
【００３９】
図５を参照すると、本発明の好ましい実施の形態による強誘電体メモリ装置の構成を示すブロック図が図示されている。本発明による強誘電体メモリ装置は電源オン／オフ検出回路（ｐｏｗｅｒ ｏｎ／ｏｆｆ ｄｅｔｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１００，チップエーブル（チップ活性化）バッファー及びデータ保護回路（ｃｈｉｐ ｅｎａｂｌｅ ｂｕｆｆｅｒ ａｎｄ ｄａｔａ ｐｒｏｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔ）２００，ローアドレスラッチ（ｒｏｗ ａｄｄｒｅｓｓ ｌａｔｃｈ）３００，カラムアドレスラッチ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｌａｔｃｈ）４００，感知増幅（センスアンプ）活性化及び制御回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｅｎａｂｌｅ ａｎｄ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）５００，入出力ラッチ（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｌａｔｃｈ）：Ｉ／Ｏラッチ６００，カラムコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）７００，感知増幅（センスアンプ）ブロック（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｂｌｏｃｋ）８００，ローデコーダー及びプレートライン駆動器（ｒｏｗ ｄｅｃｏｄｅｒ ａｎｄ ｐｌａｔｅ ｌｉｎｅ ｄｒｉｖｅｒ）９００，そして、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０００を含む。そして、メモリ装置に電源を供給するための電源供給部１１００をより含む。
【００４０】
強誘電体メモリ装置はチップ活性化信号（ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＸＣＥ、ローアドレスＸＡｉ、ローアドレスＸＡｊ、書込活性化信号（ｗｒｉｔｅ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＸＷＥ、出力活性化信号（ｏｕｔｐｕｔ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＸＯＥ、そして、データ入出力信号であるＩ／Ｏの外部信号を持つ。
【００４１】
電源オン／オフ検出回路１００は外部電源がオン／オフされたかを知らせる第１及び第２検出信号（ＰＯＦＦＬ）及び（ＰＯＮＨ）を発生するために外部電源電圧を検出する。検出信号ＰＯＦＦＬ及びＰＯＮＨのレベルは外部電源電圧が所定レベルの電圧（以下、基準電圧と称する）より低い時、グラウンド電位（ｇｒｏｕｎｄ ｐｏｔｅｎｔｉａｌ）に該当するレベルであり、電源が基準電圧より高い時、信号ＰＯＦＦＬ及びＰＯＮＨのレベルは外部電源電圧より高い時、信号ＰＯＦＦＬ及びＰＯＮＨのレベルは外部電源電圧のレベルを従って動く。外部電源電圧が消えたり基準電圧より低くなる時、第１検出信号ＰＯＦＦＬのレベルはグラウンド電位に該当するレベルに遷移され、そして、第２検出信号ＰＯＮＨのレベルは外部電源電圧に該当するレベルを従って動く。ここで、通常的に、外部電源電圧がオフされるにかかる時間の段位はｍＳであり、半導体メモリ装置の正常的な動作が遂行されるにかかる最小時間の段位はｎＳである。
【００４２】
チップ活性化バッファー及びデータ保護回路２００はメモリ装置のラッチ回路をセット／リセットさせるための外部チップ活性化信号ＸＣＥに同期されたチップ活性化及び内部チップ活性化信号ＣＥ及びＩＣＥを発生する。そして、メモリ装置の正常的な読出／書込動作の間に外部電源電圧がオフされたり、電源が基準電圧より低くなる時、強誘電体キャパシターのデータを保護するためにチップ活性化信号ＣＥ、検出信号ＰＯＦＦＬ及びＰＯＮＨ、感知増幅活性化信号ＳＡＥＮ、そして、内部チップ活性化信号ＩＣＥに応答してメモリ装置の読出／書込動作に必要な最初時間の間に内部チップ活性化信号ＩＣＥを活性化状態に維持させる特徴を持つ。
【００４３】
ここで、信号ＩＣＥは内部チップ活性化信号（ｉｎｔｅｒｎａｌ ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）として信号ＣＥと共に信号ＸＣＥに同期される。すなわち、信号ＸＣＥがハイレベルからローレベルに活性化される時、信号ＣＥ及びＩＣＥはローレベルからハイレベルに活性化される。そして、信号ＩＣＥがローレベルである時、ラッチ３００及び４００そして、メモリ装置のラッチ回路は信号ＩＣＥによりセット／リセット（ｓｅｔ／ｒｅｓｅｔ）される。すなわち、信号ＩＣＥがローレベルに維持される間に全ての内部回路は動作を止めてスタンバイ状態を維持するようになる。反面、信号ＩＣＥがハイレベルに維持される時、全ての内部回路は正常的な動作を遂行するようになる。
【００４４】
感知増幅活性化及び制御回路５００は第１検出信号ＰＯＦＦＬ、チップ活性化信号ＣＥ、内部チップ活性化信号ＩＣＥ、そして、信号ＸＷＥ及びＸＯＥが入力され、感知増幅器ブロック８００及び入出力ラッチ６００を制御するようになる。すなわち、感知増幅器ブロック８００及び入出力ラッチ６００を制御するようになる。すなわち、感知増幅器ブロック８００は回路５００で発生された感知増幅活性化信号ＳＡＥＮにより活性化されたり非活性化される。ここで、ローアドレスラッチ３００，カラムアドレスラッチ４００，カラムデコーダー７００，ローデコーダー及びプレートライン駆動器９００及びメモリセルアレイ１００はこの分野の通常的な知識を持っている者によく知られているのでそれに対した説明が省略される。
【００４５】
図６を参照すると、電源オン／オフ検出回路１００に対した詳細回路図が図示されている。電源オン／オフ検出回路１００は三つのＰＭＯＳトランジスターＭ４，Ｍ６及びＭ８，四つのＮＭＯＳトランジスターＭ５，Ｍ７，Ｍ９及びＭ１０、三つのインバーターＩＶ３、ＩＶ４及びＩＶ５、そして、三つのＭＯＳキャパシターＣ１〜Ｃ３を含む。トランジスターＭ４及びＭ５のチャンネルは外部電源電圧と接地電位の間に直列に形成され、それらのゲートはチャンネルの間の接続点Ｎ１に共通に連結される。トランジスターＭ６のゲートは接地されているし、トランジスターＭ７のゲートは接続点Ｎ１に連結され、トランジスターＭ６及びＭ７のチャンネルは外部電源電圧と接地電位の間に直列に形成される。トランジスターＭ６及びＭ７の間の接続点Ｎ２に入力端子と接続されたインバーターＩＶ３は第１検出信号ＰＯＦＦＬの出力のための端子Ｎ３に出力端子が接続される。ＭＯＳキャパシターＣ１は外部電源電圧と接続点Ｎ２の間に連結されている。
【００４６】
トランジスターＭ８，Ｍ９及びＭ１０のチャンネルは外部電源電圧と接地電位の間に直列に形成され、トランジスターＭ８及びＭ９のゲートは接続点Ｎ２に共通に接続される。トランジスターＭ８及びＭ９の間の接続点Ｎ４に入力端子が接続されたインバーターＩＶ４はインバーターＩＶ５を通じて第２検出信号ＰＯＮＨの出力のための端子Ｎ５にそれの出力端子が接続される。そして、トランジスターＭ１０のゲートはインバーターＩＶ４の出力端子に接続される。ＭＯＳキャパシターＣ２は接続点Ｎ４と接地電位の間に接続され、ＭＯＳトランジスターＣ３は外部電源電圧とインバーターＩＶ４の出力端子の間に接続される。
【００４７】
ＭＯＳキャパシターＣ１〜Ｃ３は外部電源電圧がオン／オフされる瞬間、接続点Ｎ２、Ｎ４及びＮ６の電圧レベルが正常的な論理的なレベルに設定される時まで外部電源電圧あるいはグラウンド電位に該当する状態を維持させる役割をする。電源オン／オフ検出回路１００で発生される第２検出信号ＰＯＮＨは外部電源電圧が印加された後、所定レベルの電圧までグラウンド電位に該当するローレベルに維持され、外部電源電圧が所定レベルの電圧より高くなると、外部電源電圧に遷移する。万一、外部電源電圧が消えると、キャパシターＣ２及びＣ３により外部電源電圧のレベルを従って維持される特性を持つ。
【００４８】
そして、第１検出信号ＰＯＦＦＬは外部電源電圧が印加された後、基準電圧までローレベルに維持され、外部電源電圧が基準電圧より高くなると、外部電源電圧に遷移する。万一、電源が消えると、基準電圧まで外部電源電圧のレベルを従って動いてその以下に外部電源電圧が低くなると、ローレベルに維持される特性を持つ。ここで、基準電圧のレベルは任意に調整されることはこの分野の通常的な知識を持つ者に自明なことである。
【００４９】
図７を参照すると、本発明の好ましい実施の形態による図５のチップ活性化バッファー及びデータ保護回路２００を示す回路図が図示されている。回路２００はチップ活性化バッファー（ｃｈｉｐ ｅｎａｂｌｅ ｂｕｆｆｅｒ）２１０，内部チップ活性化信号ＩＣＥを発生するための内部チップ活性化信号発生部２１２，第１遷移制御信号発生部２１８，第２遷移制御信号発生部２２２，そして、選択部２３０を含む。チップ活性化バッファー２１０は外部から印加される信号ＸＣＥを反転させたチップ活性化信号ＣＥを出力するためのインバーターＩＶ６で構成される。
【００５０】
内部チップ活性化信号発生部２１２は強誘電体メモリ装置のラッチ回路はセット／リセットさせるためのチップインエーブル信号ＣＥに同期された内部チップ活性化信号ＩＣＥを発生し、ショットパルス発生部（ｓｈｏｒｔ ｐｕｌｓｅ ｇｅｎｅｒａｔｏｒ：ＳＰＧ）２１４，ラッチ２１６及びインバーターＩＶ１０からなっている。ショットパルス発生部２１４は三つのインバーターＩＶ１７〜ＩＶ１９とナンドゲートＧ６で構成される。インバーターＩＶ７〜ＩＶ９はチップ活性化信号ＣＥを反転させ、遅延させるためのインバーターチェーンとして動作し、ナンドゲートＧ１の一つの端子はチップ活性化信号ＣＥが印加され、それの他の端子はインバーターチェーンに連結される。ショットパルス発生部２１４はチップ活性化信号ＣＥがローレベルからハイレベルに遷移される時、所定幅を持つローレベルのショットパルスを発生する。
【００５１】
ラッチ２１６は相互交差接続された二つのナンドゲートＧ２及びＧ３で構成され、インバーターＩＶ１０を通じて内部チップ活性化信号ＩＣＥが出力される。ラッチ２１６は第２検出信号ＰＯＮＨがローレベルである時、初期化され内部チップ活性化信号ＩＣＥをローレベルに設定するようになる。そして、選択部２３０を通じて印加される信号ＴＣＳ１あるいはＴＣＳ２あるいはパルスＳＰＧがローレベルに遷移される時、それの出力状態が変わる。
【００５２】
第１遷移制御信号発生部２１８は正常的な書込／読出動作の間、外部電源電圧が検出回路１００の検出基準になる電圧より高いレベルに維持される時、内部チップ活性化信号ＩＣＥの状態を遷移させるための感知増幅活性化信号ＳＡＥＮに同期された第１遷移制御信号ＴＣＳ１を発生する。発生部２１８はインバーターＩＶ１１とショットパルス発生部２２０を含む。ショットパルス発生部２２０は三つのインバーターＩＶ１２〜ＩＶ１４と一つのナンドゲートＧ４で構成される。インバーターＩＶ１２〜ＩＶ１４はインバーターＩＶ１１を通じて反転された感知増幅活性化信号ＳＡＥＮを遅延させるためのインバーターチェーンとして動作する。そして、インバーターＩＶ１１の出力端子に一つの入力端子が接続されたナンドゲートＧ４の他の入力端子はインバーターチェーンに接続され、それの出力端子から第１遷移制御信号ＴＣＳ１が出力される。
【００５３】
第２遷移制御信号発生部２２２は正常的な書込／読出動作の間、外部電源電圧が消えるが、基準電圧のレベルより低くなる時、第１検出信号ＰＯＦＦＬ、内部チップ活性化信号ＩＣＥ及び第１遷移制御信号ＴＣＳ１に応答して内部チップ活性化信号ＩＣＥの状態を遷移させるための第２遷移制御信号ＴＣＳ２を発生する。発生部２２２は入力部２２４，ラッチ２２６及び出力部２２８を含む。
【００５４】
入力部２２４は二つのインバーターＩＶ１５及びＩＶ１６と一つのナンドゲートＧ５から構成される。ナンドゲートＧ５の一つの入力端子は第１検出信号ＰＯＦＦＬを反転させるためのインバーターＩＶ１５の出力端子に接続され、それの他の入力端子は第１遷移制御信号ＴＣＳ１を反転させるためのインバーターＩＶ１６の出力端子に接続される。ラッチ２２６は二つのナンドゲートＧ６及びＧ７で構成され、第２検出信号ＰＯＮＨがローレベルに印加される時、それの出力をローレベルに初期化させながら、入力部２２４の出力レベルがローレベルである時、ラッチ２２６の出力レベルが変わるようになる。出力部２２８は一つの入力端子がラッチが出力に接続され、他の入力端子にインバーターＩＶ１７を通じて内部チップ活性化信号ＩＣＥが印加されるノアゲートＧ８を含み、ノアゲートＧ８は第２遷移制御信号ＴＣＳ２を出力する。
【００５５】
そして、選択部２３０は第１検出信号ＰＯＦＦＬに応答して第１及び第２遷移制御信号ＴＣＳ１及びＴＣＳ２中、一つを選択して内部チップ活性化信号ＩＣＥの遷移のための遷移制御信号ＴＣＳとして内部活性化信号発生部２１６のラッチ２１６に伝達する。選択部２３０は二つのインバーターＩＶ１８及びＩＶ１９、二つのＰＭＯＳトランジスターＭ１１及びＭ１２と二つのＮＭＯＳトランジスターＭ１３及びＭ１４を含んだ第１反転器２３２，二つのＰＭＯＳトランジスターＭ１５及びＭ１６と二つのＮＭＯＳトランジスターＭ１７及びＭ１８を含んだ第２反転器２３４から構成される。第１反転器２３２のＰＭＯＳトランジスターＭ１１及びＭ１２のチャンネルは電源電圧と接続点Ｎ７の間に直列に形成され、それらのゲートに各々第２遷移制御信号ＴＣＳ２と第１検出信号ＰＯＦＦＬが印加される。
【００５６】
ＮＭＯＳトランジスターＭ１３及びＭ１４のチャンネルは接続点Ｎ７と接地電位の間に形成され、それらのゲートに各々第１検出信号ＰＯＦＦＬ及び第１遷移制御信号ＴＣＳ１が印加される。第２反転器２３４のＰＭＯＳトランジスターＭ１５及びＭ１６のチャンネルは電源電圧と接続点Ｎ７の間に直列に形成され、それらのゲートに各々インバーターＩＶ１８を通じて第１検出信号ＰＯＦＦＬと、第１遷移制御信号ＴＣＳ１が印加される。ＮＭＯＳトランジスターＭ１７及びＭ１８のチャンネルは接続点Ｎ７と接地電位の間に直列に形成され、それらのゲートに各々インバーターＩＶ１８を通じて第１検出信号ＰＯＦＦＬと、第２遷移制御信号ＴＣＳ２が印加される。インバーターＩＶ１９の入力端子は接続点Ｎ７に連結され、それらの出力端子を通じて遷移制御信号ＴＣＳが出力される。
【００５７】
第１検出信号ＰＯＦＦＬがハイレベル、すなわち、外部電源電圧のレベルが予め設定されたレベルより高い時、選択部２３０は信号ＴＣＳ１及びＴＣＳ２中、信号ＴＣＳ１を遷移制御信号ＴＣＳとして出力する。すなわち、ハイレベルの第１検出信号ＰＯＦＦＬとローレベルのパルスである信号ＴＣＳ１に制御されるトランジスターＭ１５及びＭ１６とインバーターＩＶ１９を通じてローレベルの遷移制御信号ＴＣＳを出力する。反面、第１検出信号ＰＯＦＦＬがローレベル、すなわち、外部電源電圧がレベルが予め設定された基準レベルより低い時と外部電源電圧が消える時、選択部２３０は信号ＴＣＳ１及びＴＣＳ２中、信号ＴＣＳ２を遷移制御信号ＴＣＳとして出力する。すなわち、ローレベルの第１検出信号ＰＯＦＦＬ及びローレベルの信号ＴＣＳ１に制御されるトランジスターＭ１１及びＭ１２とインバーターＩＶ１９を通じてローレベルの遷移制御信号ＴＣＳを出力する。
【００５８】
図８を参照すると、本発明の好ましい実施の形態による感知増幅活性化信号の動作を示すタイミング図が図示されている。図８に図示されたように、感知増幅活性化回路８１０はチップ活性化信号ＣＥ、内部チップ活性化信号ＩＣＥ、そして、第１検出信号ＰＯＦＦＬに応答して感知増幅活性化信号ＳＡＥＮを発生する。図８に図示されたように、感知増幅活性化信号ＳＡＥＮは第１検出信号ＰＯＦＦＬがハイレベルに維持される間、チップ活性化信号ＣＥに同期される。そして、内部チップ活性化信号ＩＣＥはチップ活性化信号ＣＥにより活性化され、感知増幅活性化信号ＳＡＥＮにより非活性化される。
【００５９】
反面、チップ活性化信号ＣＥがハイレベルに維持される間、第１検出信号ＰＯＦＦＬがローレベルに遷移されると、感知増幅活性化信号ＳＡＥＮはチップ活性化信号ＣＥにより活性化され、メモリ装置の動作に必要な最小の時間が経過した後、第１検出信号ＰＯＦＦＬにより非活性化される。
【００６０】
図９は外部チップ活性化信号ＸＣＥがハイレベル、すなわち、スタンバイ状態にある時、外部電源電圧がオフされる場合、本発明の好ましい実施の形態による動作タイミング図である。図１０は外部チップ活性化信号ＸＣＥがローレベル、すなわち、正常的な読出／書込動作状態にある時、外部電源電圧がオフされる場合、本発明の好ましい実施の形態による動作タイミング図である。以下、本発明によるデータ保護動作が図５から図１０までによって説明される。
【００６１】
外部電源電圧が予め設定された電圧まで昇圧される前にオン／オフ検出回路１００はローレベルの第１及び第２検出信号ＰＯＦＦＬ及びＰＯＮＨを発生する。図７のラッチ２１６及び２２６はローレベルの第２検出信号ＰＯＮＨにより初期化される。これにより、内部チップ活性化信号ＩＣＥ、感知増幅活性化信号ＳＡＥＮ及びラッチ２２６の出力はローレベルを持つようになる。以後、外部電源電圧が予め設定された電圧より高い時、検出信号ＰＯＦＦＬ及びＰＯＮＨは図６で知られるようにローレベルからハイレベルに遷移される。従って、ハイレベルの第１検出信号ＰＯＦＦＬを入力してもらう選択部２３０は第１遷移制御信号発生部２１８の信号ＴＣＳ１を遷移制御信号ＴＣＳとして出力する。この時、第２遷移制御信号発生部２２２の出力は選択部２３０により遮断されるので、それの出力は遷移制御信号ＴＣＳとして作用しない。
【００６２】
以後、外部チップ活性化信号ＸＣＥのレベルにより信号ＣＥ、ＩＣＥ及びＳＡＥＮのレベルが変化される。万一、信号ＸＣＥがローレベルの正常的な動作状態になると、信号ＣＥ及びＩＣＥはハイレベルに遷移される。ここで、ハイレベルの信号ＩＣＥによりメモリ装置の全ての内部ラッチ（例えば、ロー及びカラムアドレスラッチ）が動作可能な状態に設定され、信号ＳＡＥＮは信号ＣＥが遷移され、所定時間が経過されが後、ハイレベルに遷移されるによりメモリ装置は正常的な読出／書込動作を遂行するようになる。
【００６３】
万一、信号ＸＣＥがハイレベルであると、信号ＣＥはローレベルにされ、感知増幅活性化信号ＳＡＥＮをローレベルに設定させるようになる。又、信号ＳＡＥＮがハイレベルからローレベルに遷移される時、ローレベルのパルスである第１遷移制御信号ＴＣＳ１が発生し、第１検出信号ＰＯＦＦＬがハイレベルの状態にあるので、選択部２３０を通じてラッチ２１６をリセットして内部チップ活性化信号ＩＣＥをローレベルに設定するようになる。このような一連の動作により正常的な書込／読出動作を止めるようになり、信号ＸＣＥがハイレベルに維持される間、メモリ装置はスタンバイ状態を維持するようになる。
【００６４】
前記のような正常的な動作の間に外部電源電圧が消えたり、予め設定された電圧より低くなる時、第１遷移制御信号発生部２２２が動作するようになる。外部電源電圧が予め設定された電圧まで落ちた時、第１検出信号ＰＯＦＦＬはハイレベルからローレベルに遷移される。第１検出信号ＰＯＦＦＬがローレベルに遷移されると、一番まず出力部２２８は内部チップ活性化信号ＩＣＥのレベルを認識するようになる。図９に図示されたように、万一内部チップ活性化信号ＩＣＥがローレベルであると、選択部２３０は第１遷移制御信号発生部２２２から出力されたローレベルの信号ＴＣＳ２を内部チップ活性化信号発生部２１２に伝達する。従って、発生部２１２のラッチ２１６が初期化され、内部チップ活性化信号ＩＣＥを続いてローレベルに維持させるようになる。
【００６５】
これで、信号ＸＣＥのレベルに関係なくメモリ装置の全てのラッチ（例えば、ロー及びカラムアドレスラッチ）をリセットしてそれ以上の読出／書込動作を防止するにより、低い電源電圧で正常的な読出／書込動作によるメモリセルの強誘電体キャパシターに貯蔵されたデータが破壊されることを防止するようになる。又、第１検出信号ＰＯＦＦＬがローレベルにあると、信号ＸＣＥのどのような変化にもメモリ装置の内部回路はローレベルの信号ＩＣＥ及びＣＥによりスタンバイ状態に維持され、低電源電圧状態で読出／書込動作によるメモリセルデータの電荷減少によるセンシングマージン減少及びフェイル（ｆａｉｌ）を防止するようになる。
【００６６】
図１０に図示されたように、万一時間ｔ０から第１検出信号ＰＯＦＦＬがハイレベルからローレベルに遷移される時、内部チップ活性化信号ＩＣＥがハイレベル、すなわち、正常的なメモリ読出／書込動作状態であると、第１遷移制御信号発生部２２２の出力部２２８は入力部２２４により変化されたラッチ２２６の出力により決定される。すなわち、内部チップ活性化信号ＩＣＥがハイレベルになると、現在設定されたメモリセルのデータを保護するために感知増幅活性化信号ＳＡＥＮがハイレベルからローレベルに遷移する時まで、すなわち、内部メモリ装置の現在動作状態が終わる始点までラッチ２２６の出力が待機される。
【００６７】
そして、ハイレベルからローレベルに遷移される感知増幅活性化信号ＳＡＥＮにより第１遷移制御信号発生部２１８から発生されたショットパルスの第１遷移制御信号ＴＣＳ１とローレベルの第１検出信号ＰＯＦＦＬによりラッチ２２６の出力はローレベルからハイレベルに遷移される。従って、出力部２２８はローレベルの第２遷移制御信号ＴＣＳ２を出力する。
【００６８】
続いて、選択部２３０はローレベルの第１検出信号ＰＯＦＦＬと第２遷移制御信号ＴＣＳ２により第１反転器２３０のＰＭＯＳトランジスターＭ１１及びＭ１２とインバーターＭ１９を通じてローレベルの遷移制御信号ＴＣＳをラッチ２１６に印加するにより、内部チップ活性化信号ＩＣＥをハイレベルからローレベルに遷移させる。ここで、予め説明されたように、外部電源電圧がオフされる時間の段位がｍＳである反面、メモリ装置の動作に必要な最小時間の段位がｎＳであるので、一連の動作による強誘電体キャパシターから読出されたデータは十分にそれで再記入されることができる。従って、信号ＸＣＥに関係なく、メモリ装置の全てのラッチをリセットしてそれ以上の読出／書込み動作を防止して低い電圧状態動作によるメモリセルデータ破壊を防止する。
【００６９】
図１１は本発明による外部電源電圧が消える場合、セルデータ保護のための流れ図である。
【００７０】
図１１を参照すると、まずチップは外部電源電圧が消えたり、予め設定された電圧より低くなることを感知する。外部電源電圧が予め設定された電圧より高い時、外部チップ活性化信号ＸＣＥが活性化状態であるが、非活性化状態であるかを感知して活性化状態であると、正常的な動作を遂行し、非活性化状態であると、スタンバイモードになる一般的なメモリ動作を遂行するようになる。又、外部電源電圧が消えたり、予め設定された電圧より低くなる場合、信号ＸＣＥが活性化状態であると、現在の動作状態に必要な最小の時間を維持するにより、再記入動作を完了した後、チップオフ状態に進入して読出／書込動作を防止するようになる。又、外部電源電圧が消えたり、予め設定された電圧より低くなる場合、信号ＸＣＥが非活性化されると、メモリセルの状態変化がないので、どのような動作も必要ないようになる。従って、チップをオフさせるにより、読出／書込動作を防止するようになり、低電源電圧状態でメモリセルデータを保護するようになる。
【００７１】
このように、本発明による電源オン／オフ検出回路１００及びデータ保護回路２００を通じて強誘電体キャパシターを利用した不揮発性半導体メモリ装置で、メモリ装置に印加される外部電源電圧が除去されたり、予め設定された電圧より低くなる場合、正常的な読出／書込動作中に発生するメモリセルデータのチャージ減少によるセンシングマージン減少及びフェイル誘発を予め防止することができる。すなわち、外部電源電圧の状態を感知して電源が除去される中に予め設定された電圧以下で遂行されることができる読出／書込動作を防止する。そして、予め読出／書込動作が進行されている場合に現在進行中であるメモリセルのデータ保護のために安全に読出／書込動作が遂行された後、読出／書込動作を防止させ、完全な不揮発性特性を持つ不揮発性強誘電体メモリ装置を具現することができる。
【００７２】
【発明の効果】
前記したように、メモリ装置の正常的な動作状態で電源が消える場合、動作のための最小時間を保障するにより、メモリセルに貯蔵されたデータが破壊されることを防止することができる。そして、低電源電圧状態で読出／書込動作によるメモリセルデータの電荷減少によるセンシングマージン減少及びフェイルを防止することができる。
【図面の簡単な説明】
【図１】 １Ｔ／１Ｃ強誘電体メモリセルを示す回路図である。
【図２】 データ’１’の読出動作を説明するための強誘電体キャパシターのヒステリシス特性を示す図面である。
【図３】 データ’０’の読出動作を説明するための強誘電体キャパシターのヒステリシス特性を示す図面である。
【図４】 関連技術によるデータ保護回路の構成を示すブロック図である。
【図５】 本発明による強誘電体メモリ装置の構成を示すブロック図である。
【図６】 本発明の好ましい実施の形態による電源オン／オフ検出回路を示す回路図である。
【図７】 本発明の好ましい実施の形態によるチップ活性化バッファー及びデータ保護回路を示す回路図である。
【図８】 本発明の好ましい実施の形態による感知増幅活性化回路の動作タイミング図である。
【図９】 スタンバイ状態で外部電源電圧が消える実施の形態による動作タイミング図である。
【図１０】 正常的な読出／書込動作状態で外部電源電圧が消える場合、本発明の好ましい実施の形態による動作タイミング図である。
【図１１】 本発明によるセルデータ保護のための流れ図である。
【符号の説明】
１００：電源オン／オフ検出回路
２００：チップ活性化バッファー及びデータ保護回路
３００：ローアドレスラッチ
４００：カラムアドレスラッチ
５００：感知増幅活性化及び制御回路
６００：入出力ラッチ
７００：カラムデコーダー
８００：感知増幅ブロック
９００：ローデコーダー及びプレートライン駆動器
１０００：メモリセルアレイ
Claims (15)
- メモリ装置において、一つのスイッチングトランジスターと一つの強誘電体キャパシターで構成されたメモリセルを複数含むメモリセルアレイと、
前記メモリ装置に電源を供給するための電源供給部と、
前記電源供給部の電源がオン／オフされたかを知らせる第１検出信号と第２検出信号とを発生するために前記電源供給部の電源を検出する手段と、
前記メモリセルに貯蔵されたデータを感知して増幅するための手段と、
前記第１検出信号及びチップ活性化信号に応答して前記感知増幅手段を活性化させるための感知増幅活性化信号を発生する感知増幅活性化信号発生手段とを具備し、
前記メモリ装置のアドレスラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生するが、前記メモリ装置の正常的な読出及び書込動作の間に前記電源がオフされたり、前記電源が所定の基準電圧より低くなる時には、前記強誘電体キャパシターのデータを保護するために前記チップ活性化信号、前記第１及び第２検出信号、前記感知増幅活性化信号及び前記内部チップ活性化信号に応答して、前記メモリ装置の読出及び書込動作に必要な最小時間内に前記内部チップ活性化信号を活性化状態に維持することにより、現在の読出及び書込動作が終わるまでその読出及び書込動作を維持させ、かつ当該読出及び書込動作が終了したらアドレスラッチ回路をリセットしてそれ以上の読出及び書込動作を防止するデータ保護手段をさらに具備し、
前記感知増幅活性化信号発生手段は、前記電源が前記基準電圧より高い時には、前記チップ活性化信号に同期された信号として前記感知増幅活性化信号を発生し、前記電源が前記基準電圧より低い時には、前記チップ活性化信号が活性化される間、当該チップ活性化信号により活性化され、メモリ装置の動作に必要な最小の時間が経過した後、前記第１検出信号により非活性化される前記感知増幅活性化信号を発生し、
前記読出及び書込動作は、ある読出動作が遂行された後に状態が遷移された強誘電体キャパシターの分極状態をその読出動作以前のデータ状態で再記入する動作で構成される一連の動作であることを特徴とするメモリ装置。 - 前記第１検出信号のレベルは、前記電源が前記基準電圧より低い時には、グラウンド電位に該当するレベルであり、前記電源が前記基準電圧より高い時には、前記第１検出信号のレベルは前記電源に該当するレベルであり、前記電源が消えたり前記基準電圧より低くなる時には、前記第１検出信号のレベルはグラウンド電位に該当するレベルに遷移されることを特徴とする請求項１に記載のメモリ装置。
- 前記第２検出信号のレベルは、前記電源が前記基準電圧より低い時には、グラウンド電位に該当するレベルであり、前記電源が前記基準電圧より高い時には、前記第２検出信号のレベルは前記電源に該当するレベルであり、前記電源が消えたり前記基準電圧より低くなる時には、前記第２検出信号のレベルは前記電源に該当するレベルによって動くことを特徴とする請求項１に記載のメモリ装置。
- 前記データ保護手段は、
前記メモリ装置のアドレスラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する内部チップ活性化信号発生手段と、
正常的な読出及び書込動作の間、前記電源が基準電圧より高いレベルに維持される時、前記内部チップ活性化信号の状態を遷移させるための前記感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、
前記正常的な読出及び書込の間、前記電源が消えたり、前記基準電圧のレベルより低い時、前記第１検出信号、前記内部チップ活性化信号及び前記第１遷移制御信号に応答して前記内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段と、
前記第１検出信号に応答して前記第１及び第２遷移制御信号中、一つを選択的に前記内部チップ活性化信号の遷移のための信号として前記内部活性化信号発生手段に伝達する選択手段とを含むことを特徴とする請求項１に記載のメモリ装置。 - 前記内部チップ活性化信号発生手段は、
前記チップ活性化信号が活性化される時、ショットパルス信号を発生するショットパルス発生手段と、
前記第２検出信号により初期化され、前記選択手段を通じて印加される遷移制御信号と前記ショットパルス信号とのうち、いずれか一方によりトグルされた状態を維持するラッチ手段と、
前記ラッチ手段の出力を反転させた内部チップ活性化信号を出力する反転手段を含むことを特徴とする請求項４に記載のメモリ装置。 - 前記第１遷移制御手段は、
前記感知増幅活性化信号を反転させるための反転手段と、
前記感知増幅活性化信号が活性化される時、前記反転手段の出力に応答して前記第１遷移制御信号としてショットパルス信号を発生するショットパルス発生手段を含むことを特徴とする請求項４に記載のメモリ装置。 - 前記第２遷移制御手段は、
入力端子と出力端子を持ち、第２検出信号により初期化されるラッチ手段と、
前記ショットパルス信号及び前記第１検出信号に応答して前記ラッチ手段の前記入力端子に入力信号を提供するための入力手段と、
前記ラッチ手段の出力と前記内部チップ活性化信号に応答して前記内部チップ活性化信号の遷移のための信号として前記第２遷移制御信号を出力する出力手段とを含むことを特徴とする請求項６に記載のメモリ装置。 - メモリ装置は、
複数のメモリセルを含むメモリセルアレイと、
前記各メモリセルは一つのスイッチングトランジスターと一つの強誘電体キャパシターとを具備して構成され、
前記強誘電体キャパシターの一方の電極は前記スイッチングトランジスターを通じてデータラインに接続され、他方の電極はセル電極ラインに各々接続され、
前記スイッチングトランジスターの制御電極は選択ラインに接続され、前記スイッチングトランジスターは選択信号が前記選択ラインに現れる時に導電状態とされ、一方、非選択信号が前記選択ラインに現れる時に非導電状態となり、
前記メモリ装置に電源を供給するための電源供給部と、
前記電源供給部の電源が所定の基準電圧より高いか低いかを知らせる第１検出信号と第２検出信号とを発生するために前記電源供給部の電源を検出する手段と、
前記基準電圧のレベルは電源がオン／オフされることの基準になるレベルであり、
前記メモリ装置のアドレスラッチ回路をセット／リセットさせるためのチップ活性化信号に同期された内部チップ活性化信号を発生する内部チップ活性化信号発生手段と、
前記メモリセルに貯蔵されたデータを感知増幅するための手段と、
前記第１検出信号及び前記チップ活性化信号に応答して前記感知増幅手段を活性化させるための感知増幅活性化信号を発生する感知増幅活性化信号発生手段と、
前記メモリ装置の正常的な読出及び書込動作の間に前記電源がオフされたり、前記基準電圧のレベルより低くなる時には、前記強誘電体キャパシターのデータを保護するためにチップ活性化信号、前記第１及び第２検出信号、及び、前記内部チップ活性化信号に応答して前記メモリ装置の読出及び書込動作に必要な最小時間内の間、前記内部チップ活性化信号の活性化状態を維持させることにより、現在の読出及び書込動作が終わるまでその読出及び書込動作を維持させ、かつ当該読出及び書込動作が終了したらアドレスラッチ回路をリセットしてそれ以上の読出及び書込動作を防止するデータ保護手段とを含み、
前記感知増幅活性化信号発生手段は、前記電源が前記基準電圧より高い時には、前記チップ活性化信号に同期された信号として前記感知増幅活性化信号を発生し、前記電源が前記基準電圧より低い時には、前記チップ活性化信号が活性化される間、当該チップ活性化信号により活性化され、メモリ装置の動作に必要な最小の時間が経過した後、前記第１検出信号により非活性化される前記感知増幅活性化信号を発生し、
前記読出及び書込動作は、ある読出動作が遂行された後に状態が遷移された強誘電体キ ャパシターの分極状態をその読出動作以前のデータ状態で再記入する動作で構成される一連の動作であることを特徴とするメモリ装置。 - 前記第１検出信号のレベルは、前記電源が基準電圧より低い時には、グラウンド電位に該当するレベルであり、前記電源が前記基準電圧より高い時には、前記第１検出信号のレベルは前記電源に該当するレベルであり、前記電源が消えたり前記基準電圧より低くなる時には、前記第１検出信号のレベルは前記グラウンド電位に該当するレベルに遷移されることを特徴とする請求項８に記載のメモリ装置。
- 前記第２検出信号のレベルは、前記電源が前記基準電圧より低い時には、グラウンド電位に該当するレベルであり、前記電源が前記基準電圧より高い時には、前記第２検出信号のレベルは前記電源に該当するレベルであり、前記電源が消えたり前記基準電圧より低くなる時には、前記第２検出信号のレベルは前記電源に該当するレベルによって動くことを特徴とする請求項８に記載のメモリ装置。
- 前記データ保護手段は、
正常的な読出及び書込動作の間に、前記電源が前記基準電圧より高いレベルで維持される時に、前記内部チップ活性化信号の状態を遷移させるための前記感知増幅活性化信号に同期された第１遷移制御信号を発生する手段と、
前記正常的な読出及び書込の間に、前記電源が消えたり、前記基準電圧のレベルより低い時に、前記第１検出信号、前記内部チップ活性化信号及び前記第１遷移制御信号に応答して前記内部チップ活性化信号の状態を遷移させるための第２遷移制御信号を発生する手段と、
前記第１検出信号に応答して前記第１及び第２遷移制御信号中、いずれか一方を前記内部チップ活性化信号の遷移のための信号として前記内部活性化信号発生手段に伝達する選択手段を含むことを特徴とする請求項８に記載のメモリ装置。 - 前記第１遷移制御信号は、前記正常的な読出及び書込動作の間において、前記電源が前記基準電圧のレベルより低くなる時には、前記第１検出信号に制御された前記感知増幅活性化信号に同期される信号であることを特徴とする請求項１１に記載のメモリ装置。
- 前記内部チップ活性化信号発生手段は、
前記チップ活性化信号が活性化される時、ショットパルス信号を発生するショットパルス発生手段と、
前記第２検出信号により初期化され、前記選択手段を通じて印加される遷移制御信号と前記ショットパルス信号のうち、いずれか一方によりトグルされた状態を維持するラッチ手段と、
前記ラッチ手段の出力を反転させた前記内部チップ活性化信号を出力する反転手段を含むことを特徴とする請求項８に記載のメモリ装置。 - 前記第１遷移制御手段は、
前記感知増幅活性化信号を反転させるための反転手段と、
前記感知増幅活性化信号が活性化される時、前記反転手段の出力に応答して前記第１遷移制御信号としてショットパルス信号を発生するショットパルス発生手段とを含むことを特徴とする請求項１１に記載のメモリ装置。 - 前記第２遷移制御手段は、
入力端子と出力端子を持ち、前記第２検出信号により初期化されるラッチ手段と、
前記ショットパルス信号及び前記第１検出信号に応答して前記ラッチ手段の前記入力端子に入力信号を提供するための入力手段と、
前記ラッチ手段の出力と内部チップ活性化信号に応答して前記内部チップ活性化信号の遷移のための信号として前記第２遷移制御信号を出力する出力手段とを含むことを特徴とする請求項１４に記載のメモリ装置。
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