JP4863865B2 - 情報処理装置，記憶部誤書込み防止方法，および情報処理システム - Google Patents
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Description
本発明は、記憶部（メモリ）へのデータの書込み処理を行なう情報処理装置へ供給される電源電圧が低下した場合にかかる情報処理装置を停止させるための技術に関する。
従来から、メモリへデータの書込み処理を行なう情報処理装置は、電源電圧が低下した場合に、データの書込み処理を行なうＣＰＵ（Central Processing Unit）等を強制的にリセットするように構成されている。
図５に従来の情報処理装置１００を示す。この情報処理装置１００は、電圧変換回路１０１，メモリ１０２，バッテリ１０３，演算部（例えばＣＰＵ）１０４，メモリ制御部１０５，および電圧監視部１０６をそなえて構成されている。
図５に従来の情報処理装置１００を示す。この情報処理装置１００は、電圧変換回路１０１，メモリ１０２，バッテリ１０３，演算部（例えばＣＰＵ）１０４，メモリ制御部１０５，および電圧監視部１０６をそなえて構成されている。
電圧変換回路１０１は、外部の電源供給部１１０から供給される電源電圧を内部で使用する電圧に変換する回路であり、ここでは電源電圧をメモリ１０２が動作可能な電圧に変換してメモリ１０２に供給する。
具体的には、電圧変換回路１０１は、電源供給部１１０からの例えば５．０Ｖの電源電圧を例えば３．３Ｖに変換してメモリ１０２に供給する。さらに、電圧変換回路１０１は、電源供給部１１０からの例えば５．０Vの電源電圧を例えば３．３Ｖに変換してメモリ制御部１０５に供給する。
具体的には、電圧変換回路１０１は、電源供給部１１０からの例えば５．０Ｖの電源電圧を例えば３．３Ｖに変換してメモリ１０２に供給する。さらに、電圧変換回路１０１は、電源供給部１１０からの例えば５．０Vの電源電圧を例えば３．３Ｖに変換してメモリ制御部１０５に供給する。
メモリ１０２は、電圧変換回路１０１から電圧を供給されてデータを保持するとともに、電圧供給部１１０からの電源電圧が停止するとバッテリ１０３の電圧でデータを保持するバッテリバックアップ可能な記憶部である。
なお、メモリ１０２は、例えば、３．０〜３．６Ｖの電源電圧で書込み処理および読出処理等の動作可能で、例えば、２．２〜３．６Ｖの電源電圧でデータ保持が可能である。
なお、メモリ１０２は、例えば、３．０〜３．６Ｖの電源電圧で書込み処理および読出処理等の動作可能で、例えば、２．２〜３．６Ｖの電源電圧でデータ保持が可能である。
また、バッテリ１０３は、情報処理装置１００が電源供給部１１０からの電源供給を受けて起動している間に、電圧変換回路１０１から電力供給を受けて充電される。
演算部１０４は、メモリ１０２に対するデータの書込み処理を行なうべく書込み要求を発行するものであり、外部の電源供給部１１０から供給された例えば５．０Ｖの電源電圧で動作する。なお、演算部１０４は、例えば４．５〜５．５Ｖの電源電圧で動作可能である。
演算部１０４は、メモリ１０２に対するデータの書込み処理を行なうべく書込み要求を発行するものであり、外部の電源供給部１１０から供給された例えば５．０Ｖの電源電圧で動作する。なお、演算部１０４は、例えば４．５〜５．５Ｖの電源電圧で動作可能である。
メモリ制御部１０５は、電圧変換回路１０１から電圧を供給され、演算部１０４から発行された書込み要求を受けて、当該書込み要求に基づいてメモリへのデータの書込みを制御（許可）するものである。なお、メモリ制御部１０５は、例えば３．０〜３．６Ｖの電源電圧で動作可能である。
図５に示すように、メモリ１０２，演算部１０４，およびメモリ制御部１０５は、アドレス／データバス１０７を介してそれぞれ接続されており、例えば、情報処理装置１００において、演算部１０４からの書込み要求（図中“ライト”と表記）をメモリ制御部１０５が受けると、メモリ制御部１０５がチップセレクト信号およびライトイネーブル信号（図中“セレクト／ライトイネーブル信号”と表記）をメモリ１０２に送信する。これによりメモリ１０２に対するデータの書込みが可能な状態となり、アドレス／データバス１０７を介したメモリ１０２へのデータの書込みが行なわれる。
図５に示すように、メモリ１０２，演算部１０４，およびメモリ制御部１０５は、アドレス／データバス１０７を介してそれぞれ接続されており、例えば、情報処理装置１００において、演算部１０４からの書込み要求（図中“ライト”と表記）をメモリ制御部１０５が受けると、メモリ制御部１０５がチップセレクト信号およびライトイネーブル信号（図中“セレクト／ライトイネーブル信号”と表記）をメモリ１０２に送信する。これによりメモリ１０２に対するデータの書込みが可能な状態となり、アドレス／データバス１０７を介したメモリ１０２へのデータの書込みが行なわれる。
電圧監視回路１０６は、電源供給部１１０からの電源電圧（以下、単に電源電圧という）を監視する回路であり、例えば、閾値としての基準電圧（ここでは４．２Ｖ）を入力され（図示略）、この基準電圧と電源電圧とを比較することにより電源電圧の低下を監視し、サーキットブレーカのオフ時や停電等が発生した場合など、図６に示すように電源電圧が基準電圧以下に低下した場合、演算部１０４およびメモリ制御部１０５をリセットするものである。
ここでリセットとは、演算部１０４およびメモリ制御部１０５が保持する処理中の情報を消去するとともに、演算部１０４およびメモリ制御部１０５を停止することをいう。
なお、図５に示した従来技術と同等の技術として、電源電圧が所定電圧以下に低下したことを検出すると、ＣＰＵにＮＭＩ（Non-Maskable Interrupt）信号を発し、ＲＡＭ（Random Access Memory）へのアクセスを禁じてＲＡＭに保持されたデータの保護を図る技術や（例えば、下記特許文献１参照）、入力電圧が所定電圧まで降下するとマイクロプロセッサにリセット信号を与え、マイクロプロセッサによる書き込みや消去の不当な信号の生成を禁止してメモリを保護する技術がある（例えば、下記特許文献２参照）。
特開２００１−１８７２５２号公報
特開昭５９−２０６９７５号公報
なお、図５に示した従来技術と同等の技術として、電源電圧が所定電圧以下に低下したことを検出すると、ＣＰＵにＮＭＩ（Non-Maskable Interrupt）信号を発し、ＲＡＭ（Random Access Memory）へのアクセスを禁じてＲＡＭに保持されたデータの保護を図る技術や（例えば、下記特許文献１参照）、入力電圧が所定電圧まで降下するとマイクロプロセッサにリセット信号を与え、マイクロプロセッサによる書き込みや消去の不当な信号の生成を禁止してメモリを保護する技術がある（例えば、下記特許文献２参照）。
ところで、上記図５に示した従来の情報処理装置１００や上記特許文献１，２に開示された従来技術は、停電等何らかの原因で電源電圧が基準電圧以下に低下すると、演算部１０４およびメモリ制御部１０５の処理状況に係わらず、つまり、演算部１０４によって発行された書込み要求にかかる書込み処理単位としてのバスサイクルの途中であっても、電圧監視回路１０６は、演算部１０４およびメモリ制御部１０５をリセットするので、演算部１０４およびメモリ制御部１０５はかかるバスサイクルとは非同期にリセットされる。
つまり、演算部１０４からの書込み要求毎にデータがメモリ１０２に書き込まれる情報処理装置１００において、演算部１０４からの書込み要求毎の書込み途中で演算部１０４およびメモリ制御部１０５がリセットされてしまう。
具体的には、図７（ａ）に示すごとく、電源供給部１１０からの電源電圧が低下し、電圧監視回路１０６が、電源電圧が基準電圧４．２Ｖ以下に低下したことを検出すると（図中破線で示す範囲ｘ参照）、図７（ｂ）に示すごとく、演算部１０４からの書込み要求にかかるバスサイクルとは非同期に、演算部１０４およびメモリ制御部１０５にリセット信号（図中“-RESET”と表記）をアサートする（タイミングｔ１参照；図中破線で示す範囲ｙ参照）。
具体的には、図７（ａ）に示すごとく、電源供給部１１０からの電源電圧が低下し、電圧監視回路１０６が、電源電圧が基準電圧４．２Ｖ以下に低下したことを検出すると（図中破線で示す範囲ｘ参照）、図７（ｂ）に示すごとく、演算部１０４からの書込み要求にかかるバスサイクルとは非同期に、演算部１０４およびメモリ制御部１０５にリセット信号（図中“-RESET”と表記）をアサートする（タイミングｔ１参照；図中破線で示す範囲ｙ参照）。
ここで、図７（ｂ）において“CPU-CLK”は演算部１０４に入力されるクロック信号（例えば２５ＭＨｚ）を示し、“CPU-ADD”はアドレスバス上のデータの書込みを行なうメモリ１０２のアドレスを示し、“-CPU-AS”はアドレスバス上のアドレスが有効であるか否かを示すアドレスストローブ信号を示し、“-BBRAM-CS”はメモリ制御部１０５からメモリ１０２に出力されるチップセレクト信号を示し、“-BBRAM-WE”はメモリ制御部１０５からメモリ１０２に出力されるライトイネーブル信号を示し、“CPU-DATA”はデータバス上のメモリ１０２に書き込むデータを示している。なお、図７（ｂ）におけるリセット信号（“-RESET”），アドレスストローブ信号（“-CPU-AS”），チップセレクト信号（“-BBRAM-CS”），およびライトイネーブル信号（“-BBRAM-WE”）は、下側がオン（アサート）を示し、上側がオフ（ネゲート）を示している。
そして、リセット信号がアサートされると、そのタイミング（図中タイミングｔ１参照）で演算部１０４およびメモリ制御部１０５がリセットされるので、バスサイクル（書込み要求毎の書込み処理単位）の途中で、アドレスストローブ信号，チップセレクト信号，およびライトイネーブル信号がネゲートに変化するとともに、アドレスバスやデータバスも変化してしまう（図中タイミングｔ１参照；図中破線で示す範囲ｚ参照）。
一方、このとき、メモリ１０２は動作可能な状態であるため、変化した書込み制御信号としてのチップセレクト信号およびライトイネーブル信号や、アドレスバス上のアドレス情報およびデータバス上のデータの状態によっては、メモリ１０２に対して不要なアクセスが発生してしまい、メモリ１０２に対する誤書込みが発生してしまうことがある。
特に、情報処理装置１００が、メモリ１０２の内容を参照し、その内容に基づいて起動（立ち上げ）するものであった場合、電源電圧降下によるリセット時にメモリ１０２に誤書込みが発生してしまうと、次回の情報処理装置１００の起動時に起動できなくなるおそれが生じる他、起動したとしてもエラー状態で起動するおそれが生じる。
特に、情報処理装置１００が、メモリ１０２の内容を参照し、その内容に基づいて起動（立ち上げ）するものであった場合、電源電圧降下によるリセット時にメモリ１０２に誤書込みが発生してしまうと、次回の情報処理装置１００の起動時に起動できなくなるおそれが生じる他、起動したとしてもエラー状態で起動するおそれが生じる。
本発明は、このような課題に鑑み創案されたもので、電源電圧が低下した場合に記憶部への誤書き込みを抑止しながら、記憶部への書込み処理を確実に停止できるようにすることを目的とする。
上記目的を達成するために、本発明の情報処理装置は、書込み要求毎にデータが書込まれる記憶部と、前記書込み要求を発行する書込み要求発行部と、第１電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、前記動作可能電圧よりも高い基準電圧が入力され、前記第１電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部と、前記電圧監視部が前記発行抑止信号を出力すると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御部とを有し、前記第１電源電圧が前記動作可能電圧よりも高く、前記電圧変換部は、前記第１電源電圧が前記基準電圧よりも低い電圧に低下した場合においても前記動作可能電圧を前記書込み要求発行部に供給することを特徴としている。
また、前記電圧監視部が、前記第１電源電圧が所定時間前記基準電圧よりも低い電圧に低下した場合に、前記発行抑止信号を出力することが好ましい。
なお、前記リセット制御部が、前記書込み要求発行部から発行された前記書込み要求に含まれるアドレスが有効であるか否かを示すアドレス有効信号に基づいて、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断することが好ましい。このとき、前記リセット制御部が、前記書込み要求発行部からの前記アドレス有効信号が所定時間アドレスが無効であることを示すと、前記書込み要求発行部が前記書込み要求の発行を停止したと判断することが好ましい。
また、前記書込み要求発行部からの前記書込み要求に応じて前記記憶部へのデータの書込みを制御する書込み制御部を有し、前記リセット制御部が、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部および前記書込み制御部をリセットすることが好ましい。
さらに、前記記憶部が、第２電源電圧によりデータを保持することが好ましい。
さらに、前記記憶部が、第２電源電圧によりデータを保持することが好ましい。
また、上記目的を達成するために、本発明の記憶部誤書込み防止方法は、書込み要求毎にデータが書き込まれる記憶部と、前記書込み要求を発行する書込み要求発行部とを有する情報処理装置の前記記憶部に対するデータの誤書込みを防止する方法であって、電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換ステップと、前記電源電圧が、前記動作可能電圧よりも高い基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視ステップと、前記電圧監視ステップにおいて出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御ステップと、前記電圧監視ステップにおいて前記発行抑止信号が出力されると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御ステップとを含むとともに、前記電源電圧として前記動作可能電圧よりも高い電圧を供給する電源電圧供給ステップを含み、前記電圧変換ステップは、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合においても前記動作可能電圧を前記書込み要求発行部に供給することを特徴としている。
また、上記目的を達成するために、本発明の情報処理システムは、書込み要求毎にデータが書込まれる記憶部と、前記書込み要求を発行する書込み要求発行部と、電源電圧を供給する電源供給部と、前記電源供給部から供給された電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、前記動作可能電圧よりも高い基準電圧が入力され、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部と、前記電圧監視部が前記発行抑止信号を出力すると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御部とを有し、前記電源供給部は、前記動作可能電圧よりも高い電源電圧を供給し、前記電圧変換部は、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合においても前記動作可能電圧を前記書込み要求発行部に供給することを特徴としている。
このように、本発明によれば、電圧監視部が、第１電源電圧が書込み要求発行部の動作可能電圧よりも高い基準電圧以下に低下した場合に、書込み要求発行部による書込み要求の発行を抑止する発行抑止信号を出力し（電圧監視ステップ）、発行抑止制御部が、発行抑止信号を受信した場合、記憶部に対する書込み要求発行部からの書込み要求毎の書込みが完了してから、書込み要求発行部による書込み要求の発行を抑止する（発行抑止制御ステップ）ので、上述した従来技術のごとく記憶部への書込み処理の途中でリセット処理が行なわれて記憶部に対する誤書込みが発生してしまうことを抑止しながら、書込み要求発行部による書込み要求の発行を停止して、記憶部への書込み処理を確実に停止できる。
また、リセット制御部が、電圧監視部が発行抑止信号を出力すると、書込み要求発行部が書込み要求の発行を停止したか否かを判断し、書込み要求発行部が書込み要求の発行を停止したと判断した場合に、書込み要求発行部をリセットする（リセット制御ステップ）ので、電源電圧が低下した場合に、記憶部への誤書込みを抑止しながら書込み要求発行部を確実にリセットできる。
また、リセット制御部が、電圧監視部が発行抑止信号を出力すると、書込み要求発行部が書込み要求の発行を停止したか否かを判断し、書込み要求発行部が書込み要求の発行を停止したと判断した場合に、書込み要求発行部をリセットする（リセット制御ステップ）ので、電源電圧が低下した場合に、記憶部への誤書込みを抑止しながら書込み要求発行部を確実にリセットできる。
したがって、情報処理装置をリセット後に再起動させる際、情報処理装置が記憶部の内容を参照して起動する場合であっても、記憶部に誤書込みはされていないので、情報処理装置を正常に再起動できる。
また、第１電源電圧が書込み要求発行部の動作可能電圧よりも高いので、第１電源電圧が低下しても、電圧変換部による書込み要求発行部への電圧供給がすぐに止まることがない。
また、第１電源電圧が書込み要求発行部の動作可能電圧よりも高いので、第１電源電圧が低下しても、電圧変換部による書込み要求発行部への電圧供給がすぐに止まることがない。
さらに、電圧変換部は第１電源電圧が低下した場合でも動作可能電圧を一部に供給するので、書込み要求発行部は第１電源電圧が低下しても発行抑止制御部によって書込み要求の発行を抑止されるまでの間、確実に処理を実行できる。
また、電圧監視部が、第１電源電圧が所定時間基準電圧よりも低い電圧に低下した場合に発行抑止信号を出力するので、電源電圧が基準電圧以下に低下したことを確実に検出してから発行抑止信号を出力することができる。
また、電圧監視部が、第１電源電圧が所定時間基準電圧よりも低い電圧に低下した場合に発行抑止信号を出力するので、電源電圧が基準電圧以下に低下したことを確実に検出してから発行抑止信号を出力することができる。
さらに、リセット制御部が、アドレス有効信号に基づいて書込み要求発行部が書込み要求の発行を停止したか否かを判断するので、リセット制御部は書込み要求発行部が書込み要求の発行を停止したか否かを確実に判断できる。
また、リセット制御部が書込み制御部をリセットするので、記憶部への誤書込みをより確実に抑止できる。
また、リセット制御部が書込み制御部をリセットするので、記憶部への誤書込みをより確実に抑止できる。
なお、記憶部が、第２電源電圧によりデータを保持するので、第１電源電圧の供給が停止しても誤書込みがされていない状態で、データを正常に保持し続けることができる。
以下、図面を参照しながら本発明の実施の形態について説明する。
〔１〕本発明の一実施形態について
まず、図１に示すブロック図を参照しながら、本発明の一実施形態としての情報処理システム１の構成について説明する。この図１に示すように、本情報処理システム１は、情報処理装置１０と、この情報処理装置１０に電力供給を行なう電源供給部２０とをそなえて構成されている。
〔１〕本発明の一実施形態について
まず、図１に示すブロック図を参照しながら、本発明の一実施形態としての情報処理システム１の構成について説明する。この図１に示すように、本情報処理システム１は、情報処理装置１０と、この情報処理装置１０に電力供給を行なう電源供給部２０とをそなえて構成されている。
情報処理装置１０は、電源供給部２０から電源電圧（第１電源電圧）の供給を受けて稼働するものであり、電圧変換回路（電圧変換部）１１，メモリ（記憶部）１２，バッテリ１３，演算部（例えば、ＣＰＵ）１４，メモリ制御部（書込み制御部）１５，電圧監視回路（電圧監視部）１６，およびリセット制御回路（リセット制御部）１７をそなえて構成されている。
電圧変換回路１１は、電源供給部２０から供給される電源電圧（ここでは１２Ｖ；以下、単に電源電圧という）を情報処理装置１０内部で使用する電圧に変換するものであり、電源電圧を演算部１４が動作可能な動作可能電圧（第１動作可能電圧）に変換して演算部１４に供給する他、電源電圧をメモリ１２が動作可能な演算部１４の動作可能電圧よりも低い動作可能電圧（第３動作可能電圧）に変換してメモリ１２に供給するとともに、電源電圧をメモリ制御部１５が動作可能な演算部１４の動作可能電圧よりも低い動作可能電圧（第２動作可能電圧）に変換してメモリ制御部１５に供給する。
ここでは、演算部１４は例えば４．５〜５．５Ｖの電圧帯で動作可能であり、メモリ１２は例えば３．０〜３．６Ｖの電圧帯で動作可能（データのリード／ライト可能）であるとともに例えば２．２〜３．６Ｖの電圧帯でデータ保持のみが可能であり、メモリ制御部１５は例えば３．０〜３．６Ｖの電圧帯で動作可能である。
したがって、電圧変換回路１１は、本実施形態では、１２Ｖの電源電圧を演算部１４の動作可能電圧として例えば５．０Ｖの電圧に変換（降圧）して演算部１４に供給するとともに、例えば１２Ｖの電源電圧をメモリ１２およびメモリ制御部１５の動作可能電圧として例えば３．３Ｖに変換（降圧）してメモリ１２およびメモリ制御部１５にそれぞれ供給する。なお、電圧変換回路１１はバッテリ１３を充電すべくバッテリ１３にも電圧を供給する。
したがって、電圧変換回路１１は、本実施形態では、１２Ｖの電源電圧を演算部１４の動作可能電圧として例えば５．０Ｖの電圧に変換（降圧）して演算部１４に供給するとともに、例えば１２Ｖの電源電圧をメモリ１２およびメモリ制御部１５の動作可能電圧として例えば３．３Ｖに変換（降圧）してメモリ１２およびメモリ制御部１５にそれぞれ供給する。なお、電圧変換回路１１はバッテリ１３を充電すべくバッテリ１３にも電圧を供給する。
さらに、電圧変換回路１１は、電源電圧が停電等何らかの原因によって低下した場合であっても、低下した電源電圧をメモリ１２，バッテリ１３，演算部１４，およびメモリ制御部１５のそれぞれの動作可能電圧に変換して供給するように構成されている。
つまり、電圧変換回路１１は、動作可能電圧よりも高い電源電圧が入力されている場合は、その電源電圧の値に係わらず電源電圧を動作可能電圧に降圧できる。
つまり、電圧変換回路１１は、動作可能電圧よりも高い電源電圧が入力されている場合は、その電源電圧の値に係わらず電源電圧を動作可能電圧に降圧できる。
そして、電源供給部２０が供給する電源電圧は、情報処理装置１０において動作可能電圧が最も高い演算部１４の動作可能電圧よりも高くなっており、これにより、たとえ電源電圧が停電等によって低下した場合であっても、電源電圧が演算部１４の動作可能電圧よりも高い間は、電圧変換回路１１が動作可能電圧をメモリ１２，バッテリ１３，演算部１４，およびメモリ制御部１５のそれぞれに供給できる。
メモリ１２は、演算部１４から発行される書込み要求毎にデータを書込まれるものであり、電圧変換回路１１から電圧を供給されて動作するとともに、電圧供給部１１からの電源電圧が停止するとバッテリ１３からの電源電圧（第２電源電圧）によりデータを保持するバッテリバックアップ可能な記憶部（例えばＲＡＭ（Random Access Memory））である。つまり、メモリ１２は、それ自体は揮発性メモリであるが、バッテリ１３からの電圧を受けてデータを保持し続ける不揮発性メモリとして構成されている。
バッテリ１３は、情報処理装置１０が正常動作中は、電圧変換回路１１からの電圧により、電力を充電する。
演算部１４は、メモリ１２に対するデータの書込みを行なうものであり、メモリ１２に対するデータの書込み要求を発行する書込み要求発行部１４ａと、電圧監視回路１６から出力されたホルト（ＨＡＬＴ）信号（発行抑止信号）を受信すると、メモリ１２に対する書込み要求毎の書込みが完了してから、書込み要求発行部１４ａによる書込み要求の発行を抑止する発行抑止制御部１４ｂとをそなえて構成されている。
演算部１４は、メモリ１２に対するデータの書込みを行なうものであり、メモリ１２に対するデータの書込み要求を発行する書込み要求発行部１４ａと、電圧監視回路１６から出力されたホルト（ＨＡＬＴ）信号（発行抑止信号）を受信すると、メモリ１２に対する書込み要求毎の書込みが完了してから、書込み要求発行部１４ａによる書込み要求の発行を抑止する発行抑止制御部１４ｂとをそなえて構成されている。
換言すると、演算部１４は書込み要求発行部１４ａおよび発行抑止制御部１４ｂとして機能する。
なお、詳細は後述の図３（ａ），（ｂ）および図４を参照しながら説明するが、発行抑止制御部１４ｂは、ホルト信号を受信するとすぐに書込み要求発行部１４ａの書込み要求の発行を抑止するのではなく、バスサイクルの境界で書込み要求の発行を停止すべく、書込み要求毎の書込みが完了してから、つまり、書込み要求にかかる書込み処理の一単位が終了した時点で、書込み要求発行部１４ａの書込み要求の発行を抑止する。
なお、詳細は後述の図３（ａ），（ｂ）および図４を参照しながら説明するが、発行抑止制御部１４ｂは、ホルト信号を受信するとすぐに書込み要求発行部１４ａの書込み要求の発行を抑止するのではなく、バスサイクルの境界で書込み要求の発行を停止すべく、書込み要求毎の書込みが完了してから、つまり、書込み要求にかかる書込み処理の一単位が終了した時点で、書込み要求発行部１４ａの書込み要求の発行を抑止する。
メモリ制御部１５は、演算部１４の書込み要求発行部１４ａから発行された書込み要求を受けて、当該書込み要求に応じてメモリ１２へのデータの書込みを制御（許可）するものである。
なお、本情報処理装置１０は、メモリ１２の他に複数の記憶部（図示略）をそなえていてもよく、さらには、本情報処理装置１０に他の記憶装置（図示略）が接続されていてもよく、その場合、メモリ制御部１５は各記憶部や記憶装置に対するアクセス制御を行なう。
なお、本情報処理装置１０は、メモリ１２の他に複数の記憶部（図示略）をそなえていてもよく、さらには、本情報処理装置１０に他の記憶装置（図示略）が接続されていてもよく、その場合、メモリ制御部１５は各記憶部や記憶装置に対するアクセス制御を行なう。
図１に示すように、メモリ１２，演算部１４，およびメモリ制御部１５は、アドレス／データバス１８を介してそれぞれ接続されており、メモリ制御部１５が、演算部１４からの書込み要求（図中“ライト”と表記）を受けてメモリ１２へのデータの書込みを許可する場合には、メモリ１２を選択するためのチップセレクト信号およびライトイネーブル信号（図中“セレクト／ライトイネーブル信号”と表記）をメモリ１２に送信する。これによりメモリ１２に対するデータの書込みが可能な状態となり、アドレス／データバス１８を介したメモリ１２へのデータの書込みが行なわれる。
電圧監視回路１６は、電源供給部２０から供給された電源電圧を監視するものであり、閾値としての基準電圧（図中“ＶＲＥＦ”参照；ここでは９．６Ｖ）を入力され、例えばコンパレータ（図示略）によって電源電圧と基準電圧とを比較することで電源電圧の変化、ここでは図２に示すような電源電圧の低下を監視し、電源電圧が基準電圧よりも低い電圧（もしくは基準電圧以下）に所定時間連続して低下した場合に、書込み要求発行部１４ａによる書込み要求の発行を抑止するホルト信号を演算部１４の発行抑止制御部１４ｂおよびリセット制御回路１７に出力する。
なお、電源電圧の低下はサーキットブレーカのオフ時や停電が発生した時などに生じ、図２に示すごとく、電源電圧は、通常、数十ｍｓに１Ｖ程度低下する。
また、基準電圧は、演算部１４の動作可能電圧よりも高く設定されている。
リセット制御回路１７は、演算部１４およびメモリ制御部１５をリセットするものである。ここでリセットとは、例えば、演算部１４およびメモリ制御部１５がそれぞれ保持する演算途中や処理途中のデータを消去するとともに、演算部１４およびメモリ制御部１５を停止することをいう。
また、基準電圧は、演算部１４の動作可能電圧よりも高く設定されている。
リセット制御回路１７は、演算部１４およびメモリ制御部１５をリセットするものである。ここでリセットとは、例えば、演算部１４およびメモリ制御部１５がそれぞれ保持する演算途中や処理途中のデータを消去するとともに、演算部１４およびメモリ制御部１５を停止することをいう。
リセット制御回路１７は、電圧監視回路１６が出力したホルト信号を受信すると、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを、書込み要求に含まれるアドレスが有効であるか否かを示すアドレスストローブ信号（アドレス有効信号；図中“AS信号”と表記）に基づいて判断し、書込み要求発行部１４ａが書込み要求の発行を停止したと判断した場合に、書込み要求発行部１４ａ（ここでは演算部１４全体）およびメモリ制御部１５をリセットするものである。
具体的には、リセット制御回路１７は書込み要求に含まれるアドレスストローブ信号が所定時間連続してアドレスが無効であることを示すと、書込み要求発行部１４ａが書込み要求の発行を停止したと判断して、演算部１４およびメモリ制御部１５をリセットする。
次に、図３（ａ），（ｂ）および図４に示すフローチャート（ステップＳ１〜Ｓ７）を参照しながら、本発明の一実施形態としての記憶部誤書込み防止方法の動作手順（本情報処理装置１０の電源電圧低下時の動作手順）について説明する。
次に、図３（ａ），（ｂ）および図４に示すフローチャート（ステップＳ１〜Ｓ７）を参照しながら、本発明の一実施形態としての記憶部誤書込み防止方法の動作手順（本情報処理装置１０の電源電圧低下時の動作手順）について説明する。
なお、図３（ａ）は電源供給部２０からの電源電圧が基準電圧（ここでは９．６Ｖ）以下に低下する場合を示す図であり、図３（ｂ）は図３（ａ）に示すときの情報処理システム１（情報処理装置１０）の動作を説明するためのタイミングチャートである。
図３（ｂ）において“-12V-UVA（Under Voltage Alarm）”は電源電圧が基準電圧より低くなった場合にオン（アサート）されるアラーム信号を示し、このアラーム信号は例えば電源監視回路１６の電源電圧と基準電圧とを比較するコンパレータ（図示略）から出力される信号であり、“CPU-CLK”は演算部１４に入力されるクロック信号（例えば２５ＭＨｚ）を示し、“CPU-ADD”はアドレスバス１８上のデータの書込みを行なうメモリ１２のアドレスを示し、“-CPU-AS”はアドレスバス１８上のアドレスが有効であるか否かを示すアドレスストローブ信号を示し、“-BBRAM-CS”はメモリ制御部１５からメモリ１２に出力されるチップセレクト信号を示し、“-BBRAM-WE”はメモリ制御部１５からメモリ１２に出力されるライトイネーブル信号を示し、“CPU-DATA”はデータバス１８上のメモリ１２に書き込むデータを示している。
図３（ｂ）において“-12V-UVA（Under Voltage Alarm）”は電源電圧が基準電圧より低くなった場合にオン（アサート）されるアラーム信号を示し、このアラーム信号は例えば電源監視回路１６の電源電圧と基準電圧とを比較するコンパレータ（図示略）から出力される信号であり、“CPU-CLK”は演算部１４に入力されるクロック信号（例えば２５ＭＨｚ）を示し、“CPU-ADD”はアドレスバス１８上のデータの書込みを行なうメモリ１２のアドレスを示し、“-CPU-AS”はアドレスバス１８上のアドレスが有効であるか否かを示すアドレスストローブ信号を示し、“-BBRAM-CS”はメモリ制御部１５からメモリ１２に出力されるチップセレクト信号を示し、“-BBRAM-WE”はメモリ制御部１５からメモリ１２に出力されるライトイネーブル信号を示し、“CPU-DATA”はデータバス１８上のメモリ１２に書き込むデータを示している。
なお、図３（ｂ）におけるアラーム信号（“-12V-UVA”），リセット信号（“-RESET”），アドレスストローブ信号（“-CPU-AS”），チップセレクト信号（“-BBRAM-CS”），およびライトイネーブル信号（“-BBRAM-WE”）は、下側がオン（アサート）を示し、上側がオフ（ネゲート）を示している。
まず、電源供給部２０が情報処理装置１０に演算部１４の動作可能電圧よりも高い電源電圧を供給し（電源電圧供給ステップ；図４のステップＳ１参照）、電源供給部２０からの電源電圧を電圧変換回路１１が演算部１４の動作可能電圧（ここでは５．０Ｖ）に変換して演算部１４に供給するとともに、メモリ１２およびメモリ制御部１５に対しても電源電圧をそれぞれの動作可能電圧（ここでは３．３Ｖ）に変換して供給する（電圧変換ステップ；図４のステップＳ２参照）。
まず、電源供給部２０が情報処理装置１０に演算部１４の動作可能電圧よりも高い電源電圧を供給し（電源電圧供給ステップ；図４のステップＳ１参照）、電源供給部２０からの電源電圧を電圧変換回路１１が演算部１４の動作可能電圧（ここでは５．０Ｖ）に変換して演算部１４に供給するとともに、メモリ１２およびメモリ制御部１５に対しても電源電圧をそれぞれの動作可能電圧（ここでは３．３Ｖ）に変換して供給する（電圧変換ステップ；図４のステップＳ２参照）。
なお、電圧変換回路１１は、電源供給部２０からの電源電圧が低下しても（図３（ａ）参照）、リセット制御部１７からのリセット信号を演算部１４およびメモリ制御部１５が受けるまでは、電源電圧を動作可能電圧に変換してメモリ１２，演算部１４，およびメモリ制御部１５に電圧供給を行なう（図３（ｂ）のタイミングＴ１〜Ｔ７参照）。
そして、電源電圧が基準電圧よりも低い電圧になると（図３（ｂ）中破線で示す範囲Ａ参照）、電圧監視回路１６の内部でアラーム信号がアサートされ（図３（ｂ）のタイミングＴ３参照）、電圧監視回路１６によって電源電圧が所定時間連続して基準電圧よりも低い電圧に低下したか否かが判断される（図４のステップＳ３参照）。
そして、電源電圧が基準電圧よりも低い電圧になると（図３（ｂ）中破線で示す範囲Ａ参照）、電圧監視回路１６の内部でアラーム信号がアサートされ（図３（ｂ）のタイミングＴ３参照）、電圧監視回路１６によって電源電圧が所定時間連続して基準電圧よりも低い電圧に低下したか否かが判断される（図４のステップＳ３参照）。
ここでは、電圧監視回路１６はクロック信号が５回立ち上がるまでの間、電源電圧が基準電圧以下であると（図４のステップＳ３のＹｅｓルート）、電圧監視回路１６はアラーム信号がアサートされてからクロック信号の立上がり５クロック目でアラーム信号がオンしたのを検出して（図３（ｂ）中破線で示す範囲Ｂ参照）、ホルト信号をアサート（発行抑止制御部１４ｂおよびリセット制御回路１７に出力）する（図３（ｂ）のタイミングＴ４および図４のステップＳ４参照）。
このように、図４における上記ステップＳ３，Ｓ４が、電源電圧が基準電圧よりも低い電圧に所定時間連続して低下すると、書込み要求発行部１４ａによる書込み要求の発行を抑止するホルト信号を出力する電圧監視ステップとして機能する。
なお、電圧監視回路１６は、電源電圧が所定時間連続して基準電圧よりも低い電圧に低下しなければ（図４のステップＳ３のＮｏルート）、上記ステップＳ４の処理には移行しない。
なお、電圧監視回路１６は、電源電圧が所定時間連続して基準電圧よりも低い電圧に低下しなければ（図４のステップＳ３のＮｏルート）、上記ステップＳ４の処理には移行しない。
また、電圧監視回路１６が、電源電圧が基準電圧以下に低下するとすぐにホルト信号をアサートするのではなく、電源電圧が所定時間（ここではクロック信号の立上がり５クロック分）連続して基準電圧よりも低い電圧に低下してからホルト信号をアサートするので、アラーム信号のノイズを吸収することができる。すなわち、電源電圧が基準電圧を上回ったり下回ったりの高低を繰り返してアラーム信号にオン／オフのばたつきが生じる場合には、ホルト信号が出力されず、電源電圧が基準電圧よりも低い電圧に確実に低下した場合にだけ、電圧監視回路１６はホルト信号を出力することができる。
そして、演算部１４の発行抑止制御部１４ｂがホルト信号を受信すると、発行抑止制御部１４ｂは、バスサイクルの境界でバス動作を正常停止する（図３（ｂ）中破線で示す範囲ＣおよびタイミングＴ６参照）。
なお、バスサイクルとは、演算部１４から発行された書込み要求毎の書込み処理単位であり、図３（ｂ）に示すタイミングＴ２〜Ｔ５までの間の、アドレスストローブ信号およびチップセレクト信号が連続してオンになっている一つの期間のことをいう。
なお、バスサイクルとは、演算部１４から発行された書込み要求毎の書込み処理単位であり、図３（ｂ）に示すタイミングＴ２〜Ｔ５までの間の、アドレスストローブ信号およびチップセレクト信号が連続してオンになっている一つの期間のことをいう。
発行抑止制御部１４ｂは、ホルト信号を受信するとすぐに書込み要求発行部１４ａの書込み要求の発行を抑止するのではなく、例えば、このホルト信号をラッチして、バスサイクルの境界で書込み要求の発行を停止すべく、書込み要求毎の書込みが完了してから、つまり、書込み要求にかかる書込み処理の一単位が終了した時点で、書込み要求発行部１４ａの書込み要求の発行を抑止する（図３（ｂ）中破線で示す範囲ＣおよびタイミングＴ６、並びに、図４のステップＳ５（発行抑止制御ステップ）参照）。
ところで、リセット制御回路１７は、電圧監視回路１６からホルト信号を受信すると、発行抑止制御部１４ｂによる処理とは独立して、発行抑止制御部１４ｂによる処理と並行に、書込み要求発行部１４ａから出力される書込み要求に含まれるアドレスストローブ信号をモニタし、アドレスストローブ信号が所定時間（ここでは２μｓ）連続して書込み要求に含まれるアドレスが無効であることを示す（つまり、ネゲート（図３（ｂ）では“High”）になる）か否かを判断する（図４のステップＳ６参照）。
そして、アドレスストローブ信号が所定時間連続してアドレスが無効であることを示すと（図３（ｂ）の両矢印Dおよび図４のステップＳ６のＹｅｓルート参照）、リセット制御回路１７は、書込み要求発行部１４ａ（ここでは演算部１４）およびメモリ制御部１５にリセット信号をアサートして、書込み要求発行部１４ａおよびメモリ制御部１５をリセットして（図３（ｂ）のタイミングＴ７および図４のステップＳ７参照）、処理を終了する。
つまり、リセット制御回路１７は、アドレスストローブ信号が所定時間連続してネゲートであると、書込み要求発行部１４ｂが書込み要求の発行を停止したと判断して、演算部１４およびメモリ制御部１５をリセットする。
このように、図４における上記ステップＳ６，Ｓ７が、発行抑止信号が出力されると、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを判断し、書込み要求発行部１４ａが書込み要求の発行を停止したと判断した場合に、書込み要求発行部１４ａおよびメモリ制御部１５をリセットするリセット制御ステップとして機能する。
このように、図４における上記ステップＳ６，Ｓ７が、発行抑止信号が出力されると、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを判断し、書込み要求発行部１４ａが書込み要求の発行を停止したと判断した場合に、書込み要求発行部１４ａおよびメモリ制御部１５をリセットするリセット制御ステップとして機能する。
なお、アドレスストローブ信号が所定時間連続してネゲートにならなければ（図４のステップＳ６のＮｏルート）、リセット制御回路１７は上記ステップＳ７のリセット処理を行なわない。
また、リセット制御回路１７が、アドレスストローブ信号がネゲートであることを確認する上記所定時間（ここでは２μｓ）は、メモリ１２に対する最大アクセス時間、仮にメモリ１２以外にもメモリを備える場合は、すべてのメモリに対する最大アクセス時間、もしくは、バスサイクルよりも長い時間に設定されており、これにより、リセット制御回路１７は書込み要求発行部１４ａが書込み要求の発行を停止してバスサイクルが停止したことを確実に検出（判断）することができる。
また、リセット制御回路１７が、アドレスストローブ信号がネゲートであることを確認する上記所定時間（ここでは２μｓ）は、メモリ１２に対する最大アクセス時間、仮にメモリ１２以外にもメモリを備える場合は、すべてのメモリに対する最大アクセス時間、もしくは、バスサイクルよりも長い時間に設定されており、これにより、リセット制御回路１７は書込み要求発行部１４ａが書込み要求の発行を停止してバスサイクルが停止したことを確実に検出（判断）することができる。
さらに、電源電圧が基準電圧以下に低下してから演算部１４およびメモリ制御部１５がリセットされるまで（図３（ｂ）のタイミングＴ３〜Ｔ７）は、例えば３μｓ以内に完了するので、電源電圧を動作可能電圧５．０Ｖより十分に高く設定し、さらに、基準電圧を演算部１４の動作可能電圧５．０Ｖよりも十分に高い９．６Ｖに設定することによって、電源電圧が５．０Ｖ以下に低下して電圧変換回路１１から演算部１４に５．０Ｖの電圧が供給できなくなる前に、演算部１４の書込み要求発行部１４ａをバスサイクルの境界で停止させて、バスサイクルの境界でバス動作を正常停止することができる。
なお、上述したように、電源電圧が低下する速度は１Ｖ低下するのに数十ｍｓ程度掛かるのに対して、電源電圧が基準電圧を下回ってから演算部１４およびメモリ制御部１５がリセットされるのは数μｓ以内であるので、リセット制御回路１７によるリセット処理が行なわれる前に電源電圧が演算部１４の動作可能電圧より低くなることはない。
換言すると、基準電圧は、電源電圧が当該基準電圧よりも低い電圧に低下してからリセット処理が行なわれるまでの数μｓの間に、演算部１４の動作可能電圧以下にならないように、動作可能電圧よりも高く設定されている。
換言すると、基準電圧は、電源電圧が当該基準電圧よりも低い電圧に低下してからリセット処理が行なわれるまでの数μｓの間に、演算部１４の動作可能電圧以下にならないように、動作可能電圧よりも高く設定されている。
このように、本発明の一実施形態としての情報処理システム１（情報処理装置１０）および記憶部誤書込み防止方法によれば、電圧監視回路１６が、電源電圧が書込み要求発行部１４ａの動作可能電圧よりも高い基準電圧以下に低下した場合に、書込み要求発行部１４ａによる書込み要求の発行を抑止するホルト信号を出力し（電圧監視ステップ）、発行抑止制御部１４ｂが、ホルト信号を受信した場合、メモリ１２に対する書込み要求発行部１４ａからの書込み要求毎の書込みが完了してから、書込み要求発行部１４ａによる書込み要求の発行を抑止する（発行抑止制御ステップ）ので、前述した従来技術のごとく書込み処理の途中でリセット処理が行なわれてメモリ１２に誤書込みが発生することを抑止しながら、演算部１４（書込み要求発行部１４ａ）およびメモリ制御部１５によるメモリ１２への書込み処理を確実に停止できる。
したがって、本情報処理装置１０をリセット後に再起動させる際、本情報処理装置１０がメモリ１２の内容を参照して起動する場合であっても、メモリ１２に誤書込みはされていないので、本情報処理装置１０を正常に再起動できる。
さらに、電圧変換回路１１は電源電圧が低下した場合でも動作可能電圧を演算部１４に供給するので、演算部１４は電源電圧が低下してもリセット制御回路１７によってリセットされるまでの間、確実に処理を実行できる。
さらに、電圧変換回路１１は電源電圧が低下した場合でも動作可能電圧を演算部１４に供給するので、演算部１４は電源電圧が低下してもリセット制御回路１７によってリセットされるまでの間、確実に処理を実行できる。
また、電圧監視回路１６が、電源電圧が所定時間連続して基準電圧以下に低下した場合にホルト信号を出力するので、電源電圧の基準電圧付近のばたつきによるアラーム信号のノイズを吸収することができ、電源電圧が基準電圧以下に低下したことを確実に検出してホルト信号を出力することができる。
なお、リセット制御回路１７が、電圧監視回路１６がホルト信号を出力すると（ホルト信号を受信すると）、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを判断し、書込み要求発行部１４ａが書込み要求の発行を停止したと判断した場合に、書込み要求発行部１４ａをリセットする（リセット制御ステップ）ので、電源電圧が低下した場合に、記憶部への誤書込みを抑止しながら書込み要求発行部１４ａを確実にリセットできる。
なお、リセット制御回路１７が、電圧監視回路１６がホルト信号を出力すると（ホルト信号を受信すると）、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを判断し、書込み要求発行部１４ａが書込み要求の発行を停止したと判断した場合に、書込み要求発行部１４ａをリセットする（リセット制御ステップ）ので、電源電圧が低下した場合に、記憶部への誤書込みを抑止しながら書込み要求発行部１４ａを確実にリセットできる。
なお、リセット制御回路１７は、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを、書込み要求に含まれるアドレスストローブ信号に基づいて判断するので、書込み要求発行部１４ａが書込み要求の発行を停止したか否かを確実に判断することができる。
具体的には、アドレスストローブ信号が所定時間連続して書込み要求のアドレスが無効であることを示すと、書込み要求発行部１４ａが書込み要求の発行を停止したと判断するので、リセット制御回路１７は書込み要求発行部１４ａが書込み要求の発行を停止したことを正確に判断することができる。
具体的には、アドレスストローブ信号が所定時間連続して書込み要求のアドレスが無効であることを示すと、書込み要求発行部１４ａが書込み要求の発行を停止したと判断するので、リセット制御回路１７は書込み要求発行部１４ａが書込み要求の発行を停止したことを正確に判断することができる。
なお、かかる所定時間が、書込み要求にかかるバスサイクルよりも長く設定されているので、リセット制御回路１７は書込み要求発行部１４ａが書込み要求の発行を停止したことをより正確に判断できる。
また、リセット制御回路１７がメモリ制御部１５をリセットするので、メモリ１２への誤書込みをより確実に抑止できる。
また、リセット制御回路１７がメモリ制御部１５をリセットするので、メモリ１２への誤書込みをより確実に抑止できる。
〔２〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、電圧変換回路１１が動作可能電圧よりも高い電源電圧を降圧してかかる動作可能電圧を演算部１４等に供給する場合を例にあげて説明したが、本発明はこれに限定されるものではなく、例えば電圧変換回路１１が電源電圧を降圧するとともに、動作可能電圧よりも低い電源電圧を昇圧することもできるように構成してもよく、この場合、電圧監視回路１６に入力される基準電圧は、電圧変換回路１１が演算部１４の動作可能電圧まで昇圧できる最小の電圧よりも高い電圧に設定する。これにより、上述した実施形態と同様の作用効果を得ることができる。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、電圧変換回路１１が動作可能電圧よりも高い電源電圧を降圧してかかる動作可能電圧を演算部１４等に供給する場合を例にあげて説明したが、本発明はこれに限定されるものではなく、例えば電圧変換回路１１が電源電圧を降圧するとともに、動作可能電圧よりも低い電源電圧を昇圧することもできるように構成してもよく、この場合、電圧監視回路１６に入力される基準電圧は、電圧変換回路１１が演算部１４の動作可能電圧まで昇圧できる最小の電圧よりも高い電圧に設定する。これにより、上述した実施形態と同様の作用効果を得ることができる。
また、上述した実施形態では、電源供給部２０からの電源電圧供給の停止時もしくは情報処理装置１０の停止時には、メモリ１２がバッテリ１３からの電圧（第２電源電圧）を用いてデータを保持するように構成したが、メモリ１２がデータを保持するための第２電源電圧はバッテリ１３からの電圧に限られず、例えばメモリ１２が外部から電源（第２電源電圧）供給を受けてデータを保持するように構成してもよい。
なお、上述した実施形態では、情報処理装置１０が演算部１４およびメモリ制御部１５をそなえて構成された例をあげて説明したが、本発明はこれに限定されるものではなく、情報処理装置１０はメモリ制御部１５をそなえず、記憶部１２への書込み制御を行なうメモリ制御部１５としての機能を演算部１４がそなえて構成されていてもよい。
また、本発明において、メモリ１２への書込み処理における、アドレスデータや書込みデータの経路は限定されるものではなく、アドレスデータや書込みデータがバス１８を経由して演算部１４からメモリ１２へ直接送られてもいいし、これらがメモリ制御部１５を経由してメモリ１２へ送られてもよい。
また、本発明において、メモリ１２への書込み処理における、アドレスデータや書込みデータの経路は限定されるものではなく、アドレスデータや書込みデータがバス１８を経由して演算部１４からメモリ１２へ直接送られてもいいし、これらがメモリ制御部１５を経由してメモリ１２へ送られてもよい。
〔３〕付記
（付記１）
書込み要求毎にデータが書込まれる記憶部と、
前記書込み要求を発行する書込み要求発行部と、
第１電源電圧を前記書込み要求発行部が動作可能な第１動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、
前記第１動作可能電圧よりも高い基準電圧が入力され、前記第１電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、
前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部とを有することを特徴とする、情報処理装置。
（付記１）
書込み要求毎にデータが書込まれる記憶部と、
前記書込み要求を発行する書込み要求発行部と、
第１電源電圧を前記書込み要求発行部が動作可能な第１動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、
前記第１動作可能電圧よりも高い基準電圧が入力され、前記第１電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、
前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部とを有することを特徴とする、情報処理装置。
（付記２）
前記第１電源電圧が前記第１動作可能電圧よりも高いことを特徴とする、付記１記載の情報処理装置。
（付記３）
前記電圧変換部は、前記第１電源電圧が低下した場合においても前記第１動作可能電圧を前記書込み要求発行部に供給することを特徴とする、付記１または付記２記載の情報処理装置。
前記第１電源電圧が前記第１動作可能電圧よりも高いことを特徴とする、付記１記載の情報処理装置。
（付記３）
前記電圧変換部は、前記第１電源電圧が低下した場合においても前記第１動作可能電圧を前記書込み要求発行部に供給することを特徴とする、付記１または付記２記載の情報処理装置。
（付記４）
前記電圧監視部が、前記第１電源電圧が所定時間前記基準電圧よりも低い電圧に低下した場合に、前記発行抑止信号を出力することを特徴とする、付記１〜３のいずれか１項に記載の情報処理装置。
（付記５）
前記電圧監視部が前記発行抑止信号を出力すると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御部を有することを特徴とする、付記１〜４のいずれか１項に記載の情報処理装置。
前記電圧監視部が、前記第１電源電圧が所定時間前記基準電圧よりも低い電圧に低下した場合に、前記発行抑止信号を出力することを特徴とする、付記１〜３のいずれか１項に記載の情報処理装置。
（付記５）
前記電圧監視部が前記発行抑止信号を出力すると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御部を有することを特徴とする、付記１〜４のいずれか１項に記載の情報処理装置。
（付記６）
前記リセット制御部が、前記書込み要求発行部から発行された前記書込み要求に含まれるアドレスが有効であるか否かを示すアドレス有効信号に基づいて、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断することを特徴とする、付記５記載の情報処理装置。
前記リセット制御部が、前記書込み要求発行部から発行された前記書込み要求に含まれるアドレスが有効であるか否かを示すアドレス有効信号に基づいて、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断することを特徴とする、付記５記載の情報処理装置。
（付記７）
前記リセット制御部が、前記書込み要求発行部からの前記アドレス有効信号が所定時間アドレスが無効であることを示すと、前記書込み要求発行部が前記書込み要求の発行を停止したと判断することを特徴とする、付記６記載の情報処理装置。
（付記８）
前記書込み要求発行部からの前記書込み要求に応じて前記記憶部へのデータの書込みを制御する書込み制御部を有し、
前記リセット制御部が、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部および前記書込み制御部をリセットすることを特徴とする、付記５〜７のいずれか１項に記載の情報処理装置。
前記リセット制御部が、前記書込み要求発行部からの前記アドレス有効信号が所定時間アドレスが無効であることを示すと、前記書込み要求発行部が前記書込み要求の発行を停止したと判断することを特徴とする、付記６記載の情報処理装置。
（付記８）
前記書込み要求発行部からの前記書込み要求に応じて前記記憶部へのデータの書込みを制御する書込み制御部を有し、
前記リセット制御部が、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部および前記書込み制御部をリセットすることを特徴とする、付記５〜７のいずれか１項に記載の情報処理装置。
（付記９）
前記書込み制御部が、前記書込み要求発行部の前記第１動作可能電圧よりも低い第２動作可能電圧で動作可能に構成され、
前記電圧変換部が、前記第１電源電圧を前記第２動作可能電圧に変換して前記書込み制御部に供給することを特徴とする、付記８記載の情報処理装置。
前記書込み制御部が、前記書込み要求発行部の前記第１動作可能電圧よりも低い第２動作可能電圧で動作可能に構成され、
前記電圧変換部が、前記第１電源電圧を前記第２動作可能電圧に変換して前記書込み制御部に供給することを特徴とする、付記８記載の情報処理装置。
（付記１０）
前記記憶部が、第２電源電圧によりデータを保持することを特徴とする、付記１〜９のいずれか１項に記載の情報処理装置。
（付記１１）
前記記憶部が前記書込み要求発行部の前記第１動作可能電圧よりも低い第３動作可能電圧で動作可能に構成され、
前記電圧変換部が、前記第１電源電圧を前記第３動作可能電圧に変換して前記記憶部に供給することを特徴とする、付記１〜１０のいずれか１項に記載の情報処理装置。
前記記憶部が、第２電源電圧によりデータを保持することを特徴とする、付記１〜９のいずれか１項に記載の情報処理装置。
（付記１１）
前記記憶部が前記書込み要求発行部の前記第１動作可能電圧よりも低い第３動作可能電圧で動作可能に構成され、
前記電圧変換部が、前記第１電源電圧を前記第３動作可能電圧に変換して前記記憶部に供給することを特徴とする、付記１〜１０のいずれか１項に記載の情報処理装置。
（付記１２）
書込み要求毎にデータが書き込まれる記憶部と、前記書込み要求を発行する書込み要求発行部とを有する情報処理装置の前記記憶部に対するデータの誤書込みを防止する誤書込み方法であって、
電源電圧を前記書込み要求発行部が動作可能な第１動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換ステップと、
前記電源電圧が、前記第１動作可能電圧よりも高い基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視ステップと、
前記電圧監視ステップにおいて出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御ステップとを含んでいることを特徴とする、記憶部誤書込み防止方法。
書込み要求毎にデータが書き込まれる記憶部と、前記書込み要求を発行する書込み要求発行部とを有する情報処理装置の前記記憶部に対するデータの誤書込みを防止する誤書込み方法であって、
電源電圧を前記書込み要求発行部が動作可能な第１動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換ステップと、
前記電源電圧が、前記第１動作可能電圧よりも高い基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視ステップと、
前記電圧監視ステップにおいて出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御ステップとを含んでいることを特徴とする、記憶部誤書込み防止方法。
（付記１３）
前記電源電圧として前記第１動作可能電圧よりも高い電圧を供給する電源電圧供給ステップを含んでいることを特徴とする、付記１２記載の記憶部誤書込み防止方法。
（付記１４）
前記電圧変換ステップにおいて、前記電源電圧が低下した場合においても前記第１動作可能電圧が前記書込み要求発行部に供給されることを特徴とする、付記１２または付記１３記載の記憶部誤書込み防止方法。
前記電源電圧として前記第１動作可能電圧よりも高い電圧を供給する電源電圧供給ステップを含んでいることを特徴とする、付記１２記載の記憶部誤書込み防止方法。
（付記１４）
前記電圧変換ステップにおいて、前記電源電圧が低下した場合においても前記第１動作可能電圧が前記書込み要求発行部に供給されることを特徴とする、付記１２または付記１３記載の記憶部誤書込み防止方法。
（付記１５）
前記電圧監視ステップにおいて、前記電源電圧が所定時間前記基準電圧よりも低い電圧に低下した場合に、前記発行抑止信号が出力されることを特徴とする、付記１２〜１４のいずれか１項に記載の記憶部誤書込み防止方法。
（付記１６）
前記電圧監視ステップにおいて前記発行抑止信号が出力されると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御ステップを含んでいることを特徴とする、付記１２〜１５のいずれか１項に記載の記憶部誤書込み防止方法。
前記電圧監視ステップにおいて、前記電源電圧が所定時間前記基準電圧よりも低い電圧に低下した場合に、前記発行抑止信号が出力されることを特徴とする、付記１２〜１４のいずれか１項に記載の記憶部誤書込み防止方法。
（付記１６）
前記電圧監視ステップにおいて前記発行抑止信号が出力されると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御ステップを含んでいることを特徴とする、付記１２〜１５のいずれか１項に記載の記憶部誤書込み防止方法。
（付記１７）
前記リセット制御ステップにおいて、前記書込み要求発行部から発行された前記書込み要求に含まれるアドレスが有効であるか否かを示すアドレス有効信号に基づいて、前記書込み要求発行部が前記書込み要求の発行を停止したか否かが判断されることを特徴とする、付記１６記載の記憶部誤書込み防止方法。
前記リセット制御ステップにおいて、前記書込み要求発行部から発行された前記書込み要求に含まれるアドレスが有効であるか否かを示すアドレス有効信号に基づいて、前記書込み要求発行部が前記書込み要求の発行を停止したか否かが判断されることを特徴とする、付記１６記載の記憶部誤書込み防止方法。
（付記１８）
前記リセット制御ステップにおいて、前記書込み要求発行部からの前記アドレス有効信号が所定時間アドレスが無効であることを示すと、前記書込み要求発行部が前記書込み要求の発行を停止したと判断されることを特徴とする、付記１７記載の記憶部誤書込み防止方法。
前記リセット制御ステップにおいて、前記書込み要求発行部からの前記アドレス有効信号が所定時間アドレスが無効であることを示すと、前記書込み要求発行部が前記書込み要求の発行を停止したと判断されることを特徴とする、付記１７記載の記憶部誤書込み防止方法。
（付記１９）
前記情報処理装置が、前記書込み要求発行部からの前記書込み要求に応じて前記記憶部へのデータの書込みを制御する書込み制御部を有し、
前記リセット制御ステップにおいて、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部および前記書込み制御部がリセットされることを特徴とする、付記１６〜１８のいずれか１項に記載の記憶部誤書込み防止方法。
前記情報処理装置が、前記書込み要求発行部からの前記書込み要求に応じて前記記憶部へのデータの書込みを制御する書込み制御部を有し、
前記リセット制御ステップにおいて、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部および前記書込み制御部がリセットされることを特徴とする、付記１６〜１８のいずれか１項に記載の記憶部誤書込み防止方法。
（付記２０）
書込み要求毎にデータを書込まれる記憶部と、
前記書込み要求を発行する書込み要求発行部と、
電源電圧を供給する電源供給部と、
前記電源供給部から供給された電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、
前記動作可能電圧よりも高い基準電圧が入力され、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、
前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部とを有することを特徴とする、情報処理システム。
書込み要求毎にデータを書込まれる記憶部と、
前記書込み要求を発行する書込み要求発行部と、
電源電圧を供給する電源供給部と、
前記電源供給部から供給された電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、
前記動作可能電圧よりも高い基準電圧が入力され、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、
前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部とを有することを特徴とする、情報処理システム。
１ 情報処理システム
１０，１００ 情報処理装置
１１，１０１ 電圧変換回路（電圧変換部）
１２，１０２ メモリ（記憶部）
１３，１０３ バッテリ
１４，１０４ 演算部
１４ａ 書込み要求発行部
１４ｂ 発行抑止制御部
１５，１０５ メモリ制御部（書込み制御部）
１６，１０６ 電圧監視回路（電圧監視部）
１７ リセット制御回路（リセット制御部）
１８，１０７ アドレス／データバス
２０，１１０ 電源供給部
１０，１００ 情報処理装置
１１，１０１ 電圧変換回路（電圧変換部）
１２，１０２ メモリ（記憶部）
１３，１０３ バッテリ
１４，１０４ 演算部
１４ａ 書込み要求発行部
１４ｂ 発行抑止制御部
１５，１０５ メモリ制御部（書込み制御部）
１６，１０６ 電圧監視回路（電圧監視部）
１７ リセット制御回路（リセット制御部）
１８，１０７ アドレス／データバス
２０，１１０ 電源供給部
Claims (8)
- 書込み要求毎にデータが書込まれる記憶部と、
前記書込み要求を発行する書込み要求発行部と、
第１電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、
前記動作可能電圧よりも高い基準電圧が入力され、前記第１電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、
前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部と、
前記電圧監視部が前記発行抑止信号を出力すると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御部とを有し、
前記第１電源電圧が前記動作可能電圧よりも高く、
前記電圧変換部は、前記第１電源電圧が前記基準電圧よりも低い電圧に低下した場合においても前記動作可能電圧を前記書込み要求発行部に供給することを特徴とする、情報処理装置。 - 前記電圧監視部が、前記第１電源電圧が所定時間前記基準電圧よりも低い電圧に低下した場合に、前記発行抑止信号を出力することを特徴とする、請求項１記載の情報処理装置。
- 前記リセット制御部が、前記書込み要求発行部から発行された前記書込み要求に含まれるアドレスが有効であるか否かを示すアドレス有効信号に基づいて、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断することを特徴とする、請求項１または請求項２記載の情報処理装置。
- 前記リセット制御部が、前記書込み要求発行部からの前記アドレス有効信号が所定時間アドレスが無効であることを示すと、前記書込み要求発行部が前記書込み要求の発行を停止したと判断することを特徴とする、請求項３記載の情報処理装置。
- 前記書込み要求発行部からの前記書込み要求に応じて前記記憶部へのデータの書込みを制御する書込み制御部を有し、
前記リセット制御部が、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部および前記書込み制御部をリセットすることを特徴とする、請求項１〜４のいずれか１項に記載の情報処理装置。 - 前記記憶部が、第２電源電圧によりデータを保持することを特徴とする、請求項１〜５のいずれか１項に記載の情報処理装置。
- 書込み要求毎にデータが書き込まれる記憶部と、前記書込み要求を発行する書込み要求発行部とを有する情報処理装置の前記記憶部に対するデータの誤書込みを防止する誤書込み防止方法であって、
電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換ステップと、
前記電源電圧が、前記動作可能電圧よりも高い基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視ステップと、
前記電圧監視ステップにおいて出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御ステップと、
前記電圧監視ステップにおいて前記発行抑止信号が出力されると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御ステップとを含むとともに、
前記電源電圧として前記動作可能電圧よりも高い電圧を供給する電源電圧供給ステップを含み、
前記電圧変換ステップは、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合においても前記動作可能電圧を前記書込み要求発行部に供給することを特徴とする、記憶部誤書込み防止方法。 - 書込み要求毎にデータが書込まれる記憶部と、
前記書込み要求を発行する書込み要求発行部と、
電源電圧を供給する電源供給部と、
前記電源供給部から供給された電源電圧を前記書込み要求発行部が動作可能な動作可能電圧に変換して前記書込み要求発行部に供給する電圧変換部と、
前記動作可能電圧よりも高い基準電圧が入力され、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合に、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止信号を出力する電圧監視部と、
前記電圧監視部から出力された前記発行抑止信号を受信した場合、前記記憶部に対する前記書込み要求毎の書込みが完了してから、前記書込み要求発行部による前記書込み要求の発行を抑止する発行抑止制御部と、
前記電圧監視部が前記発行抑止信号を出力すると、前記書込み要求発行部が前記書込み要求の発行を停止したか否かを判断し、前記書込み要求発行部が前記書込み要求の発行を停止したと判断した場合に、前記書込み要求発行部をリセットするリセット制御部とを有し、
前記電源供給部は、前記電源電圧として前記動作可能電圧よりも高い電圧を供給し、
前記電圧変換部は、前記電源電圧が前記基準電圧よりも低い電圧に低下した場合においても前記動作可能電圧を前記書込み要求発行部に供給することを特徴とする、情報処理システム。
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